JPH07122082A - フラッシュメモリ制御装置 - Google Patents
フラッシュメモリ制御装置Info
- Publication number
- JPH07122082A JPH07122082A JP26144093A JP26144093A JPH07122082A JP H07122082 A JPH07122082 A JP H07122082A JP 26144093 A JP26144093 A JP 26144093A JP 26144093 A JP26144093 A JP 26144093A JP H07122082 A JPH07122082 A JP H07122082A
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- data
- parity
- memory
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、フラッシュメモリの消去・
書き込み手順・およびパリティビットの生成をハードウ
ェア上で実現させ、ソフト上のオーバーヘッドを削減し
ソフトウェアの簡略化・効率化を図ることにある。 【構成】 本発明の構成は、データ部およびパリティ部
とを含むフラッシュメモリと、データおよびパリティビ
ットの書き込みを行なうとともに、書き込み異常を検出
する制御回路とを備える。
書き込み手順・およびパリティビットの生成をハードウ
ェア上で実現させ、ソフト上のオーバーヘッドを削減し
ソフトウェアの簡略化・効率化を図ることにある。 【構成】 本発明の構成は、データ部およびパリティ部
とを含むフラッシュメモリと、データおよびパリティビ
ットの書き込みを行なうとともに、書き込み異常を検出
する制御回路とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュメモリ制御
装置に関する。
装置に関する。
【０００２】
【従来の技術】従来の発電システムにおける制御装置で
は、制御装置の動作を決める制御パラメータ・演算プロ
グラムを保存するメモリにＲＯＭとしてＥＰＲＯＭやＥ
ＥＰＲＯＭを使用してきた。
は、制御装置の動作を決める制御パラメータ・演算プロ
グラムを保存するメモリにＲＯＭとしてＥＰＲＯＭやＥ
ＥＰＲＯＭを使用してきた。
【０００３】しかし、ＥＰＲＯＭでは紫外線による消去
が必要なため、消去・書き込み時は制御装置から取り外
しを行う必要があり、ＥＥＰＲＯＭではアクセス時間が
ＥＰＲＯＭよりかかるため高速制御を行う制御装置には
使用しにくい。
が必要なため、消去・書き込み時は制御装置から取り外
しを行う必要があり、ＥＥＰＲＯＭではアクセス時間が
ＥＰＲＯＭよりかかるため高速制御を行う制御装置には
使用しにくい。
【０００４】そのために最近では、オンボードで消去・
書き込みが可能であり、スピードもＥＰＲＯＭ並のフラ
ッシュメモリを採用するケースが増えている。フラッシ
ュメモリを採用した場合、メモリに対する消去・書き込
みの手順が必要である。したがって、メモリデータの異
常検出を行うためにパリティビットによる冗長化を行っ
た際、フラッシュメモリでのパリティビット生成は、ソ
フトで行う必要がある。
書き込みが可能であり、スピードもＥＰＲＯＭ並のフラ
ッシュメモリを採用するケースが増えている。フラッシ
ュメモリを採用した場合、メモリに対する消去・書き込
みの手順が必要である。したがって、メモリデータの異
常検出を行うためにパリティビットによる冗長化を行っ
た際、フラッシュメモリでのパリティビット生成は、ソ
フトで行う必要がある。
【０００５】その動作を図４及び、図５に従って説明す
る。図４において、フラッシュメモリ３には、ＭＰＵ１
からの出力されるアドレス101 、ステータス102 をデコ
ーダ２でデコードすることにより生成される制御信号10
5 、ＭＰＵ１のデータ103 をデータバッファ４を介して
パリティデータ104 が接続される。制御信号105 にはチ
ップセレクト（ＣＳ）105-1 、書き込み信号（ＷＥ）10
5-2 、読みだし（ＯＥ）105-3 がある。
る。図４において、フラッシュメモリ３には、ＭＰＵ１
からの出力されるアドレス101 、ステータス102 をデコ
ーダ２でデコードすることにより生成される制御信号10
5 、ＭＰＵ１のデータ103 をデータバッファ４を介して
パリティデータ104 が接続される。制御信号105 にはチ
ップセレクト（ＣＳ）105-1 、書き込み信号（ＷＥ）10
5-2 、読みだし（ＯＥ）105-3 がある。
【０００６】又、バッファ４は、書き込み・読みだしに
よりバッファの方向性を決めＭＰＵ１よりアクセスする
ものである。この時ＭＰＵ１は、フラッシュメモリ３が
パリティ用であるため、ＭＰＵ１内でデータ用のフラッ
シュメモリ３に本来書き込むべきデータ103 のパリティ
を生成し、図５の手順に従って書き込む。
よりバッファの方向性を決めＭＰＵ１よりアクセスする
ものである。この時ＭＰＵ１は、フラッシュメモリ３が
パリティ用であるため、ＭＰＵ１内でデータ用のフラッ
シュメモリ３に本来書き込むべきデータ103 のパリティ
を生成し、図５の手順に従って書き込む。
【０００７】
【発明が解決しようとする課題】図５において、フラッ
シュメモリ３へのデータ消去・書き込みは、書き込みコ
マンド、書き込みデータ、ベリファイコマンド、読みだ
しデータの４つの連続した操作が必要であり、ベリファ
イチェックによる読みだしデータが書き込むべきデータ
103 と相違する場合、再度同一アドレスに同じ手順でデ
ータ書き込みを行う必要がある。
シュメモリ３へのデータ消去・書き込みは、書き込みコ
マンド、書き込みデータ、ベリファイコマンド、読みだ
しデータの４つの連続した操作が必要であり、ベリファ
イチェックによる読みだしデータが書き込むべきデータ
103 と相違する場合、再度同一アドレスに同じ手順でデ
ータ書き込みを行う必要がある。
【０００８】本発明の目的は、フラッシュメモリの消去
・書き込み手順及びパリティビットの生成をハードウェ
ア上で実現させ、ソフト上のオーバヘッドを削減しソフ
トウェアの簡略化・効率化を図ることができるフラッシ
ュメモリ制御装置を得ることにある。
・書き込み手順及びパリティビットの生成をハードウェ
ア上で実現させ、ソフト上のオーバヘッドを削減しソフ
トウェアの簡略化・効率化を図ることができるフラッシ
ュメモリ制御装置を得ることにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、データ部およびパリティ部とを
含むフラッシュメモリと、データおよびパリティビット
の書き込みを行なうとともに、書き込み異常を検出する
制御回路とを備えることを特徴とするフラッシュメモリ
制御装置を提供する。
に、本発明においては、データ部およびパリティ部とを
含むフラッシュメモリと、データおよびパリティビット
の書き込みを行なうとともに、書き込み異常を検出する
制御回路とを備えることを特徴とするフラッシュメモリ
制御装置を提供する。
【００１０】
【作用】制御回路を含むハードウェアによりフラッシュ
メモリの消去・書き込み手順、およびパリティビットの
生成ができる。
メモリの消去・書き込み手順、およびパリティビットの
生成ができる。
【００１１】
【実施例】以下、本発明に係る実施例を図１から図３を
参照して説明する。図１は、一実施例のブロック図であ
り、図４と対応する箇所には同一の符号を付してある。
参照して説明する。図１は、一実施例のブロック図であ
り、図４と対応する箇所には同一の符号を付してある。
【００１２】図４に示した従来の構成図と同様、フラッ
シュメモリ３にはアドレス101 ・データ103 ・パリティ
メモリ制御信号106 が接続されている。そして、新た
に、ＭＰＵ１とフラッシュメモリ３間の接続にフラッシ
ュメモリ制御回路６が挿入され、制御信号105 ・データ
103 が接続されている。又、ＭＰＵ１へのレディ信号11
0 が接続されている。
シュメモリ３にはアドレス101 ・データ103 ・パリティ
メモリ制御信号106 が接続されている。そして、新た
に、ＭＰＵ１とフラッシュメモリ３間の接続にフラッシ
ュメモリ制御回路６が挿入され、制御信号105 ・データ
103 が接続されている。又、ＭＰＵ１へのレディ信号11
0 が接続されている。
【００１３】この実施例の作用について、図１及び図２
を参照して説明する。フラッシュメモリ３に対する書き
込みは、従来と同様ＭＰＵ３よりデコーダ２を介し制御
信号105 を生成し書き込みを行うが、ＭＰＵ３より出力
される制御信号（ＣＳ，ＷＥ）105 をフラッシュメモリ
制御回路にてフラッシュメモリ制御信号（ＣＳ’，Ｗ
Ｅ’，ＯＥ’）に変換し、又ＭＰＵのデータ（ＤＴ）を
書き込み・読みだしに合わせ、パリティメモリ制御回路
データ（ＤＴ’）として変換することにより、ＭＰＵ１
からはデータの書き込み動作でパリティの書き込みが可
能となる。フラッシュメモリ３でのベリファイで書き込
みが正常であればＭＰＵ１ヘレディ信号110 を返し１つ
のアドレスに対するデータ書き込みを終了する。ＭＰＵ
１は次のアドレスの書き込みに移る。ベリファイした結
果が異常であれば再度同一の手順を繰り返す。規定回数
以内に書き込みが正常に終了すれば、ＭＰＵ１ヘレディ
信号110 を返して終了する。規定回数を越えても正常書
き込みができない場合、ＭＰＵ１ヘレディ信号110 を返
すがエラーステータスはＯＮとする。
を参照して説明する。フラッシュメモリ３に対する書き
込みは、従来と同様ＭＰＵ３よりデコーダ２を介し制御
信号105 を生成し書き込みを行うが、ＭＰＵ３より出力
される制御信号（ＣＳ，ＷＥ）105 をフラッシュメモリ
制御回路にてフラッシュメモリ制御信号（ＣＳ’，Ｗ
Ｅ’，ＯＥ’）に変換し、又ＭＰＵのデータ（ＤＴ）を
書き込み・読みだしに合わせ、パリティメモリ制御回路
データ（ＤＴ’）として変換することにより、ＭＰＵ１
からはデータの書き込み動作でパリティの書き込みが可
能となる。フラッシュメモリ３でのベリファイで書き込
みが正常であればＭＰＵ１ヘレディ信号110 を返し１つ
のアドレスに対するデータ書き込みを終了する。ＭＰＵ
１は次のアドレスの書き込みに移る。ベリファイした結
果が異常であれば再度同一の手順を繰り返す。規定回数
以内に書き込みが正常に終了すれば、ＭＰＵ１ヘレディ
信号110 を返して終了する。規定回数を越えても正常書
き込みができない場合、ＭＰＵ１ヘレディ信号110 を返
すがエラーステータスはＯＮとする。
【００１４】ＭＰＵ１はエラーステータスを見て、ＯＮ
であればフラッシュメモリ自体の異常として処理を行
う。フラッシュメモリの全エリアへの書き込み終了後、
制御装置としてＭＰＵ１が動作しフラッシュメモリより
データを読み出す時はパリティチェッカ５によりパリテ
ィ異常を検出する。
であればフラッシュメモリ自体の異常として処理を行
う。フラッシュメモリの全エリアへの書き込み終了後、
制御装置としてＭＰＵ１が動作しフラッシュメモリより
データを読み出す時はパリティチェッカ５によりパリテ
ィ異常を検出する。
【００１５】この実施例を図３を参照してさらに詳細に
説明する。図３のブロック図では、データ用のフラッシ
ュメモリであるデータメモリ3-1とパリティ用のフラッ
シュメモリであるパリティメモリ3-2 の両方含む形で図
１の構成を考える。
説明する。図３のブロック図では、データ用のフラッシ
ュメモリであるデータメモリ3-1とパリティ用のフラッ
シュメモリであるパリティメモリ3-2 の両方含む形で図
１の構成を考える。
【００１６】図１の構成に加え、データメモリ3-1 とパ
リティメモリ3-2 に入力するフラッシュメモリ制御回路
から出力される信号を切り換えるため、マルチプレクサ
７を追加している。
リティメモリ3-2 に入力するフラッシュメモリ制御回路
から出力される信号を切り換えるため、マルチプレクサ
７を追加している。
【００１７】アドレス101 は両メモリ3-1 ，3-2 に接続
され、ＭＰＵ１のデータ103 はフラッシュメモリ制御回
路６を介してデータ用及びパリティ用のデータバッアァ
4-1，4-2 に接続され、更に各々のフラッシュメモリ3-1
，3-2 に接続されている。
され、ＭＰＵ１のデータ103 はフラッシュメモリ制御回
路６を介してデータ用及びパリティ用のデータバッアァ
4-1，4-2 に接続され、更に各々のフラッシュメモリ3-1
，3-2 に接続されている。
【００１８】データバッアァ4-1 ・パリティバッアァ4-
2 では、メモリ・パリティメモリのアクセスによりバッ
アァの選択を行い、書き込み・読みだしによりバッアァ
の方向性を決めＭＰＵ１よりアクセスされる。
2 では、メモリ・パリティメモリのアクセスによりバッ
アァの選択を行い、書き込み・読みだしによりバッアァ
の方向性を決めＭＰＵ１よりアクセスされる。
【００１９】又、フラッシュメモリ制御回路６にはＭＰ
Ｕ１へのレディ信号110 が接続されている。フラッシュ
メモリに対する書き込みは、制御信号（ＣＳ，ＷＥ）10
5 、データ（ＤＴ）103 をフラッシュメモリ制御回路６
で変換することにより、フラッシュ回路制御信号（Ｃ
Ｓ’，ＷＥ’，ＯＥ’）111 、フラッシュメモリ制御回
路データ（ＤＴ’）108 として出力する。フラッシュ回
路制御信号111 はマルチプレクサ７でアクセスするメモ
リに入力される。フラッシュメモリ制御回路データ108
はデータメモリ3-1 の場合は、ＭＰＵ１のデータ103 そ
れ自体を、パリティメモリ3-2 の場合は、ＭＰＵ１のデ
ータ103 よりパリティビットを生成し、パリティデータ
104 としてパリティメモリ3-2 の書き込みを行う。
Ｕ１へのレディ信号110 が接続されている。フラッシュ
メモリに対する書き込みは、制御信号（ＣＳ，ＷＥ）10
5 、データ（ＤＴ）103 をフラッシュメモリ制御回路６
で変換することにより、フラッシュ回路制御信号（Ｃ
Ｓ’，ＷＥ’，ＯＥ’）111 、フラッシュメモリ制御回
路データ（ＤＴ’）108 として出力する。フラッシュ回
路制御信号111 はマルチプレクサ７でアクセスするメモ
リに入力される。フラッシュメモリ制御回路データ108
はデータメモリ3-1 の場合は、ＭＰＵ１のデータ103 そ
れ自体を、パリティメモリ3-2 の場合は、ＭＰＵ１のデ
ータ103 よりパリティビットを生成し、パリティデータ
104 としてパリティメモリ3-2 の書き込みを行う。
【００２０】書き込み時、フラッシュメモリ制御回路６
にてベリファイを行い書き込みが正常であればＭＰＵ１
ヘレディ信号110 を返し終了する。ＭＰＵ１は次のアド
レスの書き込みに移る。ベリファイした結果が異常であ
れば再度同一の手順を繰り返す。規定回数以内に書き込
みが正常に終了すれば、ＭＰＵ１ヘレディ信号110 を返
して終了する。規定回数を越えても正常書き込みができ
ない場合、ＭＰＵ１ヘレディ信号110 を返すがエラース
テータスはＯＮとする。
にてベリファイを行い書き込みが正常であればＭＰＵ１
ヘレディ信号110 を返し終了する。ＭＰＵ１は次のアド
レスの書き込みに移る。ベリファイした結果が異常であ
れば再度同一の手順を繰り返す。規定回数以内に書き込
みが正常に終了すれば、ＭＰＵ１ヘレディ信号110 を返
して終了する。規定回数を越えても正常書き込みができ
ない場合、ＭＰＵ１ヘレディ信号110 を返すがエラース
テータスはＯＮとする。
【００２１】ＭＰＵ１はデータ103 よりエラーステータ
スの読みだしが可能とし、データメモリ3-1 またはパリ
ティメモリ3-2 の書き込み手順の終了後、エラーステー
タスを見て、ＯＮであればフラッシュメモリ3-1 ，3-2
自体の異常等、処理を行う。
スの読みだしが可能とし、データメモリ3-1 またはパリ
ティメモリ3-2 の書き込み手順の終了後、エラーステー
タスを見て、ＯＮであればフラッシュメモリ3-1 ，3-2
自体の異常等、処理を行う。
【００２２】この実施例により、パリティの書き込みを
含め、フラッシュメモリの書き込み手順をフラッシュメ
モリ制御装置を使用することで、ＭＰＵ上からは簡単な
手順で書き込みが可能となる。
含め、フラッシュメモリの書き込み手順をフラッシュメ
モリ制御装置を使用することで、ＭＰＵ上からは簡単な
手順で書き込みが可能となる。
【００２３】
【発明の効果】本発明によれば、フラッシュメモリの消
去・書き込み手順及びパリティビットの生成をハードウ
ェア上で実現させ、ソフト上のオーバヘッドを削減しソ
フトウェアの簡略化・効率化が可能となる。
去・書き込み手順及びパリティビットの生成をハードウ
ェア上で実現させ、ソフト上のオーバヘッドを削減しソ
フトウェアの簡略化・効率化が可能となる。
【図１】本発明に係るフラッシュメモリ制御装置の一実
施例を示すブロック構成図である。
施例を示すブロック構成図である。
【図２】一実施例におけるタイムチャートである。
【図３】一実施例の詳細なブロック構成図である。
【図４】従来の装置のブロック構成図である。
【図５】従来の装置におけるタイムチャートである。
１…ＭＰＵ、２…デコーダ、３…フラッシュメモリ、3-
1 …データメモリ、3-2 …パリティメモリ、４…バッア
ァ、4-1 …データバッアァ、4-2 …パリティバッアァ、
５…パリティチェッカ、６…フラッシュメモリ制御回
路、７…マルチプレクサ、101 …アドレス、102 …ステ
ータス、103 …データ、104 …パリティデータ、105 …
制御信号、105-1 …チップセレクト、105-2 …書き込み
信号、105-3 …読みだし信号、106 …パリティメモリ制
御信号、106-1 …パリティメモリチップセレクト、106-
2 …パリティメモリ書き込み信号、106-3 …パリティメ
モリ読みだし信号、107 …メモリデータ、108 …フラッ
シュメモリ制御回路データ、108 …データメモリデー
タ、109 …データメモリ制御信号、109-1 …データメモ
リチップセレクト、109-2 …データメモリ書き込み信
号、109-3 …データメモリ読みだし信号。
1 …データメモリ、3-2 …パリティメモリ、４…バッア
ァ、4-1 …データバッアァ、4-2 …パリティバッアァ、
５…パリティチェッカ、６…フラッシュメモリ制御回
路、７…マルチプレクサ、101 …アドレス、102 …ステ
ータス、103 …データ、104 …パリティデータ、105 …
制御信号、105-1 …チップセレクト、105-2 …書き込み
信号、105-3 …読みだし信号、106 …パリティメモリ制
御信号、106-1 …パリティメモリチップセレクト、106-
2 …パリティメモリ書き込み信号、106-3 …パリティメ
モリ読みだし信号、107 …メモリデータ、108 …フラッ
シュメモリ制御回路データ、108 …データメモリデー
タ、109 …データメモリ制御信号、109-1 …データメモ
リチップセレクト、109-2 …データメモリ書き込み信
号、109-3 …データメモリ読みだし信号。
Claims (1)
- 【請求項１】 データ部およびパリティ部とを含むフラ
ッシュメモリと、データおよびパリティビットの書き込
みを行なうとともに、書き込み異常を検出する制御回路
とを備えることを特徴とするフラッシュメモリ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26144093A JPH07122082A (ja) | 1993-10-20 | 1993-10-20 | フラッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26144093A JPH07122082A (ja) | 1993-10-20 | 1993-10-20 | フラッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122082A true JPH07122082A (ja) | 1995-05-12 |
Family
ID=17361927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26144093A Pending JPH07122082A (ja) | 1993-10-20 | 1993-10-20 | フラッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122082A (ja) |
-
1993
- 1993-10-20 JP JP26144093A patent/JPH07122082A/ja active Pending
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