JPH0656847B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0656847B2 JPH0656847B2 JP25275087A JP25275087A JPH0656847B2 JP H0656847 B2 JPH0656847 B2 JP H0656847B2 JP 25275087 A JP25275087 A JP 25275087A JP 25275087 A JP25275087 A JP 25275087A JP H0656847 B2 JPH0656847 B2 JP H0656847B2
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 title description 4
- 239000010410 layer Substances 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の製造方法に関し、特に半導体
集積回路を分割するためのスライブ線領域の製造方法に
関する。
集積回路を分割するためのスライブ線領域の製造方法に
関する。
近年、半導体集積回路の製造に於いて、半導体集積回路
を低価格に大量生産し、かつ高性能なものとすべく、高
集積化，微細化が推進され、超ＬＳＩと呼ばれている高
密度記憶回路装置が開発されつつある。しかし高集積
化，微細化が進んで行くにもかかわらず半導体集積回路
の面積はほとんど変化していないので、その分縦方向へ
の集積化が進み積層の数も増える一方である。そのた
め、半導体集積回路内での段差も積層数の増加にともな
い増々大きくなってきている。
を低価格に大量生産し、かつ高性能なものとすべく、高
集積化，微細化が推進され、超ＬＳＩと呼ばれている高
密度記憶回路装置が開発されつつある。しかし高集積
化，微細化が進んで行くにもかかわらず半導体集積回路
の面積はほとんど変化していないので、その分縦方向へ
の集積化が進み積層の数も増える一方である。そのた
め、半導体集積回路内での段差も積層数の増加にともな
い増々大きくなってきている。
従来の半導体集積回路において、ウェハー上に形成され
た複数個の半導体素子領域（以下単に素子領域という）
を切断し分離するためのスクライブ線領域は、切断を容
易にするために製造工程中に形成される多結晶シリコ
ン，酸化膜，窒化膜などの被膜を取り除いてあり、素子
領域に比べスクライブ線領域の厚さは薄く切断しやすい
構造となっている。そのため、高集積化にともなう積層
数の増加により、スクライブ線領域は段差の一番大きな
部分となっている。
た複数個の半導体素子領域（以下単に素子領域という）
を切断し分離するためのスクライブ線領域は、切断を容
易にするために製造工程中に形成される多結晶シリコ
ン，酸化膜，窒化膜などの被膜を取り除いてあり、素子
領域に比べスクライブ線領域の厚さは薄く切断しやすい
構造となっている。そのため、高集積化にともなう積層
数の増加により、スクライブ線領域は段差の一番大きな
部分となっている。
現状では各素子間を配線するための配線材料を成長させ
た段階では、素子領域内部の段差は約０．５μｍ程度で
あるのに対し、スクライブ線領域での段差は１．０μｍ
以上と大きくなっている。
た段階では、素子領域内部の段差は約０．５μｍ程度で
あるのに対し、スクライブ線領域での段差は１．０μｍ
以上と大きくなっている。
上述した従来の半導体集積回路では、スクライブ線領域
での段差が大きくなっているため、例えばポジ型レジス
トが塗布した際にスクライブ線領域での膜厚が素子領域
に比べて厚く形成される。
での段差が大きくなっているため、例えばポジ型レジス
トが塗布した際にスクライブ線領域での膜厚が素子領域
に比べて厚く形成される。
そのため露光を行なう場合、膜厚の厚いスクライブ線領
域でのレジストを完全に除去できるように露光量を設定
すると、膜厚の薄い部分では設計寸法よりもパターン寸
法が細くなり、逆に膜厚の薄い集積回路部のパターンが
設計寸法通りに得られるように露光量を設定すると、膜
厚の厚いスクライブ線領域ではレジストが残り、後工程
においてごみの発生原因となったり、またステッパーの
アラインメントマークが不明確となって目合せ精度低下
の原因となったりする。これにより、半導体集積回路の
性能が劣化したり、歩留まりが低くなる等、高品質の半
導体集積回路を低価格で大量に安定供給できないという
欠点がある。
域でのレジストを完全に除去できるように露光量を設定
すると、膜厚の薄い部分では設計寸法よりもパターン寸
法が細くなり、逆に膜厚の薄い集積回路部のパターンが
設計寸法通りに得られるように露光量を設定すると、膜
厚の厚いスクライブ線領域ではレジストが残り、後工程
においてごみの発生原因となったり、またステッパーの
アラインメントマークが不明確となって目合せ精度低下
の原因となったりする。これにより、半導体集積回路の
性能が劣化したり、歩留まりが低くなる等、高品質の半
導体集積回路を低価格で大量に安定供給できないという
欠点がある。
半導体基板の半導体素子形成領域に下層配線，層間絶縁
膜および上層配線を順次形成する半導体集積回路の製造
方法において、前記半導体素子形成領域の前記下層配線
上から前記半導体素子形成領域を分解するためのスクラ
イブ線領域上にかけて前記層間絶縁膜を形成する工程
と、前記層間絶縁膜を前記スクライブ線領域に残した状
態で全面に導電性膜を形成する工程と、前記導電性膜を
選択的にエッチングすることにより前記半導体素子領域
に前記上層配線となる導電性パターンを形成する工程と
を含むことを特徴とするものである。
膜および上層配線を順次形成する半導体集積回路の製造
方法において、前記半導体素子形成領域の前記下層配線
上から前記半導体素子形成領域を分解するためのスクラ
イブ線領域上にかけて前記層間絶縁膜を形成する工程
と、前記層間絶縁膜を前記スクライブ線領域に残した状
態で全面に導電性膜を形成する工程と、前記導電性膜を
選択的にエッチングすることにより前記半導体素子領域
に前記上層配線となる導電性パターンを形成する工程と
を含むことを特徴とするものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図(a)，(b)は本発明の一実施例を説明するための工
程順に示した半導体チップの断面図である。
程順に示した半導体チップの断面図である。
まず第１図(a)に示すように、半導体基板１の素子領域
２０に不純物拡散領域（図示せず）等を形成したのち、
SiO2等からなる絶縁膜２，Ａｌからなる下層配線３を形
成する。次でＰＳＧ等からなる層間絶縁膜４をスクライ
ブ線領域を含む全面に形成する。従来の製造方法ではス
クライブ線領域１０には層間絶縁膜は形成されていなか
った。
２０に不純物拡散領域（図示せず）等を形成したのち、
SiO2等からなる絶縁膜２，Ａｌからなる下層配線３を形
成する。次でＰＳＧ等からなる層間絶縁膜４をスクライ
ブ線領域を含む全面に形成する。従来の製造方法ではス
クライブ線領域１０には層間絶縁膜は形成されていなか
った。
次に第１図(b)に示すように、下層配線３上の層間絶縁
膜４に開孔５を設けたのち、全面に上層配線形成用のＡ
ｌ膜６を形成する。次でＡｌ膜６をパターニングするた
めのホトレジスト膜７を塗布法により形成する。
膜４に開孔５を設けたのち、全面に上層配線形成用のＡ
ｌ膜６を形成する。次でＡｌ膜６をパターニングするた
めのホトレジスト膜７を塗布法により形成する。
この時、スクライブ線領域１０には層間絶縁膜４が形成
され段差が小さくなっているため、スクライブ線領域１
０と素子領域２０とにおけるホトレジスト膜７の厚さは
ほぼ等しくなる。従って同一露光量により処理すること
により、スクライブ線領域２０及び素子領域１０におけ
るホトレジスト膜７からなるマスクを精度よく形成する
ことができる。
され段差が小さくなっているため、スクライブ線領域１
０と素子領域２０とにおけるホトレジスト膜７の厚さは
ほぼ等しくなる。従って同一露光量により処理すること
により、スクライブ線領域２０及び素子領域１０におけ
るホトレジスト膜７からなるマスクを精度よく形成する
ことができる。
以下このマスクを用いてＡｌ膜６をエッチングし上層配
線を形成し、続いて常法に従って処理し半導体集積回路
を完成させる。
線を形成し、続いて常法に従って処理し半導体集積回路
を完成させる。
尚、上記実施例ではスクライブ線領域に層間絶縁膜を一
層形成した場合について説明したが、半導体集積回路の
製造工程において形成される複数の絶縁膜を形成しても
よいことは勿論である。
層形成した場合について説明したが、半導体集積回路の
製造工程において形成される複数の絶縁膜を形成しても
よいことは勿論である。
以上説明したように本発明は、半導体基板上に形成され
た複数個の半導体素子を切断分離するためのスクライブ
線領域に、絶縁膜を形成して段差を少なくすることによ
り、その上に形成されるレジストパターンが設計寸法通
りに形成できるため性能及び歩留りの高い半導体集積回
路が低価格で供給できるという効果がある。
た複数個の半導体素子を切断分離するためのスクライブ
線領域に、絶縁膜を形成して段差を少なくすることによ
り、その上に形成されるレジストパターンが設計寸法通
りに形成できるため性能及び歩留りの高い半導体集積回
路が低価格で供給できるという効果がある。
第１図(a)，(b)は本発明の一実施例を説明するための工
程順に示した半導体チップの断面図。 １……半導体基板、２……絶縁膜、３……下層配線、４
……層間絶縁膜、５……開孔、６……Al膜、７……ホト
レジスト膜、１０……スクライブ線領域、２０……素子
領域。
程順に示した半導体チップの断面図。 １……半導体基板、２……絶縁膜、３……下層配線、４
……層間絶縁膜、５……開孔、６……Al膜、７……ホト
レジスト膜、１０……スクライブ線領域、２０……素子
領域。
Claims (1)
- 【請求項１】半導体基板の半導体素子形成領域に下層配
線，層間絶縁膜および上層配線を順次形成する半導体集
積回路の製造方法において、前記半導体素子形成領域の
前記下層配線上から前記半導体素子形成領域を分割する
ためのスクライブ線領域上にかけて前記層間絶縁膜を形
成する工程と、前記層間絶縁膜を前記スクライブ線領域
に残した状態で全面に導電性膜を形成する工程と、前記
導電性膜を選択的にエッチングすることにより前記半導
体素子領域に前記上層配線となる導電性パターンを形成
する工程とを含むことを特徴とする半導体集積回路の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25275087A JPH0656847B2 (ja) | 1987-10-06 | 1987-10-06 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25275087A JPH0656847B2 (ja) | 1987-10-06 | 1987-10-06 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194625A JPH0194625A (ja) | 1989-04-13 |
| JPH0656847B2 true JPH0656847B2 (ja) | 1994-07-27 |
Family
ID=17241762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25275087A Expired - Fee Related JPH0656847B2 (ja) | 1987-10-06 | 1987-10-06 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656847B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2755131B2 (ja) * | 1993-10-27 | 1998-05-20 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154043A (ja) * | 1983-02-22 | 1984-09-03 | Seiko Epson Corp | 半導体装置 |
| JPH0732242B2 (ja) * | 1984-12-24 | 1995-04-10 | 株式会社日立製作所 | 固体撮像装置の製造方法 |
| JPH0219962Y2 (ja) * | 1985-03-18 | 1990-05-31 | ||
| JPS62298133A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Micro Comput Eng Ltd | 半導体基板 |
-
1987
- 1987-10-06 JP JP25275087A patent/JPH0656847B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0194625A (ja) | 1989-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |