JPH07122991A - スイッチング段 - Google Patents
スイッチング段Info
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- JPH07122991A JPH07122991A JP3115442A JP11544291A JPH07122991A JP H07122991 A JPH07122991 A JP H07122991A JP 3115442 A JP3115442 A JP 3115442A JP 11544291 A JP11544291 A JP 11544291A JP H07122991 A JPH07122991 A JP H07122991A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/0027—Modifications of threshold in field effect transistor circuits
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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Abstract
(57)【要約】
【目的】 ＢｉＣＭＯＳ構造の集積回路において、信号
レベル変換器に対する費用を減じ、かつ機能の確実性を
高め得る回路技術的対策を講ずる。 【構成】 電圧減少要素ＳＢの電流経路端子の間にほぼ
電流強度に無関係な電圧差が生じ、そのために電圧減少
要素ＳＢとしてＭＯＳ電界効果トランジスタまたはバイ
ポーラトランジスタが設けられており、そのドレインお
よびソース電極またはコレクタおよびエミッタ電極が電
流経路端子としての役割をし、またそのゲート電極また
はベース電極が電圧差の設定のための参照電位ＶＲＥＦ
を与えられている。
レベル変換器に対する費用を減じ、かつ機能の確実性を
高め得る回路技術的対策を講ずる。 【構成】 電圧減少要素ＳＢの電流経路端子の間にほぼ
電流強度に無関係な電圧差が生じ、そのために電圧減少
要素ＳＢとしてＭＯＳ電界効果トランジスタまたはバイ
ポーラトランジスタが設けられており、そのドレインお
よびソース電極またはコレクタおよびエミッタ電極が電
流経路端子としての役割をし、またそのゲート電極また
はベース電極が電圧差の設定のための参照電位ＶＲＥＦ
を与えられている。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は請求項１の前文によるス
イッチング段に関する。
イッチング段に関する。
【０００２】
【従来の技術】このようなスイッチング段はドイツ連邦
共和国特許出願公開第 3300869号明細書から公知であ
る。２つの相補性ＭＯＳスイッチングトランジスタにそ
れぞれ負荷抵抗として接続されている相補性ＭＯＳトラ
ンジスタが対応付けられており、またそれぞれ対応付け
られている供給電位に接続されている。スイッチング段
は、負荷抵抗が電流に関係する電圧降下を生じさせる電
位分割器として作用する。プロセスおよび温度または供
給電圧変動の保証は可能でなく、このことはレベルに敏
感な回路では機能の確実性に不利に作用する。
共和国特許出願公開第 3300869号明細書から公知であ
る。２つの相補性ＭＯＳスイッチングトランジスタにそ
れぞれ負荷抵抗として接続されている相補性ＭＯＳトラ
ンジスタが対応付けられており、またそれぞれ対応付け
られている供給電位に接続されている。スイッチング段
は、負荷抵抗が電流に関係する電圧降下を生じさせる電
位分割器として作用する。プロセスおよび温度または供
給電圧変動の保証は可能でなく、このことはレベルに敏
感な回路では機能の確実性に不利に作用する。
【０００３】集積回路の製造の際のいわゆる“ＢｉＣＭ
ＯＳ”プロセスの開発により、バイポーラテクノロジー
でのスイッチング段と相補性ＭＯＳテクノロジーとの組
み合せからなるディジタル回路装置を集積回路として構
成するための基礎が作られた。
ＯＳ”プロセスの開発により、バイポーラテクノロジー
でのスイッチング段と相補性ＭＯＳテクノロジーとの組
み合せからなるディジタル回路装置を集積回路として構
成するための基礎が作られた。
【０００４】特に関心の対象となるのは、高速性は劣る
がその代り非常に損失電力の小さい相補性ＭＯＳ（ＣＭ
ＯＳ）回路技術のスイッチング段と、ＥＣＬ（エミッタ
結合論理）およびＣＭＬ（電流モード論理）スイッチン
グ段としても知られている電流スイッチ回路技術での高
速かつ損失電力の大きい論理スイッチング段との組み合
わせである。
がその代り非常に損失電力の小さい相補性ＭＯＳ（ＣＭ
ＯＳ）回路技術のスイッチング段と、ＥＣＬ（エミッタ
結合論理）およびＣＭＬ（電流モード論理）スイッチン
グ段としても知られている電流スイッチ回路技術での高
速かつ損失電力の大きい論理スイッチング段との組み合
わせである。
【０００５】こうして、たとえば、速度の理由から少な
くとも部分的にＣＭＬスイッチング段により実現されて
いなければならないディジタル回路では、より低い速度
要求を受けるすべての回路部分はＣＭＯＳスイッチング
段により構成され得る。このような集積回路の損失電力
は、専らＣＭＬスイッチング段により構成された集積回
路にくらべて顕著に小さい。
くとも部分的にＣＭＬスイッチング段により実現されて
いなければならないディジタル回路では、より低い速度
要求を受けるすべての回路部分はＣＭＯＳスイッチング
段により構成され得る。このような集積回路の損失電力
は、専らＣＭＬスイッチング段により構成された集積回
路にくらべて顕著に小さい。
【０００６】しかし、この利点に対して、電流スイッチ
およびＣＭＯＳ回路技術がそれらの信号レベルに対する
種々の電圧値を有し、従って相い異なる回路技術の間の
信号の流れがいわゆる信号レベル変換器を介してのみ行
われ得るという事実が対立する。
およびＣＭＯＳ回路技術がそれらの信号レベルに対する
種々の電圧値を有し、従って相い異なる回路技術の間の
信号の流れがいわゆる信号レベル変換器を介してのみ行
われ得るという事実が対立する。
【０００７】両回路技術のスイッチング段に対する共通
のエネルギー供給として、０Ｖの基準電位および約−５
Ｖの供給電位が使用されるので、信号レベル変換器が、
たとえば０Ｖおよび約−０．５ＶのＣＭＬ出力信号レベ
ルを基準電位および供給電位の電圧値に相応するＣＭＯ
Ｓ入力信号レベルに変換するため、０．５Ｖの信号レベ
ルスパンをファクタ１０だけ高めなければならない。
のエネルギー供給として、０Ｖの基準電位および約−５
Ｖの供給電位が使用されるので、信号レベル変換器が、
たとえば０Ｖおよび約−０．５ＶのＣＭＬ出力信号レベ
ルを基準電位および供給電位の電圧値に相応するＣＭＯ
Ｓ入力信号レベルに変換するため、０．５Ｖの信号レベ
ルスパンをファクタ１０だけ高めなければならない。
【０００８】このような信号レベル変換器の使用は問題
があることが判明している。なぜならば、増幅率を高く
することは非常に困難であり、高い費用をかけなければ
達成されず、また信号レベル変換器がこの高い増幅率に
基づいて非常に障害を生じやすいからである。
があることが判明している。なぜならば、増幅率を高く
することは非常に困難であり、高い費用をかけなければ
達成されず、また信号レベル変換器がこの高い増幅率に
基づいて非常に障害を生じやすいからである。
【０００９】
【発明が解決しようとする課題】従って、本発明の課題
は、冒頭に記載した種類のディジタル回路において、信
号レベル変換器に対する費用を減じ、かつ機能の確実性
を高め得る回路技術的対策を講ずることである。
は、冒頭に記載した種類のディジタル回路において、信
号レベル変換器に対する費用を減じ、かつ機能の確実性
を高め得る回路技術的対策を講ずることである。
【００１０】この課題は、本発明によれば、請求項１の
特徴により解決される。
特徴により解決される。
【００１１】本発明により、ＣＭＬ出力信号レベルを、
減ぜられたレベルスパンを有するＣＭＯＳ入力信号レベ
ルに変換するために、問題および費用なしに障害を生じ
やすくない信号レベル変換器により実現可能である小さ
い増幅率（たとえば増幅率４）しか必要としないという
本質的な利点が得られる。
減ぜられたレベルスパンを有するＣＭＯＳ入力信号レベ
ルに変換するために、問題および費用なしに障害を生じ
やすくない信号レベル変換器により実現可能である小さ
い増幅率（たとえば増幅率４）しか必要としないという
本質的な利点が得られる。
【００１２】信号レベル変換器の信号通過時間を考慮し
て、信号通過時間が増幅率に直接に比例しており、従っ
て集積回路により一層高い処理速度が達成可能であると
いう別の利点が生ずる。
て、信号通過時間が増幅率に直接に比例しており、従っ
て集積回路により一層高い処理速度が達成可能であると
いう別の利点が生ずる。
【００１３】加えて、特別な利点は、減ぜられた信号レ
ベルスパンを有するＣＭＯＳ出力信号レベルをＣＭＬ入
力信号レベルに変換するためにたいていの場合に信号レ
ベル変換器が必要でないことにある。
ベルスパンを有するＣＭＯＳ出力信号レベルをＣＭＬ入
力信号レベルに変換するためにたいていの場合に信号レ
ベル変換器が必要でないことにある。
【００１４】減ぜられた信号レベルスパンを有するＣＭ
ＯＳスイッチング段の出力信号レベルを、たとえば集積
回路の外部に配置されているフル信号レベルスパンを有
するＣＭＯＳスイッチング段に適合させることは相応の
信号レベル変換器により問題なしに実現され、その際に
多くの場合に、フル信号レベルスパンを減ぜられた信号
レベルスパンに変換するための信号レベル変換器は省略
され得る。
ＯＳスイッチング段の出力信号レベルを、たとえば集積
回路の外部に配置されているフル信号レベルスパンを有
するＣＭＯＳスイッチング段に適合させることは相応の
信号レベル変換器により問題なしに実現され、その際に
多くの場合に、フル信号レベルスパンを減ぜられた信号
レベルスパンに変換するための信号レベル変換器は省略
され得る。
【００１５】本発明の有利な実施例は請求項３ないし７
にあげられている。
にあげられている。
【００１６】本発明により構成されたＣＭＯＳスイッチ
ング段による特別な利点は、請求項２にあげられている
ように、サブミニアチュア範囲内の集積回路に対して生
ずる。すなわち、集積回路における一層のミニアチュア
化はトランジスタおよび導体構造の耐電圧性に関して少
なからざる問題をもたらす。比較的低い５Ｖの標準供給
電圧においてさえ、集積回路の内部のトランジスタ構造
は、ブレークオーバ効果に基づく電荷平衡を排除するた
めに、特定のミニアチュア化の度合を下方超過してはな
らない。
ング段による特別な利点は、請求項２にあげられている
ように、サブミニアチュア範囲内の集積回路に対して生
ずる。すなわち、集積回路における一層のミニアチュア
化はトランジスタおよび導体構造の耐電圧性に関して少
なからざる問題をもたらす。比較的低い５Ｖの標準供給
電圧においてさえ、集積回路の内部のトランジスタ構造
は、ブレークオーバ効果に基づく電荷平衡を排除するた
めに、特定のミニアチュア化の度合を下方超過してはな
らない。
【００１７】ＣＭＯＳスイッチング段を形成するために
設けられている電界効果トランジスタのドレイン電極と
ソース電極との間には供給電圧が全高さで与えられてい
るので、これらの電界効果トランジスタは、コンパチビ
リティを保証するため、これまで少なくとも５Ｖのドレ
イン‐ソース間電圧に対して設計されていなければなら
なかった。
設けられている電界効果トランジスタのドレイン電極と
ソース電極との間には供給電圧が全高さで与えられてい
るので、これらの電界効果トランジスタは、コンパチビ
リティを保証するため、これまで少なくとも５Ｖのドレ
イン‐ソース間電圧に対して設計されていなければなら
なかった。
【００１８】本発明によるＣＭＯＳスイッチング段はよ
り小さいトランジスタ構造により実現され得る。なぜな
らば、電圧減少要素により電界効果トランジスタに生ず
るドレイン‐ソース間電圧が供給電圧にくらべて減ぜら
れるからである。
り小さいトランジスタ構造により実現され得る。なぜな
らば、電圧減少要素により電界効果トランジスタに生ず
るドレイン‐ソース間電圧が供給電圧にくらべて減ぜら
れるからである。
【００１９】請求項６にあげられているように、電圧減
少要素としての定電圧源により、ＣＭＯＳスイッチング
段はそれらの両状態で有利に無電流にとどまる。
少要素としての定電圧源により、ＣＭＯＳスイッチング
段はそれらの両状態で有利に無電流にとどまる。
【００２０】
【実施例】以下、図面ににより本発明の実施例を一層詳
細に説明する。図１には、集積回路ＩＣが非常に簡単化
して示されており、その回路面は上側範囲および下側範
囲への分割をされている。上側範囲は専ら電流スイッチ
技術、たとえばＣＭＬ（電流モードスイッチ）回路技術
でのスイッチング段により実現されているすべての回路
部分を表すものとする。それに対して下側範囲はＣＭＯ
Ｓ回路技術のスイッチング段により作られた回路部分を
表すものとする。
細に説明する。図１には、集積回路ＩＣが非常に簡単化
して示されており、その回路面は上側範囲および下側範
囲への分割をされている。上側範囲は専ら電流スイッチ
技術、たとえばＣＭＬ（電流モードスイッチ）回路技術
でのスイッチング段により実現されているすべての回路
部分を表すものとする。それに対して下側範囲はＣＭＯ
Ｓ回路技術のスイッチング段により作られた回路部分を
表すものとする。
【００２１】以下では、ＣＭＬ技術で実現されているス
イッチング段は第１のスイッチング段と呼ばれ、またＣ
ＭＯＳ技術で実現されているスイッチング段は第２のス
イッチング段と呼ばれる。さらに、簡単化のために、集
積回路ＩＣ上のすべての第２のスイッチング段はその出
力信号レベルスパンの減少およびそのスイッチングしき
い値の適合のための回路装置（図示せず）を設けられて
いるものとする。
イッチング段は第１のスイッチング段と呼ばれ、またＣ
ＭＯＳ技術で実現されているスイッチング段は第２のス
イッチング段と呼ばれる。さらに、簡単化のために、集
積回路ＩＣ上のすべての第２のスイッチング段はその出
力信号レベルスパンの減少およびそのスイッチングしき
い値の適合のための回路装置（図示せず）を設けられて
いるものとする。
【００２２】集積回路ＩＣ上のすべての回路部分のエネ
ルギー供給のために、基準電位ＶＣＣ（０Ｖ）および供
給電位ＶＥＥ（たとえば−５Ｖ）が存在している。
ルギー供給のために、基準電位ＶＣＣ（０Ｖ）および供
給電位ＶＥＥ（たとえば−５Ｖ）が存在している。
【００２３】スイッチング段接続（図示せず）を別とし
て、それぞれどれか１つのＣＭＬスイッチング段から出
発して信号レベル変換器ＰＷを介して下側範囲内の１つ
またはそれ以上の第２のスイッチング段ＳＴＶに通ずる
信号経路が設けられている。
て、それぞれどれか１つのＣＭＬスイッチング段から出
発して信号レベル変換器ＰＷを介して下側範囲内の１つ
またはそれ以上の第２のスイッチング段ＳＴＶに通ずる
信号経路が設けられている。
【００２４】これらの信号レベル変換器ＰＷは、ＣＭＬ
回路技術でディジタル“Ｌ”値を表すために用いられる
約−０．５Ｖの電圧値をたとえば約−２Ｖの電圧値に変
換する。ディジタル“Ｈ”値を表すために用いられる電
圧値は基準電位ＶＣＣの電圧値に相応し、また信号レベ
ル変換器ＰＷにより変更されずにとどまる。
回路技術でディジタル“Ｌ”値を表すために用いられる
約−０．５Ｖの電圧値をたとえば約−２Ｖの電圧値に変
換する。ディジタル“Ｈ”値を表すために用いられる電
圧値は基準電位ＶＣＣの電圧値に相応し、また信号レベ
ル変換器ＰＷにより変更されずにとどまる。
【００２５】下側範囲内の第２のスイッチング段の間の
信号経路上のディジタルレベルに対しては等しい電圧
値、すなわちディジタルＨレベルに対しては０Ｖ、また
ディジタルＬレベルに対しては−２Ｖが用いられてい
る。
信号経路上のディジタルレベルに対しては等しい電圧
値、すなわちディジタルＨレベルに対しては０Ｖ、また
ディジタルＬレベルに対しては−２Ｖが用いられてい
る。
【００２６】第２のスイッチング段ＳＴＶから１つまた
はそれ以上の第１のスイッチング段への信号経路内の信
号レベル変換器はディジタルＬレベルに対する約−２Ｖ
の電圧値では一般に省略され得る。
はそれ以上の第１のスイッチング段への信号経路内の信
号レベル変換器はディジタルＬレベルに対する約−２Ｖ
の電圧値では一般に省略され得る。
【００２７】信号経路が第２のスイッチング段ＳＴＶか
ら出発して、集積回路ＩＣの外側に位置しまたＣＭＯＳ
回路技術で構成された第２のスイッチング段まで存在す
る場合には、これらの信号経路はそれぞれ、２Ｖに減ぜ
られた信号レベルスパンを従来のＣＭＯＳ回路で通常の
全信号レベルスパン、たとえば５Ｖに変換する別の信号
レベル変換器Ｗを介して導かれなければならない。この
ような別の信号レベル変換器Ｗは集積回路ＩＣの内側ま
たは外側に配置されることができ、その際に後者の配置
の場合には集積回路ＩＣはＣＭＯＳ信号レベルを考慮し
て従来のＣＭＯＳスイッチング段に対してコンパチブル
である。
ら出発して、集積回路ＩＣの外側に位置しまたＣＭＯＳ
回路技術で構成された第２のスイッチング段まで存在す
る場合には、これらの信号経路はそれぞれ、２Ｖに減ぜ
られた信号レベルスパンを従来のＣＭＯＳ回路で通常の
全信号レベルスパン、たとえば５Ｖに変換する別の信号
レベル変換器Ｗを介して導かれなければならない。この
ような別の信号レベル変換器Ｗは集積回路ＩＣの内側ま
たは外側に配置されることができ、その際に後者の配置
の場合には集積回路ＩＣはＣＭＯＳ信号レベルを考慮し
て従来のＣＭＯＳスイッチング段に対してコンパチブル
である。
【００２８】集積回路ＩＣの外側のＣＭＯＳスイッチン
グ段から出発して集積回路ＩＣ上の減ぜられた信号レベ
ルスパンを有する第２のスイッチング段へ至る信号経路
には、一般に信号レベル変換器は必要でない。
グ段から出発して集積回路ＩＣ上の減ぜられた信号レベ
ルスパンを有する第２のスイッチング段へ至る信号経路
には、一般に信号レベル変換器は必要でない。
【００２９】図２には、集積回路上に配置された第２の
スイッチング段の回路図が示されており、この第２のス
イッチング段は出力信号レベルスパンの減少およびスイ
ッチングしきい値の適合のための回路装置を有する。
スイッチング段の回路図が示されており、この第２のス
イッチング段は出力信号レベルスパンの減少およびスイ
ッチングしきい値の適合のための回路装置を有する。
【００３０】この第２のスイッチング段ＳＴＶは主とし
て、従来のＣＭＯＳ論理で構成されており２つの信号入
力端ＥＶ１‐ＣＭＯＳ、ＥＶ２‐ＣＭＯＳおよび１つの
信号出力端ＡＶ‐ＣＭＯＳを有するノット‐オア段ＮＯ
Ｒから成っている。この公知のノット‐オア段ＮＯＲの
形成のために必要なスイッチングトランジスタおよびそ
れらの接続は図面中に、分かり易くするために、破線の
長方形の枠で囲まれている。
て、従来のＣＭＯＳ論理で構成されており２つの信号入
力端ＥＶ１‐ＣＭＯＳ、ＥＶ２‐ＣＭＯＳおよび１つの
信号出力端ＡＶ‐ＣＭＯＳを有するノット‐オア段ＮＯ
Ｒから成っている。この公知のノット‐オア段ＮＯＲの
形成のために必要なスイッチングトランジスタおよびそ
れらの接続は図面中に、分かり易くするために、破線の
長方形の枠で囲まれている。
【００３１】基準電位ＶＣＣ（０Ｖ）にはノット‐オア
段ＮＯＲが従来の仕方で接続されている。それに対して
供給電位ＶＥＥとはノット‐オア段ＮＯＲは、定電圧源
の形成の役割をする電界効果トランジスタＳＢのソース
-ドレイン間区間を介して接続されている。この電界効
果トランジスタＳＢは自己阻止性のＰチャネルＭＯＳ‐
ＦＥＴとして構成されており、その際に図面中に選ばれ
ているシンボルは対称な電界効果トランジスタを基礎と
している。この電界効果トランジスタＳＢのゲート電極
は、定電圧源から出力すべき一定電圧の設定のための参
照電位ＶＲＥＦを与えられている。
段ＮＯＲが従来の仕方で接続されている。それに対して
供給電位ＶＥＥとはノット‐オア段ＮＯＲは、定電圧源
の形成の役割をする電界効果トランジスタＳＢのソース
-ドレイン間区間を介して接続されている。この電界効
果トランジスタＳＢは自己阻止性のＰチャネルＭＯＳ‐
ＦＥＴとして構成されており、その際に図面中に選ばれ
ているシンボルは対称な電界効果トランジスタを基礎と
している。この電界効果トランジスタＳＢのゲート電極
は、定電圧源から出力すべき一定電圧の設定のための参
照電位ＶＲＥＦを与えられている。
【００３２】電界効果トランジスタＳＢから形成された
定電圧源によりノット‐オア段ＮＯＲに供給電圧が供給
され、その電圧値（−２Ｖ）は供給電位ＶＥＥ（−５
Ｖ）の値よりも一定電圧（たとえば３Ｖ）の大きさだけ
正である。それによって同時にノット‐オア段ＮＯＲの
出力信号レベルはディジタルＨレベルに対しては０Ｖ
に、またディジタルＬレベルに対しては−２Ｖになる。
さらにノット‐オア段ＮＯＲのスイッチングしきい値は
約−１Ｖの値にずれる。なぜならば、ＣＭＯＳスイッチ
ング段におけるスイッチングしきい値は一般に常にエネ
ルギー供給の電圧値の間の中央に、従ってまた出力信号
レベルの中央に位置するからである。
定電圧源によりノット‐オア段ＮＯＲに供給電圧が供給
され、その電圧値（−２Ｖ）は供給電位ＶＥＥ（−５
Ｖ）の値よりも一定電圧（たとえば３Ｖ）の大きさだけ
正である。それによって同時にノット‐オア段ＮＯＲの
出力信号レベルはディジタルＨレベルに対しては０Ｖ
に、またディジタルＬレベルに対しては−２Ｖになる。
さらにノット‐オア段ＮＯＲのスイッチングしきい値は
約−１Ｖの値にずれる。なぜならば、ＣＭＯＳスイッチ
ング段におけるスイッチングしきい値は一般に常にエネ
ルギー供給の電圧値の間の中央に、従ってまた出力信号
レベルの中央に位置するからである。
【００３３】図３には、ＣＭＬ出力信号レベルを、減ぜ
られた信号レベルスパンを有するＣＭＯＳスイッチング
段の入力信号レベルに変換するための、ＢｉＣＭＯＳ技
術で実現可能な信号レベル変換器ＰＷの回路図が示され
ている。
られた信号レベルスパンを有するＣＭＯＳスイッチング
段の入力信号レベルに変換するための、ＢｉＣＭＯＳ技
術で実現可能な信号レベル変換器ＰＷの回路図が示され
ている。
【００３４】この信号レベル変換器ＰＷは主として、イ
ンバータ入力端Ｅおよびインバータ出力端Ａを有する従
来のＣＭＯＳインバータ段ＩＮＶ（図面中で破線により
囲まれている）から成っている。
ンバータ入力端Ｅおよびインバータ出力端Ａを有する従
来のＣＭＯＳインバータ段ＩＮＶ（図面中で破線により
囲まれている）から成っている。
【００３５】ＣＭＯＳインバータ段ＩＮＶは図１による
ノット‐オア段ＮＯＲと同一の仕方で基準電位ＶＣＣお
よび供給電位ＶＥＥと接続されている。加えてＣＭＯＳ
インバータ段ＩＮＶのインバータ入力端Ｅは、エミッタ
ホロワとして作動しまたＮＰＮトランジスタとして構成
された入力トランジスタＢＴのエミッタ電極に接続され
ており、またエミッタ抵抗ＲＥを介して供給電位ＶＥＥ
と接続されている。入力トランジスタＢＴのコレクタ電
極は基準電位ＶＣＣに導かれており、またベース電極は
ＣＭＬ信号レベルに対する信号レベル変換器入力端Ｅ‐
ＣＭＬとしての役割をする。
ノット‐オア段ＮＯＲと同一の仕方で基準電位ＶＣＣお
よび供給電位ＶＥＥと接続されている。加えてＣＭＯＳ
インバータ段ＩＮＶのインバータ入力端Ｅは、エミッタ
ホロワとして作動しまたＮＰＮトランジスタとして構成
された入力トランジスタＢＴのエミッタ電極に接続され
ており、またエミッタ抵抗ＲＥを介して供給電位ＶＥＥ
と接続されている。入力トランジスタＢＴのコレクタ電
極は基準電位ＶＣＣに導かれており、またベース電極は
ＣＭＬ信号レベルに対する信号レベル変換器入力端Ｅ‐
ＣＭＬとしての役割をする。
【００３６】このエミッタホロワは、図３で説明された
ように２Ｖに減ぜられた信号レベルスパンの場合に約−
１Ｖに位置するＣＭＯＳインバータ段ＩＮＶのスイッチ
ングしきい値を、約−０．２５Ｖに位置するＣＭＬスイ
ッチング段のスイッチングしきい値に適合させる役割を
する。２Ｖの信号レベルスパンでは入力トランジスタＢ
Ｔのベース‐エミッタ間電圧は有利な仕方でほぼ両スイ
ッチングしきい値の間の差の大きさに相応する。
ように２Ｖに減ぜられた信号レベルスパンの場合に約−
１Ｖに位置するＣＭＯＳインバータ段ＩＮＶのスイッチ
ングしきい値を、約−０．２５Ｖに位置するＣＭＬスイ
ッチング段のスイッチングしきい値に適合させる役割を
する。２Ｖの信号レベルスパンでは入力トランジスタＢ
Ｔのベース‐エミッタ間電圧は有利な仕方でほぼ両スイ
ッチングしきい値の間の差の大きさに相応する。
【００３７】図４には、図３による信号レベル変換器Ｐ
Ｗの代替とみなされ得る、それと同じくＣＭＬ信号レベ
ルを減ぜられた信号レベルスパンを有するＣＭＯＳスイ
ッチング段の信号レベルに変換する役割をする、純粋な
バイポーラ技術で実現可能な信号レベル変換器ＰＷＡが
示されている。
Ｗの代替とみなされ得る、それと同じくＣＭＬ信号レベ
ルを減ぜられた信号レベルスパンを有するＣＭＯＳスイ
ッチング段の信号レベルに変換する役割をする、純粋な
バイポーラ技術で実現可能な信号レベル変換器ＰＷＡが
示されている。
【００３８】図４による信号レベル変換器ＰＷＡは主と
してＣＭＬスイッチング段ＳＳＧから成っており、これ
は出力側では約２Ｖの信号レベルスパンに設定されてお
り、また入力側には約−０．２５Ｖに位置するＣＭＬス
イッチング段のスイッチングしきい値への適合のための
回路手段が設けられている。
してＣＭＬスイッチング段ＳＳＧから成っており、これ
は出力側では約２Ｖの信号レベルスパンに設定されてお
り、また入力側には約−０．２５Ｖに位置するＣＭＬス
イッチング段のスイッチングしきい値への適合のための
回路手段が設けられている。
【００３９】信号レベル変換器ＰＷＡのＣＭＬスイッチ
ング段ＳＳＧは、定電圧源から供給される差増幅器から
形成され、その際該差動増幅器は制御トランジスタを有
する第１の増幅器枝路と参照トランジスタを有する第２
の増幅器枝路とを有する。両トランジスタはそれぞれＮ
ＰＮトランジスタとして構成されており、またそれらの
エミッタ電極で互いに接続されており、また定電圧源を
介して供給電位ＶＥＥに接続されている。
ング段ＳＳＧは、定電圧源から供給される差増幅器から
形成され、その際該差動増幅器は制御トランジスタを有
する第１の増幅器枝路と参照トランジスタを有する第２
の増幅器枝路とを有する。両トランジスタはそれぞれＮ
ＰＮトランジスタとして構成されており、またそれらの
エミッタ電極で互いに接続されており、また定電圧源を
介して供給電位ＶＥＥに接続されている。
【００４０】ＣＭＬスイッチング段ＳＳＧの入力端Ｅと
しては制御トランジスタのベース電極が使用される。Ｃ
ＭＬスイッチング段ＳＳＧの出力端Ａとして、また同時
に信号レベル変換器出力端ＡＶ‐ＣＭＯＳとしての役割
は、動作抵抗を介して基準電位ＶＣＣと接続されている
参照トランジスタのコレクタ電極がしている。参照トラ
ンジスタのベース電極はスイッチング段内部のスイッチ
ングしきい値の設定のために一定電位ＶＳを与えられて
いる。定電流源および動作抵抗は、参照トランジスタの
導通状態で動作抵抗に約２Ｖの電圧降下が生ずるように
選定されている。
しては制御トランジスタのベース電極が使用される。Ｃ
ＭＬスイッチング段ＳＳＧの出力端Ａとして、また同時
に信号レベル変換器出力端ＡＶ‐ＣＭＯＳとしての役割
は、動作抵抗を介して基準電位ＶＣＣと接続されている
参照トランジスタのコレクタ電極がしている。参照トラ
ンジスタのベース電極はスイッチング段内部のスイッチ
ングしきい値の設定のために一定電位ＶＳを与えられて
いる。定電流源および動作抵抗は、参照トランジスタの
導通状態で動作抵抗に約２Ｖの電圧降下が生ずるように
選定されている。
【００４１】ＣＭＬスイッチング段ＳＳＧの入力端Ｅは
別の定電流源ＳＱを介して供給電位ＶＥＥと接続されて
おり、また導通方向の極性のダイオードＤを介して、Ｎ
ＰＮトランジスタとして構成されておりエミッタホロワ
としての役割をする入力トランジスタＢＴのエミッタ電
極と接続されている。入力トランジスタＢＴはそのコレ
クタ電極で基準電位ＶＣＣに接続されており、またその
ベース電極はＣＭＬ信号レベルに対する信号レベル変換
器入力端Ｅ‐ＣＭＬとしての役割をする。
別の定電流源ＳＱを介して供給電位ＶＥＥと接続されて
おり、また導通方向の極性のダイオードＤを介して、Ｎ
ＰＮトランジスタとして構成されておりエミッタホロワ
としての役割をする入力トランジスタＢＴのエミッタ電
極と接続されている。入力トランジスタＢＴはそのコレ
クタ電極で基準電位ＶＣＣに接続されており、またその
ベース電極はＣＭＬ信号レベルに対する信号レベル変換
器入力端Ｅ‐ＣＭＬとしての役割をする。
【００４２】入力トランジスタＢＴのベース‐エミッタ
間電圧の値およびダイオード導通電圧の値は加わり合っ
て約１．５Ｖの電圧値となり、０および−０．５Ｖに位
置するＣＭＬ信号レベルを−１．５Ｖまたは−２Ｖにず
らす。
間電圧の値およびダイオード導通電圧の値は加わり合っ
て約１．５Ｖの電圧値となり、０および−０．５Ｖに位
置するＣＭＬ信号レベルを−１．５Ｖまたは−２Ｖにず
らす。
【００４３】別の定電流源ＳＱは、この電圧値を制御ト
ランジスタに制御トランジスタのベース電流にほとんど
無関係に前もって与え得るようにする役割をする。
ランジスタに制御トランジスタのベース電流にほとんど
無関係に前もって与え得るようにする役割をする。
【００４４】参照トランジスタのベースにおける一定電
位ＶＳの値は、信号レベル変換器入力端Ｅ‐ＣＭＬにお
けるＣＭＬ‐Ｈレベルが確実に信号レベル変換器出力端
ＡＶ‐ＣＭＯＳにおけるＣＭＯＳ‐Ｈレベルに、または
信号レベル変換器入力端Ｅ‐ＣＭＬにおけるＣＭＬ‐Ｌ
レベルが確実に信号レベル変換器出力端ＡＶ‐ＣＭＯＳ
におけるＣＭＯＳ‐Ｌレベルに変換されるように、さら
に信号レベル変換器出力端ＡＶ‐ＣＭＯＳにおけるＣＭ
ＯＳ‐Ｌレベルにおいて参照トランジスタが飽和状態に
入らないように選定されている。
位ＶＳの値は、信号レベル変換器入力端Ｅ‐ＣＭＬにお
けるＣＭＬ‐Ｈレベルが確実に信号レベル変換器出力端
ＡＶ‐ＣＭＯＳにおけるＣＭＯＳ‐Ｈレベルに、または
信号レベル変換器入力端Ｅ‐ＣＭＬにおけるＣＭＬ‐Ｌ
レベルが確実に信号レベル変換器出力端ＡＶ‐ＣＭＯＳ
におけるＣＭＯＳ‐Ｌレベルに変換されるように、さら
に信号レベル変換器出力端ＡＶ‐ＣＭＯＳにおけるＣＭ
ＯＳ‐Ｌレベルにおいて参照トランジスタが飽和状態に
入らないように選定されている。
【図１】集積回路上に位置する電流スイッチ（ＣＭＬ）
およびＣＭＯＳ回路技術でのスイッチング段の概要図。
およびＣＭＯＳ回路技術でのスイッチング段の概要図。
【図２】図１による集積回路上に配置されており、また
減ぜられた信号レベルスパンを有するＣＭＯＳスイッチ
ング段の回路図。
減ぜられた信号レベルスパンを有するＣＭＯＳスイッチ
ング段の回路図。
【図３】電流スイッチ技術（ＣＭＬ）でのスイッチング
段の出力信号レベルを、減ぜられた信号レベルスパンを
有するＣＭＯＳスイッチング段の入力信号レベルに変換
するための、ＢｉＣＭＯＳテクノロジーで構成された信
号レベル変換器の回路図。
段の出力信号レベルを、減ぜられた信号レベルスパンを
有するＣＭＯＳスイッチング段の入力信号レベルに変換
するための、ＢｉＣＭＯＳテクノロジーで構成された信
号レベル変換器の回路図。
【図４】図３により構成された信号レベル変換器の代替
としての、電流スイッチ回路技術でのスイッチング段を
基礎として構成された信号レベル変換器の回路図。
としての、電流スイッチ回路技術でのスイッチング段を
基礎として構成された信号レベル変換器の回路図。
Ａ スイッチング段出力端 ＢＴ 入力トランジスタ ＣＭＬ 電流スイッチ段 Ｄ ダイオード Ｅ スイッチング段入力端 Ｅ‐ＣＭＬ 信号レベル変換器入力端 ＩＣ 集積回路 ＩＮＶ ＣＭＯＳ‐インバータ段 ＰＷ、ＰＷＡ 信号レベル変換器 ＳＢ 電圧減少要素（電界効果トランジスタ） ＳＱ 定電流源 ＳＳＧ ＣＭＬスイッチング段 ＶＲＥＦ 参照電位 ＶＣＣ、ＶＥＥ 供給電位 ＶＳ 一定電位 Ｗ 信号レベル変換器
Claims (6)
- 【請求項１】 それぞれ供給電位に接続するための第１
および第２の電流供給経路を有し、電圧減少要素（Ｓ
Ｂ）が電流供給経路の１つのなかに実現されているスイ
ッチング段において、 電圧減少要素（ＳＢ）の電流経路端子の間にほぼ電流強
度に無関係な電圧差が生じ、そのために電圧減少要素
（ＳＢ）としてＭＯＳ電界効果トランジスタまたはバイ
ポーラトランジスタが設けられており、そのドレインお
よびソース電極またはコレクタおよびエミッタ電極が電
流経路端子としての役割をし、またそのゲート電極また
はベース電極に電圧差の設定のための参照電位（ＶＲＥ
Ｆ）が与えられていることを特徴とするスイッチング
段。 - 【請求項２】 スイッチング段の形成のために設けられ
ているＭＯＳ電界効果トランジスタを有し、その最大許
容ドレイン‐ソース間電圧の大きさが供給電位（ＶＥ
Ｅ、ＶＣＣ）の電位差の大きさよりも小さいことを特徴
とする請求項１記載のスイッチング段。 - 【請求項３】 電流スイッチング段出力信号レベルを適
合されたスイッチングしきい値を有するＣＭＯＳ入力信
号レベルに変換するための電流スイッチ段（ＣＭＬ）を
有するディジタル回路における減ぜられた出力信号レベ
ルスパンおよび相応に適合されたスイッチングしきい値
を有するスイッチング段としての請求項１記載のスイッ
チング段。 - 【請求項４】 電圧減少要素（ＳＢ）における電圧差
が、少なくとも近似的に２Ｖの電圧値を有する減ぜられ
た出力信号レベルスパンが生ずるように選定されている
ことを特徴とする請求項３記載のスイッチング段。 - 【請求項５】 信号レベル変換器（ＰＷ）のなかで、電
圧減少要素（ＳＢ）を介して両供給電位のより負の電位
（ＶＥＥ）と接続されているＣＭＯＳインバータ段とし
て構成されており、またそのインバータ段入力端（Ｅ）
が、エミッタホロワとして接続されている入力トランジ
スタ（ＢＴ）のエミッタ電極に接続されており、これの
ベース電極が信号レベル変換器入力端（Ｅ‐ＣＭＬ）と
しての役割をすることを特徴とする請求項４記載のスイ
ッチング段。 - 【請求項６】 信号レベル変換器（ＰＷ）のなかで電流
スイッチング段（ＣＭＬ）として構成されており、この
電流スイッチング段がそのスイッチング段入力端（Ｅ）
に定電流源（ＳＱ）を介して両供給電位のより負の電位
（ＶＥＥ）と、また導通方向の極性のダイオード（Ｄ）
を介してエミッタホロワとして接続されている入力トラ
ンジスタ（ＢＴ）のエミッタ電極と接続されており、そ
のベース電極が信号レベル変換器入力端（Ｅ‐ＣＭＬ）
としての役割をすることを特徴とする請求項１記載のス
イッチング段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4012914.4 | 1990-04-23 | ||
| DE19904012914 DE4012914A1 (de) | 1990-04-23 | 1990-04-23 | Cmos-schaltstufe |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122991A true JPH07122991A (ja) | 1995-05-12 |
Family
ID=6404912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115442A Withdrawn JPH07122991A (ja) | 1990-04-23 | 1991-04-19 | スイッチング段 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0453651A1 (ja) |
| JP (1) | JPH07122991A (ja) |
| DE (1) | DE4012914A1 (ja) |
| IE (1) | IE911333A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4324519C2 (de) * | 1992-11-12 | 1994-12-08 | Hewlett Packard Co | NCMOS - eine Hochleistungslogikschaltung |
| DE4344246C2 (de) * | 1993-12-23 | 1998-01-29 | Siemens Ag | Störarme CMOS-Logikfamilie für gemischt analog-digitale Anwendungen |
| GB2341246A (en) | 1998-09-03 | 2000-03-08 | Ericsson Telefon Ab L M | Differential level shifting circuit |
| GB2562638B (en) * | 2016-02-26 | 2020-10-07 | Cirrus Logic Int Semiconductor Ltd | Clamping audio signal paths |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4471242A (en) * | 1981-12-21 | 1984-09-11 | Motorola, Inc. | TTL to CMOS Input buffer |
| DE3300869A1 (de) * | 1982-01-26 | 1983-08-04 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Logischer cmos-schaltkreis |
| US4453095A (en) * | 1982-07-16 | 1984-06-05 | Motorola Inc. | ECL MOS Buffer circuits |
| JPH0282713A (ja) * | 1988-09-19 | 1990-03-23 | Fujitsu Ltd | スイッチング補助回路 |
-
1990
- 1990-04-23 DE DE19904012914 patent/DE4012914A1/de active Granted
- 1990-12-18 EP EP90124635A patent/EP0453651A1/de not_active Withdrawn
-
1991
- 1991-04-19 JP JP3115442A patent/JPH07122991A/ja not_active Withdrawn
- 1991-04-22 IE IE133391A patent/IE911333A1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE4012914A1 (de) | 1991-10-24 |
| EP0453651A1 (de) | 1991-10-30 |
| DE4012914C2 (ja) | 1992-09-24 |
| IE911333A1 (en) | 1991-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |