JPH07123003A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH07123003A JPH07123003A JP26864693A JP26864693A JPH07123003A JP H07123003 A JPH07123003 A JP H07123003A JP 26864693 A JP26864693 A JP 26864693A JP 26864693 A JP26864693 A JP 26864693A JP H07123003 A JPH07123003 A JP H07123003A
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Abstract
(57)【要約】
【目的】 高速変換を行うことのできるＡ／Ｄ変換器を
実現すること。 【構成】 Ａ／Ｄ変換の対象となるアナログ信号が入力
される入力端子と、前記入力端子より入力されたアナロ
グ信号を保持するサンプル＆ホールド回路と、入力され
た複数のデジタル信号をアナログ信号に変換することに
より、それぞれ異なる複数の基準電圧を発生する多基準
電圧発生回路と、前記サンプル＆ホールド回路で保持さ
れた信号と、前記多基準電圧発生回路が発生する各基準
電圧とをそれぞれ比較する複数の比較器と、前記複数の
比較器に対応して設けられた複数の比較レジスタと、前
記複数の比較器の各比較結果に応じて各比較レジスタの
複数ビットの格納内容を設定し、かつ、各比較レジスタ
の格納内容を前記多基準電圧発生回路に基準電圧に変換
するための複数のデジタル信号として出力する制御回路
とを有する。
実現すること。 【構成】 Ａ／Ｄ変換の対象となるアナログ信号が入力
される入力端子と、前記入力端子より入力されたアナロ
グ信号を保持するサンプル＆ホールド回路と、入力され
た複数のデジタル信号をアナログ信号に変換することに
より、それぞれ異なる複数の基準電圧を発生する多基準
電圧発生回路と、前記サンプル＆ホールド回路で保持さ
れた信号と、前記多基準電圧発生回路が発生する各基準
電圧とをそれぞれ比較する複数の比較器と、前記複数の
比較器に対応して設けられた複数の比較レジスタと、前
記複数の比較器の各比較結果に応じて各比較レジスタの
複数ビットの格納内容を設定し、かつ、各比較レジスタ
の格納内容を前記多基準電圧発生回路に基準電圧に変換
するための複数のデジタル信号として出力する制御回路
とを有する。
Description
【０００１】
【産業上の利用分野】本発明は入力されたアナログ信号
をデジタル信号に変換して出力するＡ／Ｄ変換器に関す
る。
をデジタル信号に変換して出力するＡ／Ｄ変換器に関す
る。
【０００２】
【従来の技術】本発明の基となる逐次比較型Ａ／Ｄ変換
器と追従比較型Ａ／Ｄ変換器の従来技術について説明す
る。
器と追従比較型Ａ／Ｄ変換器の従来技術について説明す
る。
【０００３】図３は、従来より使用されている逐次比較
型Ａ／Ｄ変換器の構成を示す図である。
型Ａ／Ｄ変換器の構成を示す図である。
【０００４】本従来例は、Ａ／Ｄ変換の対象となる信号
を受ける入力端子３０１と、入力信号を保持する為のサ
ンプル＆ホールド回路３０２と、サンプル＆ホールド回
路３０２で保持された信号とＤ／Ａ変換器３１５の出力
とを比較する比較器３１３と、比較器３１３の出力を保
持する比較レジスタ３１４と、比較レジスタ３１４の値
をアナログ信号に変換するＤ／Ａ変換器３１５と、上記
回路構成要素を制御する為の制御回路３６とで構成され
たＡ／Ｄ変換器である。
を受ける入力端子３０１と、入力信号を保持する為のサ
ンプル＆ホールド回路３０２と、サンプル＆ホールド回
路３０２で保持された信号とＤ／Ａ変換器３１５の出力
とを比較する比較器３１３と、比較器３１３の出力を保
持する比較レジスタ３１４と、比較レジスタ３１４の値
をアナログ信号に変換するＤ／Ａ変換器３１５と、上記
回路構成要素を制御する為の制御回路３６とで構成され
たＡ／Ｄ変換器である。
【０００５】入力端子３０１から入力されたアナログ信
号は、サンプル＆ホールド回路３０２で保持される。サ
ンプル＆ホールド回路３０２の出力とＤ／Ａ変換器３１
５からの信号は比較器３１３で比較され、最上位ビット
から下位ビットへ順にデジタル変換値が決定される。
号は、サンプル＆ホールド回路３０２で保持される。サ
ンプル＆ホールド回路３０２の出力とＤ／Ａ変換器３１
５からの信号は比較器３１３で比較され、最上位ビット
から下位ビットへ順にデジタル変換値が決定される。
【０００６】Ａ／Ｄ変換の最初の段階として、まず、入
力端子３０１で受けた入力信号をサンプル＆ホールド回
路３０２でサンプリングする。この時、比較レジスタ３
１４には最上位ビットのみセットされたデジタル値が格
納されており、その他のビットはリセットされている。
この値がＤ／Ａ変換器３１５によりアナログ信号に変換
される。この時、Ｄ／Ａ変換器３１５が出力するアナロ
グ信号はフルスケールの２分の１の値になる。Ｄ／Ａ変
換器３１５の出力は比較器３１３に入力され、サンプル
＆ホールド回路３０２に保持されたアナログ入力信号と
比較される。その結果、アナログ入力信号の方が大きけ
れば比較器３１３は“１”を出力し、逆にアナログ入力
信号の方が小さければ比較器３１３は“０”を出力す
る。比較器３１３の出力信号は比較レジスタ３１４でセ
ットした最上位ビットに入力され、比較レジスタ３１４
の最上位ビットが決定される。
力端子３０１で受けた入力信号をサンプル＆ホールド回
路３０２でサンプリングする。この時、比較レジスタ３
１４には最上位ビットのみセットされたデジタル値が格
納されており、その他のビットはリセットされている。
この値がＤ／Ａ変換器３１５によりアナログ信号に変換
される。この時、Ｄ／Ａ変換器３１５が出力するアナロ
グ信号はフルスケールの２分の１の値になる。Ｄ／Ａ変
換器３１５の出力は比較器３１３に入力され、サンプル
＆ホールド回路３０２に保持されたアナログ入力信号と
比較される。その結果、アナログ入力信号の方が大きけ
れば比較器３１３は“１”を出力し、逆にアナログ入力
信号の方が小さければ比較器３１３は“０”を出力す
る。比較器３１３の出力信号は比較レジスタ３１４でセ
ットした最上位ビットに入力され、比較レジスタ３１４
の最上位ビットが決定される。
【０００７】次に、上位２ビット目をセットして上記の
Ｄ／Ａ変換器３１５によるアナログ信号変換処理以降の
動作を、最下位ビットの比較が終了するまで繰り返す。
比較レジスタ３１４の最下位ビットの決定が終了した時
点で１回のＡ／Ｄ変換が終了したことになる。
Ｄ／Ａ変換器３１５によるアナログ信号変換処理以降の
動作を、最下位ビットの比較が終了するまで繰り返す。
比較レジスタ３１４の最下位ビットの決定が終了した時
点で１回のＡ／Ｄ変換が終了したことになる。
【０００８】逐次比較型Ａ／Ｄ変換器は、上記の通りの
動作するので、変換精度ｎビットの場合、１回の変換は
最上位ビットから最下位ビットまでのｎ回の比較を必要
とする。従って、逐次比較型Ａ／Ｄ変換器の１回のＡ／
Ｄ変換時間は、変換精度ｎビットの場合、ｎ回の比較を
行う時間が必要となる。
動作するので、変換精度ｎビットの場合、１回の変換は
最上位ビットから最下位ビットまでのｎ回の比較を必要
とする。従って、逐次比較型Ａ／Ｄ変換器の１回のＡ／
Ｄ変換時間は、変換精度ｎビットの場合、ｎ回の比較を
行う時間が必要となる。
【０００９】図４に従来の追従比較型Ａ／Ｄ変換器の構
成を示す。図４は、Ａ／Ｄ変換の対象となる信号を受け
る入力端子４０１と、前記信号を保持する為のサンプル
＆ホールド回路４０２と、前記サンプル＆ホールド回路
４０２で保持された信号と後述するＤ／Ａ変換器４１５
の出力とを比較する比較器４１３と、前記比較器４１３
の出力を受ける制御回路４０６と、前記制御回路４０６
の出力信号を受けて保持値をインクリメント又はディク
リメントするレジスタ４１６と、前記レジスタ４１６の
値をアナログ値に変換するＤ／Ａ変換器４１５とで構成
されたＡ／Ｄ変換器である。
成を示す。図４は、Ａ／Ｄ変換の対象となる信号を受け
る入力端子４０１と、前記信号を保持する為のサンプル
＆ホールド回路４０２と、前記サンプル＆ホールド回路
４０２で保持された信号と後述するＤ／Ａ変換器４１５
の出力とを比較する比較器４１３と、前記比較器４１３
の出力を受ける制御回路４０６と、前記制御回路４０６
の出力信号を受けて保持値をインクリメント又はディク
リメントするレジスタ４１６と、前記レジスタ４１６の
値をアナログ値に変換するＤ／Ａ変換器４１５とで構成
されたＡ／Ｄ変換器である。
【００１０】従来の追従比較方式は、前回のＡ／Ｄ変換
結果を保持しておき、今回のＡ／Ｄ変換に利用する。
結果を保持しておき、今回のＡ／Ｄ変換に利用する。
【００１１】前回のＡ／Ｄ変換結果を保持したレジスタ
４１６の値をＤ／Ａ変換器４１５でアナログ信号に変換
し、このアナログ信号と当回のアナログ入力信号とを比
較器４１３で比較する。アナログ入力信号の方が大きけ
れば比較器４１３は“１”を出力する。逆にアナログ入
力信号の方が小さければ比較器４１３は“０”を出力す
る。制御回路４０６は、比較器４１３の出力が“１”な
らばレジスタ４１６の内容を１インクリメントする信号
を出力し、比較器１３の出力が“０”ならばレジスタ４
１６の内容を１ディクリメントする信号を出力する。レ
ジスタ４１６は、制御回路４０６の信号により、その内
容のインクリメント又はディクリメントを行う。
４１６の値をＤ／Ａ変換器４１５でアナログ信号に変換
し、このアナログ信号と当回のアナログ入力信号とを比
較器４１３で比較する。アナログ入力信号の方が大きけ
れば比較器４１３は“１”を出力する。逆にアナログ入
力信号の方が小さければ比較器４１３は“０”を出力す
る。制御回路４０６は、比較器４１３の出力が“１”な
らばレジスタ４１６の内容を１インクリメントする信号
を出力し、比較器１３の出力が“０”ならばレジスタ４
１６の内容を１ディクリメントする信号を出力する。レ
ジスタ４１６は、制御回路４０６の信号により、その内
容のインクリメント又はディクリメントを行う。
【００１２】以下、インクリメント又はディクリメント
したレジスタ４１６の値を使用し、再びアナログ入力信
号との比較を繰り返す。入力信号とＤ／Ａ変換器４１５
の出力信号が等しくなった時点のレジスタ４１６の値が
Ａ／Ｄ変換結果となる。
したレジスタ４１６の値を使用し、再びアナログ入力信
号との比較を繰り返す。入力信号とＤ／Ａ変換器４１５
の出力信号が等しくなった時点のレジスタ４１６の値が
Ａ／Ｄ変換結果となる。
【００１３】追従比較型Ａ／Ｄ変換器は、上記の通りに
動作するので、１回の変換時間はまちまちである。前回
の入力信号と当回の入力信号がほぼ等しければ、数回の
比較でＡ／Ｄ変換を終了することができる。逆に、前回
の入力信号と当回の入力信号がかけ離れていれば、かな
り多量の比較回数を必要とし、Ａ／Ｄ変換時間も長くな
る。変換精度ｎビットの場合、最大で、前回の入力信号
が０、今回の入力信号がフルスケールの場合には、１づ
つインクリメントしていくため、２n回の比較が必要と
なる。
動作するので、１回の変換時間はまちまちである。前回
の入力信号と当回の入力信号がほぼ等しければ、数回の
比較でＡ／Ｄ変換を終了することができる。逆に、前回
の入力信号と当回の入力信号がかけ離れていれば、かな
り多量の比較回数を必要とし、Ａ／Ｄ変換時間も長くな
る。変換精度ｎビットの場合、最大で、前回の入力信号
が０、今回の入力信号がフルスケールの場合には、１づ
つインクリメントしていくため、２n回の比較が必要と
なる。
【００１４】
【発明が解決しようとする課題】従来の、変動の少ない
アナログ信号の変換に用いられる追従比較型Ａ／Ｄ変換
器は、Ａ／Ｄ変換精度ｎビットとした時、最大で、２n
回の比較が必要となり、変換時間がかかりすぎるという
問題点を有している。
アナログ信号の変換に用いられる追従比較型Ａ／Ｄ変換
器は、Ａ／Ｄ変換精度ｎビットとした時、最大で、２n
回の比較が必要となり、変換時間がかかりすぎるという
問題点を有している。
【００１５】これに対し従来の逐次比較型Ａ／Ｄ変換器
は、変換時間は常に一定であり、Ａ／Ｄ変換精度ｎビッ
トとした時、アナログ入力信号が変化していなくても、
つねにｎ回の比較が必要となり、不必要に変換時間を要
しているという問題点を有している。
は、変換時間は常に一定であり、Ａ／Ｄ変換精度ｎビッ
トとした時、アナログ入力信号が変化していなくても、
つねにｎ回の比較が必要となり、不必要に変換時間を要
しているという問題点を有している。
【００１６】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、高速にＡ／Ｄ
変換を行うことのできるＡ／Ｄ変換器を実現することを
目的とする。
る問題点に鑑みてなされたものであって、高速にＡ／Ｄ
変換を行うことのできるＡ／Ｄ変換器を実現することを
目的とする。
【００１７】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、Ａ／Ｄ変換の対象となるアナログ信号が入力される
入力端子と、前記入力端子より入力されたアナログ信号
を保持するサンプル＆ホールド回路と、入力された複数
のデジタル信号をアナログ信号に変換することにより、
それぞれ異なる複数の基準電圧を発生する多基準電圧発
生回路と、前記サンプル＆ホールド回路で保持された信
号と、前記多基準電圧発生回路が発生する各基準電圧と
をそれぞれ比較する複数の比較器と、前記複数の比較器
に対応して設けられた複数の比較レジスタと、前記複数
の比較器の各比較結果に応じて各比較レジスタの複数ビ
ットの格納内容を決定し、かつ、各比較レジスタの格納
内容を前記多基準電圧発生回路に基準電圧に変換するた
めの複数のデジタル信号として出力する制御回路とを有
することを特徴とする。
は、Ａ／Ｄ変換の対象となるアナログ信号が入力される
入力端子と、前記入力端子より入力されたアナログ信号
を保持するサンプル＆ホールド回路と、入力された複数
のデジタル信号をアナログ信号に変換することにより、
それぞれ異なる複数の基準電圧を発生する多基準電圧発
生回路と、前記サンプル＆ホールド回路で保持された信
号と、前記多基準電圧発生回路が発生する各基準電圧と
をそれぞれ比較する複数の比較器と、前記複数の比較器
に対応して設けられた複数の比較レジスタと、前記複数
の比較器の各比較結果に応じて各比較レジスタの複数ビ
ットの格納内容を決定し、かつ、各比較レジスタの格納
内容を前記多基準電圧発生回路に基準電圧に変換するた
めの複数のデジタル信号として出力する制御回路とを有
することを特徴とする。
【００１８】この場合、制御装置は、変換動作開始時に
は各比較レジスタに対して前回のＡ／Ｄ変換結果の上位
の数ビットを設定し、以下の複数ビットについては格納
内容がそれぞれ異なるように設定してもよい。
は各比較レジスタに対して前回のＡ／Ｄ変換結果の上位
の数ビットを設定し、以下の複数ビットについては格納
内容がそれぞれ異なるように設定してもよい。
【００１９】本発明の他の形態によるＡ／Ｄ変換器は、
Ａ／Ｄ変換の対象となるアナログ信号が入力される入力
端子と、前記入力端子より入力されたアナログ信号を保
持するサンプル＆ホールド回路と、入力された複数のデ
ジタル信号をアナログ信号に変換することにより、それ
ぞれ異なる複数の基準電圧を発生する多基準電圧発生回
路と、前記サンプル＆ホールド回路で保持された信号
と、前記多基準電圧発生回路が発生する各基準電圧とを
それぞれ比較する複数の比較器と、前記複数の比較器に
対応して設けられた複数の比較レジスタと、Ａ／Ｄ変換
開始時における前記複数の比較レジスタの任意のビット
を固定する固定手段と、前記複数の比較器の各比較結果
に応じて各比較レジスタの複数ビットの格納内容を設定
し、かつ、各比較レジスタの格納内容を前記多基準電圧
発生回路に基準電圧に変換するための複数のデジタル信
号として出力する制御回路とを有することを特徴とす
る。
Ａ／Ｄ変換の対象となるアナログ信号が入力される入力
端子と、前記入力端子より入力されたアナログ信号を保
持するサンプル＆ホールド回路と、入力された複数のデ
ジタル信号をアナログ信号に変換することにより、それ
ぞれ異なる複数の基準電圧を発生する多基準電圧発生回
路と、前記サンプル＆ホールド回路で保持された信号
と、前記多基準電圧発生回路が発生する各基準電圧とを
それぞれ比較する複数の比較器と、前記複数の比較器に
対応して設けられた複数の比較レジスタと、Ａ／Ｄ変換
開始時における前記複数の比較レジスタの任意のビット
を固定する固定手段と、前記複数の比較器の各比較結果
に応じて各比較レジスタの複数ビットの格納内容を設定
し、かつ、各比較レジスタの格納内容を前記多基準電圧
発生回路に基準電圧に変換するための複数のデジタル信
号として出力する制御回路とを有することを特徴とす
る。
【００２０】
【作用】Ａ／Ｄ変換を行うための比較用基準電圧および
比較器が複数設けられているので、従来例のように１ビ
ットづつの比較を行うことなく、複数ビットを同時に比
較することができ、高速な変換がなされる。
比較器が複数設けられているので、従来例のように１ビ
ットづつの比較を行うことなく、複数ビットを同時に比
較することができ、高速な変換がなされる。
【００２１】また、複数の比較レジスタの内容は制御装
置や固定手段によって決定されるため、例えば、前回の
Ａ／Ｄ変換結果のうちの上位の数ビットを残し、下位の
複数ビットのみを変更することができ、変動の少ない、
アナログ信号については、さらに高速な変換が可能とな
る。
置や固定手段によって決定されるため、例えば、前回の
Ａ／Ｄ変換結果のうちの上位の数ビットを残し、下位の
複数ビットのみを変更することができ、変動の少ない、
アナログ信号については、さらに高速な変換が可能とな
る。
【００２２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２３】図１は本発明の一実施例の構成を示す図で
あり、以下に図１に従って説明する。ここでは、比較器
を３個用いた８ビットＡ／Ｄ変換器の例を示す。
あり、以下に図１に従って説明する。ここでは、比較器
を３個用いた８ビットＡ／Ｄ変換器の例を示す。
【００２４】回路は、アナログ入力端子１０１、アナロ
グ電圧を保持する為のサンプル＆ホールド回路１０２、
３個の比較器１０３〜１０５、多基準電圧発生回路１１
０、各比較器１０３〜１０５にそれぞれ対応して設けら
れた比較レジスタ１０７〜１０９、各比較レジスタ１０
７〜１０９の任意のビットの保持状態を設定する機能を
有するレジスタ１１１及び上記の各回路を制御する制御
回路１０６より構成される。
グ電圧を保持する為のサンプル＆ホールド回路１０２、
３個の比較器１０３〜１０５、多基準電圧発生回路１１
０、各比較器１０３〜１０５にそれぞれ対応して設けら
れた比較レジスタ１０７〜１０９、各比較レジスタ１０
７〜１０９の任意のビットの保持状態を設定する機能を
有するレジスタ１１１及び上記の各回路を制御する制御
回路１０６より構成される。
【００２５】比較レジスタ１０７〜１０９に格納される
デジタル値は、多基準電圧発生回路１１０で各比較レジ
スタ１０７〜１０９に対応するアナログ値に変換され
て、比較器１０３〜１０５にそれぞれ入力される。レジ
スタ１１１の内容は可変で自由に設定できる。この値を
調整することで、振幅の異なるアナログ入力端子１０１
より入力されたアナログ入力信号に対応することができ
る。振幅の小さなアナログ入力信号には、各比較レジス
タ１０７〜１０９の上位ビットをなるべく保持するよう
にすれば良く、振幅の大きなアナログ入力信号には、各
比較レジスタ１０７〜１０９の上位ビットをあまり保持
しないようにすれば良い。
デジタル値は、多基準電圧発生回路１１０で各比較レジ
スタ１０７〜１０９に対応するアナログ値に変換され
て、比較器１０３〜１０５にそれぞれ入力される。レジ
スタ１１１の内容は可変で自由に設定できる。この値を
調整することで、振幅の異なるアナログ入力端子１０１
より入力されたアナログ入力信号に対応することができ
る。振幅の小さなアナログ入力信号には、各比較レジス
タ１０７〜１０９の上位ビットをなるべく保持するよう
にすれば良く、振幅の大きなアナログ入力信号には、各
比較レジスタ１０７〜１０９の上位ビットをあまり保持
しないようにすれば良い。
【００２６】制御回路６はこれらの各比較レジスタ１０
７〜１０９の保持内容を多基準電圧発生回路１０変出力
する。多基準電圧発生回路１０は、Ｄ／Ａ変換機能を有
するもので、制御回路６より送られてきた複数のデジタ
ル値を同時にアナログ信号に変換して比較器１０３〜１
０５へ出力する。
７〜１０９の保持内容を多基準電圧発生回路１０変出力
する。多基準電圧発生回路１０は、Ｄ／Ａ変換機能を有
するもので、制御回路６より送られてきた複数のデジタ
ル値を同時にアナログ信号に変換して比較器１０３〜１
０５へ出力する。
【００２７】比較器１０３〜１０５のそれぞれは、サン
プル＆ホールド回路２の出力と多基準電圧発生回路１０
の出力を比較し、サンプル＆ホールド回路２の出力の方
が大きければ“１”を出力し、逆に多基準電圧発生回路
１０の出力の方が大きければ、“０”を出力する。
プル＆ホールド回路２の出力と多基準電圧発生回路１０
の出力を比較し、サンプル＆ホールド回路２の出力の方
が大きければ“１”を出力し、逆に多基準電圧発生回路
１０の出力の方が大きければ、“０”を出力する。
【００２８】Ａ／Ｄ変換のタイミングを制御する制御回
路６は、各比較器１０３〜１０５の出力を受けて該出力
の内容に応じて各比較レジスタ１０７〜１０９に保持さ
せる内容を決定して保持させ、続いて各比較レジスタ１
０７〜１０９の保持内容を読み出して多基準電圧発生回
路１０に出力する。
路６は、各比較器１０３〜１０５の出力を受けて該出力
の内容に応じて各比較レジスタ１０７〜１０９に保持さ
せる内容を決定して保持させ、続いて各比較レジスタ１
０７〜１０９の保持内容を読み出して多基準電圧発生回
路１０に出力する。
【００２９】次に、本実施例の具体的な変換動作につい
て説明する。
て説明する。
【００３０】前回のＡ／Ｄ変換結果を８ビット２進数で
“ｘｘｘｘｘｘｘｘ”とする。ここで、“ｘ”は、
“０”または“１”である。これらの値は、各比較レジ
スタ１０７〜１０９に格納されている。
“ｘｘｘｘｘｘｘｘ”とする。ここで、“ｘ”は、
“０”または“１”である。これらの値は、各比較レジ
スタ１０７〜１０９に格納されている。
【００３１】以下の説明では、レジスタ１１１に予め比
較レジスタ１０７〜１０９の上位４ビットを保持する信
号が入っているものとして説明する。
較レジスタ１０７〜１０９の上位４ビットを保持する信
号が入っているものとして説明する。
【００３２】今回のＡ／Ｄ変換が開始されると、アナロ
グ入力端子１０１より入力されたアナログ入力信号は、
サンプル＆ホールド回路１０２で保持される。制御回路
１０６は、比較レジスタ１０７に対してはレジスタ１１
１により設定された上位４ビット以外のビットをセット
する信号をに送るとともに、比較レジスタ１０９に対し
てはレジスタ１１１で設定された上位４ビット以外のビ
ットをリセットする信号を送る。これにより、各比較レ
ジスタ１０７〜１０９には表１に示す値が設定される。
グ入力端子１０１より入力されたアナログ入力信号は、
サンプル＆ホールド回路１０２で保持される。制御回路
１０６は、比較レジスタ１０７に対してはレジスタ１１
１により設定された上位４ビット以外のビットをセット
する信号をに送るとともに、比較レジスタ１０９に対し
てはレジスタ１１１で設定された上位４ビット以外のビ
ットをリセットする信号を送る。これにより、各比較レ
ジスタ１０７〜１０９には表１に示す値が設定される。
【００３３】
【表１】 ＭＳＢ：最上位ビット ＬＳＢ：最下位ビット 表１に示す値が制御回路１０６を通して多基準電圧発生
回路１１０でアナログ信号に変換され、各比較器１０３
〜１０５に入力される。
回路１１０でアナログ信号に変換され、各比較器１０３
〜１０５に入力される。
【００３４】１回目の比較は、入力信号が比較レジスタ
１０７と比較レジスタ１０９の値の間にあるかどうかを
確認することを目的としている。
１０７と比較レジスタ１０９の値の間にあるかどうかを
確認することを目的としている。
【００３５】仮に、アナログ入力信号が比較レジスタ１
０７と比較レジスタ１０８の値の間であるとすると、１
回目の比較では上記の値が各比較レジスタ１０７〜１０
９に設定されているため、各比較器１０３〜１０５の出
力内容は表２に示す様になる。
０７と比較レジスタ１０８の値の間であるとすると、１
回目の比較では上記の値が各比較レジスタ１０７〜１０
９に設定されているため、各比較器１０３〜１０５の出
力内容は表２に示す様になる。
【００３６】
【表２】 この時点で、Ａ／Ｄ変換対象となるサンプル＆ホールド
回路１０２で保持された入力信号は、比較レジスタ１０
７と比較レジスタ１０９の間の値であることがわかる。
従って、上位４ビットはこのまま“ｘｘｘｘ”で決定す
ることができるため、制御回路１０６は各比較レジスタ
１０７〜１０９に上位４ビットを決定する信号を送る。
回路１０２で保持された入力信号は、比較レジスタ１０
７と比較レジスタ１０９の間の値であることがわかる。
従って、上位４ビットはこのまま“ｘｘｘｘ”で決定す
ることができるため、制御回路１０６は各比較レジスタ
１０７〜１０９に上位４ビットを決定する信号を送る。
【００３７】逆に、アナログ入力信号が比較レジスタ１
０７と１０９の値の間にないとする。この時の比較器１
０３〜１０５の出力は表３に示すように全て“１”もし
くは全て“０”となる。
０７と１０９の値の間にないとする。この時の比較器１
０３〜１０５の出力は表３に示すように全て“１”もし
くは全て“０”となる。
【００３８】
【表３】 表３の値を制御回路６が受け取った場合、アナログ入力
信号が比較レジスタ１０７比較レジスタ１０９の値の間
にないことがわかる。従って、２回目の比較では、入力
信号が比較レジスタ１０７と比較レジスタ１０９の値の
間にないので、レジスタ１１１に保持されている各比較
レジスタ１０７〜１０９の上位ｎビットを無効とし、最
上位ビットから変換する必要があるため、制御回路１０
６は、各比較レジスタ１０７〜１０９に対して上位４ビ
ットを無効とする信号を送出する。
信号が比較レジスタ１０７比較レジスタ１０９の値の間
にないことがわかる。従って、２回目の比較では、入力
信号が比較レジスタ１０７と比較レジスタ１０９の値の
間にないので、レジスタ１１１に保持されている各比較
レジスタ１０７〜１０９の上位ｎビットを無効とし、最
上位ビットから変換する必要があるため、制御回路１０
６は、各比較レジスタ１０７〜１０９に対して上位４ビ
ットを無効とする信号を送出する。
【００３９】２回目の比較からは、最初の比較で決定さ
れたビットの次のビットから逐次比較方式の変換を行
う。ここでは、比較器が３個設けられているので、２ビ
ットづつ変換していくことができる。
れたビットの次のビットから逐次比較方式の変換を行
う。ここでは、比較器が３個設けられているので、２ビ
ットづつ変換していくことができる。
【００４０】制御回路１０６は、これまでの比較により
既に決定されたビットの次のビットから表４に示す値を
比較レジスタ１０７〜１０９へ出力し、それ以降のビッ
トは全てリセットするような信号を出力する。
既に決定されたビットの次のビットから表４に示す値を
比較レジスタ１０７〜１０９へ出力し、それ以降のビッ
トは全てリセットするような信号を出力する。
【００４１】
【表４】 例えば、アナログ入力信号が比較レジスタ１０７比較レ
ジスタ１０９の値の間にある場合には、２回目の比較時
に決定されているビットは上位４ビットである。また、
アナログ入力信号が比較レジスタ１０７と比較レジスタ
１０９の値の間にない場合には、２回目の比較時に決定
しているビットはないことになる。
ジスタ１０９の値の間にある場合には、２回目の比較時
に決定されているビットは上位４ビットである。また、
アナログ入力信号が比較レジスタ１０７と比較レジスタ
１０９の値の間にない場合には、２回目の比較時に決定
しているビットはないことになる。
【００４２】従って、アナログ入力信号が比較レジスタ
１０７比較レジスタ１０８の値の間であるとした場合に
は、それぞれの比較レジスタ１０７〜１０９の値は表５
に示すものとなる。
１０７比較レジスタ１０８の値の間であるとした場合に
は、それぞれの比較レジスタ１０７〜１０９の値は表５
に示すものとなる。
【００４３】
【表５】 制御回路１０６は、表５に示した値を受け取り、多基準
電圧発生回路１１０に出力する。多基準電圧発生回路１
１０は制御回路１０６より入力された値をアナログ信号
に変換し、各比較器１０３〜１０５に入力する。各比較
器１０３〜１０５は、アナログ入力信号と多基準電圧発
生回路１０で変換されたアナログ信号とを比較し、比較
結果を制御回路１０６に出力する。制御回路１０６は、
各比較器１０３〜１０５のそれぞれの出力に対応した値
を、これまでの比較で既に決定されているビットの次の
ビットから比較レジスタ１０７〜１０９へ出力する。制
御回路１０６の出力は表６の様になる。
電圧発生回路１１０に出力する。多基準電圧発生回路１
１０は制御回路１０６より入力された値をアナログ信号
に変換し、各比較器１０３〜１０５に入力する。各比較
器１０３〜１０５は、アナログ入力信号と多基準電圧発
生回路１０で変換されたアナログ信号とを比較し、比較
結果を制御回路１０６に出力する。制御回路１０６は、
各比較器１０３〜１０５のそれぞれの出力に対応した値
を、これまでの比較で既に決定されているビットの次の
ビットから比較レジスタ１０７〜１０９へ出力する。制
御回路１０６の出力は表６の様になる。
【００４４】
【表６】 (i) ：変換対象の入力信号が、比較レジスタ１０９の
値より小さい場合 (ii) ：変換対象の入力信号が、比較レジスタ１０９の
値より大きく、比較レジスタ１０８より小さい場合 (iii)：変換対象の入力信号が、比較器レジスタ１０８
の値より大きく、比較器レジスタ１０７より小さい場合 (iv) ：変換対象の入力信号が、比較器レジスタ１０７
の値より大きい場合 制御回路１０６からの出力を受け取った各比較レジスタ
１０７〜１０９は、既に決定されたビットの次のビット
から上記の値を代入することになる。つまり、この時点
で、変換対象の入力信号が比較レジスタ１０７と比較レ
ジスタ１０９の間の値である場合には、上位５ビット目
及び６ビット目が決定される。
値より小さい場合 (ii) ：変換対象の入力信号が、比較レジスタ１０９の
値より大きく、比較レジスタ１０８より小さい場合 (iii)：変換対象の入力信号が、比較器レジスタ１０８
の値より大きく、比較器レジスタ１０７より小さい場合 (iv) ：変換対象の入力信号が、比較器レジスタ１０７
の値より大きい場合 制御回路１０６からの出力を受け取った各比較レジスタ
１０７〜１０９は、既に決定されたビットの次のビット
から上記の値を代入することになる。つまり、この時点
で、変換対象の入力信号が比較レジスタ１０７と比較レ
ジスタ１０９の間の値である場合には、上位５ビット目
及び６ビット目が決定される。
【００４５】制御回路１０６は比較の対象とするビット
を決定すると同時に、既に決定されているビットの次の
ビットから比較の対象とするように、この場合では比較
レジスタ１０７〜１０９の上位７及び８ビット目に、表
４に示した値を出力する。
を決定すると同時に、既に決定されているビットの次の
ビットから比較の対象とするように、この場合では比較
レジスタ１０７〜１０９の上位７及び８ビット目に、表
４に示した値を出力する。
【００４６】以下、上記２回目の比較以降の動作を繰り
返し、最下位ビットの値が決定した時点でＡ／Ｄ変換が
終了する。
返し、最下位ビットの値が決定した時点でＡ／Ｄ変換が
終了する。
【００４７】次に、本発明の第２の実施例について図２
を参照して説明する。
を参照して説明する。
【００４８】第１の実施例では、比較レジスタ１０７〜
１０９の上位ｎビットを保持させる固定手段としてレジ
スタ１１１を設けたが、第２の実施例では、外部入力端
子２１２を設け、外部より任意に設定できるようにした
ものである。この他の構成は図１に示した第１の実施例
と同様であるため、図１と同じ番号を付して説明は省略
する。
１０９の上位ｎビットを保持させる固定手段としてレジ
スタ１１１を設けたが、第２の実施例では、外部入力端
子２１２を設け、外部より任意に設定できるようにした
ものである。この他の構成は図１に示した第１の実施例
と同様であるため、図１と同じ番号を付して説明は省略
する。
【００４９】本実施例においては、Ａ／Ｄ変換候補とな
るデジタル値の上位ｎビットを、前回の変換結果に関わ
らず、任意に設定できるため、変換する信号の種類に応
じた設定が可能となる。
るデジタル値の上位ｎビットを、前回の変換結果に関わ
らず、任意に設定できるため、変換する信号の種類に応
じた設定が可能となる。
【００５０】なお、以上説明した実施例では、レジスタ
１１１および外部入力端子２１２を設けるものとして説
明したが、この機能は制御回路１０６によっても当然実
現することができるものである。これらの固定手段を設
けることにより、制御手段に要求される機能を下げるこ
とができるが、制御回路１０６によってデジタル値の上
位ｎビットを設定するものとしても当然よい。
１１１および外部入力端子２１２を設けるものとして説
明したが、この機能は制御回路１０６によっても当然実
現することができるものである。これらの固定手段を設
けることにより、制御手段に要求される機能を下げるこ
とができるが、制御回路１０６によってデジタル値の上
位ｎビットを設定するものとしても当然よい。
【００５１】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００５２】比較器を複数設けたことにより、複数のビ
ットを同時に比較対象とすることができ、高速なＡ／Ｄ
変換を行うことができる効果がある。
ットを同時に比較対象とすることができ、高速なＡ／Ｄ
変換を行うことができる効果がある。
【００５３】また、各比較器の比較対象となる比較レジ
スタに格納された値が任意に設定可能であるため、前回
のＡ／Ｄ変換結果を上位の複数ビットに残すことが可能
であり、このように使用した場合には、振幅の小さい信
号についてはＡ／Ｄ変換をさらに高速に行うことができ
る効果がある。
スタに格納された値が任意に設定可能であるため、前回
のＡ／Ｄ変換結果を上位の複数ビットに残すことが可能
であり、このように使用した場合には、振幅の小さい信
号についてはＡ／Ｄ変換をさらに高速に行うことができ
る効果がある。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】従来の逐次比較型Ａ／Ｄ変換器の構成を示す図
である。
である。
【図４】従来の追従比較型Ａ／Ｄ変換器の構成を示す図
である。
である。
１０１ アナログ入力端子 １０２ サンプル＆ホールド回路 １０３ 比較器 １０４ 比較器 １０５ 比較器 １０６ 制御回路 １０７ 比較レジスタ １０８ 比較レジスタ １０９ 比較レジスタ １１０ 多基準電圧発生回路 １１１ アナログ入力端子 ２１２ 外部入力端子
Claims (3)
- 【請求項１】 Ａ／Ｄ変換器において、 Ａ／Ｄ変換の対象となるアナログ信号が入力される入力
端子と、 前記入力端子より入力されたアナログ信号を保持するサ
ンプル＆ホールド回路と、 入力された複数のデジタル信号をアナログ信号に変換す
ることにより、それぞれ異なる複数の基準電圧を発生す
る多基準電圧発生回路と、 前記サンプル＆ホールド回路で保持された信号と、前記
多基準電圧発生回路が発生する各基準電圧とをそれぞれ
比較する複数の比較器と、 前記複数の比較器に対応して設けられた複数の比較レジ
スタと、 前記複数の比較器の各比較結果に応じて各比較レジスタ
の複数ビットの格納内容を設定し、かつ、各比較レジス
タの格納内容を前記多基準電圧発生回路に基準電圧に変
換するための複数のデジタル信号として出力する制御回
路とを有することを特徴とするＡ／Ｄ変換器。 - 【請求項２】 請求項１記載のＡ／Ｄ変換器において、 制御装置は、変換動作開始時には各比較レジスタに対し
て前回のＡ／Ｄ変換結果の上位の数ビットを設定し、以
下の複数ビットについては格納内容がそれぞれ異なるよ
うに設定することを特徴とするＡ／Ｄ変換器。 - 【請求項３】 Ａ／Ｄ変換器において、 Ａ／Ｄ変換の対象となるアナログ信号が入力される入力
端子と、 前記入力端子より入力されたアナログ信号を保持するサ
ンプル＆ホールド回路と、 入力された複数のデジタル信号をアナログ信号に変換す
ることにより、それぞれ異なる複数の基準電圧を発生す
る多基準電圧発生回路と、 前記サンプル＆ホールド回路で保持された信号と、前記
多基準電圧発生回路が発生する各基準電圧とをそれぞれ
比較する複数の比較器と、 前記複数の比較器に対応して設けられた複数の比較レジ
スタと、 Ａ／Ｄ変換開始時における前記複数の比較レジスタの任
意のビットを固定する固定手段と、 前記複数の比較器の各比較結果に応じて各比較レジスタ
の複数ビットの格納内容を設定し、かつ、各比較レジス
タの格納内容を前記多基準電圧発生回路に基準電圧に変
換するための複数のデジタル信号として出力する制御回
路とを有することを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26864693A JPH07123003A (ja) | 1993-10-27 | 1993-10-27 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26864693A JPH07123003A (ja) | 1993-10-27 | 1993-10-27 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07123003A true JPH07123003A (ja) | 1995-05-12 |
Family
ID=17461446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26864693A Pending JPH07123003A (ja) | 1993-10-27 | 1993-10-27 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123003A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425149A (en) * | 1977-07-28 | 1979-02-24 | Toshiba Corp | Coding device |
| JPH0470124A (ja) * | 1990-07-10 | 1992-03-05 | Mitsubishi Electric Corp | アナログ―デイジタル変換方法及び変換器 |
| JPH04360419A (ja) * | 1991-06-07 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | Ａ／ｄコンバータ回路 |
-
1993
- 1993-10-27 JP JP26864693A patent/JPH07123003A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425149A (en) * | 1977-07-28 | 1979-02-24 | Toshiba Corp | Coding device |
| JPH0470124A (ja) * | 1990-07-10 | 1992-03-05 | Mitsubishi Electric Corp | アナログ―デイジタル変換方法及び変換器 |
| JPH04360419A (ja) * | 1991-06-07 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | Ａ／ｄコンバータ回路 |
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