JPH07123450A - ブロックアクセス機能付き時分割スイッチメモリ - Google Patents
ブロックアクセス機能付き時分割スイッチメモリInfo
- Publication number
- JPH07123450A JPH07123450A JP26531393A JP26531393A JPH07123450A JP H07123450 A JPH07123450 A JP H07123450A JP 26531393 A JP26531393 A JP 26531393A JP 26531393 A JP26531393 A JP 26531393A JP H07123450 A JPH07123450 A JP H07123450A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- time
- division switch
- data information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】時分割スイッチメモリに対してＡＤＤ・ＤＡＴ
のアクセスを行うときに待合わせ制御を不要とする。 【構成】制御信号発生回路１１はＣＬＫ１に同期してセ
ット信号を出力し、パルス発生回路１２はＣＮＴ，Ｓ
Ｔ，ＣＬＫ２，セット信号を入力してＣＮＴの回数だけ
ＲＤ・ＷＲを出力する。ＤＰＭ１３は書込み時にはパル
ス発生回路１２からのＲＤ，外部からのメモリ書込み用
ＡＤＤ・ＤＡＴ，ＷＲを入力して上記ＲＤに同期してＡ
ＤＤ・ＤＡＴを出力し、読出し時にはパルス発生回路１
２からのＷＲ，時分割スイッチメモリ１４からのＡＤＤ
・ＤＡＴ，外部からのＲＤを入力して上記ＷＲに同期し
てメモリ読出し用ＡＤＤ・ＤＡＴを出力する。時分割ス
イッチメモリ１４はＤＰＭ１３との間でパルス発生回路
１２から出力されるＲＤ，ＷＲに同期してＡＤＤ・ＤＡ
Ｔを入出力する。
のアクセスを行うときに待合わせ制御を不要とする。 【構成】制御信号発生回路１１はＣＬＫ１に同期してセ
ット信号を出力し、パルス発生回路１２はＣＮＴ，Ｓ
Ｔ，ＣＬＫ２，セット信号を入力してＣＮＴの回数だけ
ＲＤ・ＷＲを出力する。ＤＰＭ１３は書込み時にはパル
ス発生回路１２からのＲＤ，外部からのメモリ書込み用
ＡＤＤ・ＤＡＴ，ＷＲを入力して上記ＲＤに同期してＡ
ＤＤ・ＤＡＴを出力し、読出し時にはパルス発生回路１
２からのＷＲ，時分割スイッチメモリ１４からのＡＤＤ
・ＤＡＴ，外部からのＲＤを入力して上記ＷＲに同期し
てメモリ読出し用ＡＤＤ・ＤＡＴを出力する。時分割ス
イッチメモリ１４はＤＰＭ１３との間でパルス発生回路
１２から出力されるＲＤ，ＷＲに同期してＡＤＤ・ＤＡ
Ｔを入出力する。
Description
【０００１】
【産業上の利用分野】本発明は時分割スイッチメモリを
有するディジタル通信分野において、中央処理装置によ
り時分割スイッチメモリに対してアドレス・データ情報
を書き込む時に待合わせ制御を行う必要のないブロック
アクセス機能付き時分割スイッチメモリに関する。
有するディジタル通信分野において、中央処理装置によ
り時分割スイッチメモリに対してアドレス・データ情報
を書き込む時に待合わせ制御を行う必要のないブロック
アクセス機能付き時分割スイッチメモリに関する。
【０００２】
【従来の技術】従来の時分割スイッチメモリ書込み回路
においては、中央処理装置が１フレーム分のアドレス・
データ情報を時分割スイッチメモリに書き込み、ある時
間待ち合わせた後に、次のアドレス・データ情報を時分
割スイッチメモリに書き込む待合わせ制御を行ってい
た。
においては、中央処理装置が１フレーム分のアドレス・
データ情報を時分割スイッチメモリに書き込み、ある時
間待ち合わせた後に、次のアドレス・データ情報を時分
割スイッチメモリに書き込む待合わせ制御を行ってい
た。
【０００３】
【発明が解決しようとする課題】この従来の時分割スイ
ッチメモリ書込み回路においては、アドレス・データ情
報を時分割スイッチメモリに書き込む前に中央処理装置
が数アドレス分のデータを書き込むことが可能なバッフ
ァメモリを有していないので、中央処理装置が時分割ス
イッチメモリにアドレス・データ情報を書き込むときに
はバスがビジー状態となる。したがってこの間、他の制
御ができなくなるという問題点があった。
ッチメモリ書込み回路においては、アドレス・データ情
報を時分割スイッチメモリに書き込む前に中央処理装置
が数アドレス分のデータを書き込むことが可能なバッフ
ァメモリを有していないので、中央処理装置が時分割ス
イッチメモリにアドレス・データ情報を書き込むときに
はバスがビジー状態となる。したがってこの間、他の制
御ができなくなるという問題点があった。
【０００４】本発明の目的は、時分割スイッチメモリに
対してアドレス・データ情報のアクセスを行うときに制
御装置が待合わせ制御をする必要がないようにしたブロ
ックアクセス機能付き時分割スイッチメモリを提供する
ことにある。
対してアドレス・データ情報のアクセスを行うときに制
御装置が待合わせ制御をする必要がないようにしたブロ
ックアクセス機能付き時分割スイッチメモリを提供する
ことにある。
【０００５】
【課題を解決するための手段】本発明によれば、時分割
スイッチメモリに対してアドレス・データ情報のアクセ
スを行うとき少なくとも２アドレス分のデータをアクセ
スすることが可能な双方向アクセスメモリを備えること
を特徴とするブロックアクセス機能付き時分割スイッチ
メモリが得られる。
スイッチメモリに対してアドレス・データ情報のアクセ
スを行うとき少なくとも２アドレス分のデータをアクセ
スすることが可能な双方向アクセスメモリを備えること
を特徴とするブロックアクセス機能付き時分割スイッチ
メモリが得られる。
【０００６】また、外部から第１の周期のクロック信号
を入力しこのクロック信号に同期してセット信号を出力
する制御信号発生回路と、外部からＫビットのカウンタ
値と，スタート信号と，第２の周期のクロック信号およ
び前記制御信号発生回路からの前記セット信号を入力し
前記Ｋビットのカウンタ値の回数と同数の読出しおよび
書込み信号を出力するパルス発生回路と、書込み時には
前記パルス発生回路からの前記読出し信号と，外部から
の時分割スイッチメモリ書込み用のＮビットのアドレス
・データ情報および前記書込み信号を入力して前記読出
し信号に同期して前記アドレス・データ情報を出力する
とともに読出し時には前記パルス発生回路からの書込み
信号と，前記時分割スイッチメモリからのアドレス・デ
ータ情報および外部からの読出し信号とを入力し前記書
込み信号に同期して時分割スイッチメモリ読出し用のＮ
ビットのアドレス・データ情報を出力する前記双方向ア
クセスメモリと、この双方向アクセスメモリとの間で前
記パルス発生回路から出力される前記読出し信号と書込
み信号に同期してアドレス・データ情報を入出力する前
記時分割スイッチメモリとを備えることを特徴とするブ
ロックアクセス機能付き時分割スイッチメモリが得られ
る。
を入力しこのクロック信号に同期してセット信号を出力
する制御信号発生回路と、外部からＫビットのカウンタ
値と，スタート信号と，第２の周期のクロック信号およ
び前記制御信号発生回路からの前記セット信号を入力し
前記Ｋビットのカウンタ値の回数と同数の読出しおよび
書込み信号を出力するパルス発生回路と、書込み時には
前記パルス発生回路からの前記読出し信号と，外部から
の時分割スイッチメモリ書込み用のＮビットのアドレス
・データ情報および前記書込み信号を入力して前記読出
し信号に同期して前記アドレス・データ情報を出力する
とともに読出し時には前記パルス発生回路からの書込み
信号と，前記時分割スイッチメモリからのアドレス・デ
ータ情報および外部からの読出し信号とを入力し前記書
込み信号に同期して時分割スイッチメモリ読出し用のＮ
ビットのアドレス・データ情報を出力する前記双方向ア
クセスメモリと、この双方向アクセスメモリとの間で前
記パルス発生回路から出力される前記読出し信号と書込
み信号に同期してアドレス・データ情報を入出力する前
記時分割スイッチメモリとを備えることを特徴とするブ
ロックアクセス機能付き時分割スイッチメモリが得られ
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明のブロックアクセス機能付き
時分割スイッチメモリの一実施例を示すブロック図であ
る。
時分割スイッチメモリの一実施例を示すブロック図であ
る。
【０００９】図１を参照すると、本実施例のブロックア
クセス機能付き時分割スイッチメモリは、外部から第１
の周期Ｔ１のクロック信号（ＣＬＫ１）を入力しこのＣ
ＬＫ１に同期してセット信号（書込みセット信号（ＷＲ
−ＳＥＴ）および読出しセット信号（ＲＤ−ＳＥＴ））
を出力する制御信号発生回路１１と、外部からＫビット
のカウンタ値（ＣＮＴ）と，スタート信号（ＳＴ）と，
第２の周期Ｔ２のクロック信号（ＣＬＫ２）および制御
信号発生回路１１からの上記セット信号を入力してＫビ
ットのＣＮＴの回数だけ読出し信号（ＲＤ）および書込
み信号（ＷＲ）を出力するパルス発生回路１２と、書込
み時にはパルス発生回路１２からのＲＤと，外部からの
時分割スイッチメモリ書込み用のＮビットのアドレス・
データ情報（ＡＤＤ・ＤＡＴ）およびＷＲを入力してパ
ルス発生回路１２からのＲＤに同期してＡＤＤ・ＤＡＴ
を出力するとともに読出し時にはパルス発生回路１２か
らのＷＲと，時分割スイッチメモリ１４からのＡＤＤ・
ＤＡＴおよび外部からのＲＤとを入力してパルス発生回
路１２からのＷＲに同期して時分割スイッチメモリ読出
し用のＮビットのＡＤＤ・ＤＡＴを出力するバッファメ
モリ（双方向アクセスメモリ：ＤＰＭ）１３と、このバ
ッファメモリ１３との間でパルス発生回路１２から出力
されるＲＤおよびＷＲに同期してＡＤＤ・ＤＡＴを入出
力する時分割スイッチメモリ１４とを備えている。
クセス機能付き時分割スイッチメモリは、外部から第１
の周期Ｔ１のクロック信号（ＣＬＫ１）を入力しこのＣ
ＬＫ１に同期してセット信号（書込みセット信号（ＷＲ
−ＳＥＴ）および読出しセット信号（ＲＤ−ＳＥＴ））
を出力する制御信号発生回路１１と、外部からＫビット
のカウンタ値（ＣＮＴ）と，スタート信号（ＳＴ）と，
第２の周期Ｔ２のクロック信号（ＣＬＫ２）および制御
信号発生回路１１からの上記セット信号を入力してＫビ
ットのＣＮＴの回数だけ読出し信号（ＲＤ）および書込
み信号（ＷＲ）を出力するパルス発生回路１２と、書込
み時にはパルス発生回路１２からのＲＤと，外部からの
時分割スイッチメモリ書込み用のＮビットのアドレス・
データ情報（ＡＤＤ・ＤＡＴ）およびＷＲを入力してパ
ルス発生回路１２からのＲＤに同期してＡＤＤ・ＤＡＴ
を出力するとともに読出し時にはパルス発生回路１２か
らのＷＲと，時分割スイッチメモリ１４からのＡＤＤ・
ＤＡＴおよび外部からのＲＤとを入力してパルス発生回
路１２からのＷＲに同期して時分割スイッチメモリ読出
し用のＮビットのＡＤＤ・ＤＡＴを出力するバッファメ
モリ（双方向アクセスメモリ：ＤＰＭ）１３と、このバ
ッファメモリ１３との間でパルス発生回路１２から出力
されるＲＤおよびＷＲに同期してＡＤＤ・ＤＡＴを入出
力する時分割スイッチメモリ１４とを備えている。
【００１０】続いて図２を併用して本実施例の動作につ
いて説明する。
いて説明する。
【００１１】図２は図１の動作を示すタイミング図であ
り、ａはＡＤＤ・ＤＡＴ、ｂはＤＰＭ１３のＲＤ，ＷＲ
および周期Ｔ１のＣＬＫ１、ｃはパルス発生回路１２内
のＣＮＴのセット信号、ｄはパルス発生回路１２内のＳ
Ｔ、ｅは周期Ｔ２のＣＬＫ２、ｆはパルス発生回路１２
の出力（ＤＰＭ１３のＲＤ，ＷＲ）、ｇはＤＰＭ１３か
ら読み出されるＡＤＤ・ＤＡＴをそれぞれ表す。
り、ａはＡＤＤ・ＤＡＴ、ｂはＤＰＭ１３のＲＤ，ＷＲ
および周期Ｔ１のＣＬＫ１、ｃはパルス発生回路１２内
のＣＮＴのセット信号、ｄはパルス発生回路１２内のＳ
Ｔ、ｅは周期Ｔ２のＣＬＫ２、ｆはパルス発生回路１２
の出力（ＤＰＭ１３のＲＤ，ＷＲ）、ｇはＤＰＭ１３か
ら読み出されるＡＤＤ・ＤＡＴをそれぞれ表す。
【００１２】外部から周期Ｔ１のＣＬＫ１を制御信号発
生回路１１に入力すると、制御信号発生回路１１はこの
ＣＬＫ１に同期してセット信号（ＷＲ−ＳＥＴ，ＲＤ−
ＳＥＴ）を出力する。
生回路１１に入力すると、制御信号発生回路１１はこの
ＣＬＫ１に同期してセット信号（ＷＲ−ＳＥＴ，ＲＤ−
ＳＥＴ）を出力する。
【００１３】次に、外部からＫビットのＣＮＴ，ＳＴお
よび周期Ｔ２のＣＬＫ２と、制御信号発生回路１１から
セット信号（図２のｃ）とをパルス発生回路１２に入力
すると、パルス発生回路１２は入力されたＣＮＴの回数
だけＲＤ・ＷＲ（図２のｆ）を出力する。
よび周期Ｔ２のＣＬＫ２と、制御信号発生回路１１から
セット信号（図２のｃ）とをパルス発生回路１２に入力
すると、パルス発生回路１２は入力されたＣＮＴの回数
だけＲＤ・ＷＲ（図２のｆ）を出力する。
【００１４】ブロック書込み時には、パルス発生回路１
２からＲＤ（図２のｆ）と外部からの時分割スイッチメ
モリ書込み用のＮビットのＡＤＤ・ＤＡＴ（図２のａ）
とＷＲ（図２のｂ）をＤＰＭ１３に入力し、ＲＤ（図２
のｆ）に同期してＡＤＤ・ＤＡＴ（図２のｇ）を出力す
る。
２からＲＤ（図２のｆ）と外部からの時分割スイッチメ
モリ書込み用のＮビットのＡＤＤ・ＤＡＴ（図２のａ）
とＷＲ（図２のｂ）をＤＰＭ１３に入力し、ＲＤ（図２
のｆ）に同期してＡＤＤ・ＤＡＴ（図２のｇ）を出力す
る。
【００１５】次いで、ＤＰＭ１３から出力されるＡＤＤ
・ＤＡＴ（図２のｇ）がＷＲ（図２のｆ）により時分割
スイッチメモリ１４に書き込まれる。
・ＤＡＴ（図２のｇ）がＷＲ（図２のｆ）により時分割
スイッチメモリ１４に書き込まれる。
【００１６】ブロック読出し時には、パルス発生回路１
２からＲＤ（図２のｆ）を時分割スイッチメモリ１４に
入力すると、時分割スイッチメモリ１４はＲＤ（図２の
ｆ）に同期してＡＤＤ・ＤＡＴ（図２のｇ）を出力す
る。
２からＲＤ（図２のｆ）を時分割スイッチメモリ１４に
入力すると、時分割スイッチメモリ１４はＲＤ（図２の
ｆ）に同期してＡＤＤ・ＤＡＴ（図２のｇ）を出力す
る。
【００１７】次いでパルス発生回路１２からＷＲ（図２
のｆ）と、時分割スイッチメモリ１４からＡＤＤ・ＤＡ
Ｔ（図２のｇ）と、外部からＲＤ（図２のｂ）をＤＰＭ
１３に入力すると、ＤＰＭ１３はＲＤ（図２のｂ）に同
期して時分割スイッチメモリ読出し用のＮビットのＡＤ
Ｄ・ＤＡＴを出力する。
のｆ）と、時分割スイッチメモリ１４からＡＤＤ・ＤＡ
Ｔ（図２のｇ）と、外部からＲＤ（図２のｂ）をＤＰＭ
１３に入力すると、ＤＰＭ１３はＲＤ（図２のｂ）に同
期して時分割スイッチメモリ読出し用のＮビットのＡＤ
Ｄ・ＤＡＴを出力する。
【００１８】
【発明の効果】以上説明したように本発明は、時分割ス
イッチメモリを有する回路構成となっている装置におい
て、時分割スイッチメモリに対してアドレス・データ情
報のアクセスを行うときに、少なくとも２アドレス分
（数アドレス分）のデータをアクセスすることが可能な
双方向アクセスメモリを備えることにより、中央処理装
置が時分割スイッチメモリの駆動クロックを意識するこ
となく、大容量のアドレス・データ情報を時分割スイッ
チメモリに連続的にアクセスすることができるという効
果を有する。
イッチメモリを有する回路構成となっている装置におい
て、時分割スイッチメモリに対してアドレス・データ情
報のアクセスを行うときに、少なくとも２アドレス分
（数アドレス分）のデータをアクセスすることが可能な
双方向アクセスメモリを備えることにより、中央処理装
置が時分割スイッチメモリの駆動クロックを意識するこ
となく、大容量のアドレス・データ情報を時分割スイッ
チメモリに連続的にアクセスすることができるという効
果を有する。
【図１】本発明のブロックアクセス機能付き時分割スイ
ッチメモリの一実施例を示すブロック図である。
ッチメモリの一実施例を示すブロック図である。
【図２】図１の動作を示すタイミング図である。
１１ 制御信号発生回路 １２ パルス発生回路 １３ バッファメモリ（ＤＰＭ） １４ 時分割スイッチメモリ ＡＤＤ・ＤＡＴ アドレス・データ情報 ＣＬＫ１，ＣＬＫ２ 周期Ｔ１，Ｔ２のクロック信号 ＣＮＴ カウンタ値 ＲＤ 読出し信号 ＲＤ−ＳＥＴ 読出しセット信号 ＳＴ スタート信号 ＷＲ 書込み信号 ＷＲ−ＳＥＴ 書込みセット信号
Claims (2)
- 【請求項１】 時分割スイッチメモリに対してアドレス
・データ情報のアクセスを行うとき少なくとも２アドレ
ス分のデータをアクセスすることが可能な双方向アクセ
スメモリを備えることを特徴とするブロックアクセス機
能付き時分割スイッチメモリ。 - 【請求項２】 外部から第１の周期のクロック信号を入
力しこのクロック信号に同期してセット信号を出力する
制御信号発生回路と、外部からＫビットのカウンタ値
と，スタート信号と，第２の周期のクロック信号および
前記制御信号発生回路からの前記セット信号を入力し前
記Ｋビットのカウンタ値の回数と同数の読出しおよび書
込み信号を出力するパルス発生回路と、書込み時には前
記パルス発生回路からの前記読出し信号と，外部からの
時分割スイッチメモリ書込み用のＮビットのアドレス・
データ情報および前記書込み信号を入力して前記読出し
信号に同期して前記アドレス・データ情報を出力すると
ともに読出し時には前記パルス発生回路からの書込み信
号と，前記時分割スイッチメモリからのアドレス・デー
タ情報および外部からの読出し信号とを入力し前記書込
み信号に同期して時分割スイッチメモリ読出し用のＮビ
ットのアドレス・データ情報を出力する前記双方向アク
セスメモリと、この双方向アクセスメモリとの間で前記
パルス発生回路から出力される前記読出し信号と書込み
信号に同期してアドレス・データ情報を入出力する前記
時分割スイッチメモリとを備えることを特徴とする請求
項１記載のブロックアクセス機能付き時分割スイッチメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26531393A JPH07123450A (ja) | 1993-10-25 | 1993-10-25 | ブロックアクセス機能付き時分割スイッチメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26531393A JPH07123450A (ja) | 1993-10-25 | 1993-10-25 | ブロックアクセス機能付き時分割スイッチメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07123450A true JPH07123450A (ja) | 1995-05-12 |
Family
ID=17415468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26531393A Pending JPH07123450A (ja) | 1993-10-25 | 1993-10-25 | ブロックアクセス機能付き時分割スイッチメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123450A (ja) |
-
1993
- 1993-10-25 JP JP26531393A patent/JPH07123450A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4615494B2 (ja) | ダイナミック・ランダム・アクセス・メモリ・システム | |
| JP3979716B2 (ja) | クロック同期型メモリ装置及びそのスケジューラ回路 | |
| JPS61237289A (ja) | パイプライン方式メモリ・システム | |
| JP2002025254A (ja) | 半導体メモリ | |
| JP2000040367A (ja) | 集積メモリ | |
| JPH11176164A (ja) | 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置 | |
| JP2002216479A (ja) | クワッドデータレートシンクロナス半導体メモリ装置の駆動方法及び駆動回路 | |
| JPH0955089A (ja) | 半導体メモリ | |
| JPS5848293A (ja) | メモリのリフレツシユ装置 | |
| JPH07123450A (ja) | ブロックアクセス機能付き時分割スイッチメモリ | |
| KR100282519B1 (ko) | 플래시 메모리의 데이터 리드속도 향상회로 | |
| JPS6146916B2 (ja) | ||
| JP2007200555A (ja) | クロック同期型メモリ装置及びそのスケジューラ回路 | |
| JPH10340596A (ja) | データ記憶装置および半導体記憶装置 | |
| JPH081745B2 (ja) | シリアルアクセスメモリ | |
| JPH04106793A (ja) | メモリインタフェース回路 | |
| JP3013011B2 (ja) | バッファ回路 | |
| JP3036112B2 (ja) | 多画面表示装置 | |
| JPH06103026A (ja) | メモリシステム | |
| JP2776455B2 (ja) | 多入出力ファイル装置の制御方式 | |
| JP2002091823A (ja) | 画像表示装置に使用されるメモリ制御装置 | |
| JPH0340057A (ja) | データ転送装置 | |
| JPS61246848A (ja) | 動作履歴記憶回路 | |
| JPH0198083A (ja) | フレーム・バッファ並列処理制御回路 | |
| JPH0277934A (ja) | ラインバッファメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010327 |