JPH0712942Y2 - Ｉｃ試験装置 - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案は、IC試験装置に関する。

「従来の技術」 IC試験装置においては、第３図に示すように、信号形成
回路11においてタイミング信号TMにより試験パターンの
一種である印加パターンIPに応じた論理レベルの試験信
号が形成され、その試験信号やドライバ12においてECL
レベルやTTLレベルなどの信号電圧に変換されて制御レ
ジスタ44により試験時にはオンにされるリレースイッチ
13を通じてIC1の端子（ピン）1cに供給されるととも
に、このように試験信号が供給されることによってIC1
の端子1cに得られたIC出力電圧Voがリレースイッチ13を
通じてコンパレータ15に供給されて基準電圧Vrと比較さ
れることによりコンパレータ15から論理レベルの信号が
得られ、その信号がラッチ回路16においてストローブ信
号STによりラッチされたのち論理比較回路17に供給され
て試験パターンの一種である期待値パターンEPと論理比
較され、論理比較回路17の出力によってIC1の良否が判
定される。端子1cは、IC1の電源端子1aと接地端子1eを
除いた端子を総称したものである。

このようなIC試験装置において、IC1内においてIC1の電
源端子1aと接地端子1eとの間に流れる電流、すなわちIC
1の電源電流Idを測定するには、図示するように電源２
とIC1の電源端子1aとの間に接続された抵抗21に流れる
電流Iaを計測する。この場合、IC1の端子1cからリレー
スイッチ13を通じてコンパレータ15に流れる電流Ibが電
源電流Idに比べて無視できる程度に小さければ、電流Ia
は実質的に電源電流Idと等しくなり、電源電流Idを正確
に測定できるが、電流Ibが電源電流Idに対して無視でき
ない程度に大きいと、電源電流Idを正確に測定できな
い。

そこで、従来においては、第４図に示すように、コンパ
レータ15をバイポーラトランジスタによって構成すると
ともに、パイポーラトランジスタは入力インピーダンス
が10kΩ程度と低いことから、電源電流Idの測定時には
制御レジスタ44の内容を変更してリレースイッチ13をオ
フにするものや、第５図に示すように、コンパレータ15
をバイポーラトランジスタによって構成し、電源電流Id
の測定時にも制御レジスタ44の内容を変えずにリレース
イッチ13をオンにするとともに、コンパレータ15の入力
側にFET（電界効果トランジスタ）によって構成された
増幅回路14を設けたものが考えられている。

第４図の装置においては、電源電流Idの測定時、リレー
スイッチ13がオフにされるので、上記の電流Ibはゼロに
なり、電流Iaが電源電流Idと等しくなって、電源電流Id
を正確に測定できる。また、第５図の装置においては、
FETの入力インピーダンスが10MΩ程度と高いことから、
電源電流Idの測定時、上記の電流Ibは電源電流Idに比べ
て無視できる程度に小さくなり、電流Iaが実質的に電源
電流Idと等しくなって、電源電流Idを正確に測定でき
る。

「考案が解決しようとする課題」 しかしながら、第４図に示した従来のIC試験装置におい
ては、バイポーラトランジスタによって構成されたコン
パレータ15の入力側にFETによって構成された増幅回路
が設けられないので、通常の試験時、高速の動作を合わ
せることができるが、電源電流Idの測定時、リレースイ
ッチ13をオンからオフに切り替え、測定後にはオフから
オンに切り替えなければならず、それぞれの切り替えに
数ミリ秒ないし数10ミリ秒の時間が必要になるので、全
体として電源電流Idの測定に長い時間がかかり、その長
い時間、通常の試験を行うことができない不都合があ
る。

また、第５図に示した従来のIC試験装置においては、電
源電流Idの測定時、リレースイッチ13を切り替えないの
で、全体として電源電流Idの測定に要する時間が短くな
り、その短い時間、通常の試験を行うことができないだ
けになるが、バイポーラトランジスタによって構成され
たコンパレータ15の入力側にFETによって構成された増
幅回路14が設けられるので、通常の試験時、高速の動作
を行わせることができないとともに、試験回路部の規模
が大きくなり、価格が高くなる不都合がある。

そこで、この考案は、IC電源電流の測定機能を有するIC
試験装置において、通常の試験時、高速の動作を行わせ
ることができるとともに、IC電源電流の測定に要する時
間を短くすることができ、しかも試験回路部の規模が小
さくなり、価格が安くなるようにしたものである。

「課題を解決するための手段」 この考案においては、それぞれICの端子に得られるIC出
力電圧を基準電圧と比較する複数のコンパレータとし
て、それぞれバイポーラトランジスタによって構成され
たパワーダウン（Power Down）機能を有するコンパレー
タを設け、IC電源電流の測定時、共通のパワーダウン制
御部からの同一のパワーダウン制御信号によって、少な
くともIC電源電流測定期間内において上記複数のコンパ
レータをそれぞれパワーダウンモードにする。

「作用」 上記のように構成された、この考案のIC試験装置におい
ては、コンパレータがバイポーラトランジスタによって
構成され、かつそのコンパレータの入力側にFETによっ
て構成された増幅回路が設けられないので、通常の試験
時、高速の動作を行わせることができるとともに、IC電
源電流の測定時には、コンパレータがパワーダウンモー
ドにされてコンパレータの入力インピーダンスが高くな
り、ICの端子とコンパレータとの間に接続されたリレー
スイッチをオンからオフに切り替えなくても、ICの端子
からコンパレータに流れる電流がIC電源電流に比べて無
視できる程度に小さくなり、IC電源電流を正確に測定で
きるので、IC電源電流の測定に要する時間を短くするこ
とができる。

「実施例」 第１図は、この考案のIC試験装置の一例である。

試験するIC1の電源端子1aと接地端子1eを除いた端子1c
に対して、それぞれ、タイミング信号TMにより印加パタ
ーンIPに応じた論理レベルの試験信号を形成する信号形
成回路11、その試験信号をECLレベルやTTLレベルなどの
所定レベルの信号電圧に変換するドライバ12、その信号
電圧のIC1の端子1cへの通路に介挿され、制御レジスタ4
4によって制御されるリレースイッチ13、IC1の端子1cに
得られたIC出力電圧Voを基準電圧Vrと比較して論理レベ
ルの信号を得る、バイポーラトランジスタによって構成
されたパワーダウン機能を有するコンパレータ31、その
コンパレータ31の出力信号Soをストローブ信号STによっ
てラッチするラッチ回路16、およびそのラッチされた信
号を期待値パターンEPと論理比較する論理比較回路17か
らなる試験回路部10が設けられる。

コンパレータ31は、上述したようにバイポーラトランジ
スタによって構成されたパワーダウン機能を有するもの
で、具体的には、それぞれバイポーラトランジスタであ
るトランジスタ32〜35と定電流源36を有し、トランジス
タ32,33のエミッタが共通接続されて、その接続点にト
ランジスタ34のコレクタが接続され、トランジスタ34,3
5のエミッタが共通接続されて、その接続点に定電流源3
6が接続され、トランジスタ32のベースにIC出力電圧Vo
が供給され、トランジスタ33のベースに基準電圧Vrが供
給され、後述するようにトランジスタ35のベースにパワ
ーダウン制御信号PDCが供給される。したがって、パワ
ーダウン制御信号PDCが低レベルになるときには、トラ
ンジスタ35がオフになり、トランジスタ34がオンになっ
て、コンパレータ31は通常の比較動作をするが、パワー
ダウン制御信号PDCが高レベルになると、トランジスタ3
5がオンになり、トランジスタ34がオフになって、コン
パレータ31はパワーダウンモードになる。そして、コン
パレータ31は、バイポーラトランジスタによって構成さ
れたものではあるが、パワーダウンモードにおいては入
力インピーダンスが十分高くなる。

電源２とIC1の電源端子1aとの間には抵抗21が接続さ
れ、その抵抗21の一端および他端に得られる電圧が差動
増幅回路22に供給されて差動増幅回路22から抵抗21に流
れる電流Iaに比例した電圧が得られ、その電圧がA/Dコ
ンバータ23に供給されて後述するように測定制御信号AD
CによってA/D変換される。抵抗21、差動増幅回路22およ
びA/Dコンバータ23は、電源電流測定部20を構成する。

そして、シーケンス制御部41によってパワーダウン制御
部42および測定制御部43から、それぞれパワーダウン制
御信号PDCおよび測定制御信号ADCが得られ、そのパワー
ダウン制御信号PDCがIC1の端子1cに対する、それぞれの
試験回路部10のコンパレータ31のトランジスタ35のベー
スに供給され、その測定制御信号ADCが電源電流測定部2
0のA/Dコンバータ23に供給される。パワーダウン制御信
号PDCおよび測定制御信号ADCは、第２図に示すように、
パワーダウン制御信号PDCが高レベルになる期間Tp内に
おいて測定制御信号ADCが高レベルになるように、すな
わち少なくとも測定制御信号ADCが高レベルになる期間T
aにおいてはパワーダウン制御信号PDCが高レベルになる
ようにされる。具体的に、パワーダウン制御部42および
測定制御部43として、それぞれ１ビット構成の制御レジ
スタを設け、これにシーケンス制御部41から、それぞれ
１ビットの制御命令が書き込まれるようにすることがで
きる。

第２図の時点tx以前においては、リレースイッチ13がオ
ンにされてIC1の端子1cに得られたIC出力電圧Voがリレ
ースイッチ13を通じてコンパレータ31に供給され、パワ
ーダウン制御部42からのパワーダウン制御信号PDCが低
レベルにされて上述したようにコンパレータ31が通常の
比較動作をし、コンパレータ31の出力信号SoとしてIC出
力電圧Voが基準電圧Vrより高いか基準電圧Vr以下である
かに応じて論理レベルの変化するものが得られるととも
に、コンパレータ31がパワーダウンモードではなくコン
パレータ31の入力インピーダンスが低いので、IC1の端
子1cからリレースイッチ13を通じてコンパレータ31に流
れる電流Ibは電源電流Idに対して無視できない程度の大
きさになる。

時点txから時点tyまでの期間Tpにおいては、制御レジス
タ44の内容は変えられずにリレースイッチ13がオンのま
まにされ、したがってIC出力電圧Voはリレースイッチ13
を通じてコンパレータ31に供給されるが、パワーダウン
制御部42からのパワーダウン制御信号PDCが高レベルに
されて上述したようにコンパレータ31がパワーダウンモ
ードになり、コンパレータ31の出力信号Soが不定になる
とともに、コンパレータ31がパワーダウンモードになる
ことによって上述したようにコンパレータ31の入力イン
ピーダンスが高くなるので、IC1の端子1cからリレース
イッチ13を通じてコンパレータ31に流れる電流Ibが電源
電流Idに比べて無視できる程度に小さくなり、抵抗21に
流れる電流Iaが実質的に電源電流Idと等しくなって、電
源電流Idを正確に測定できる状態になり、この期間Tp内
の期間Taにおいて、測定制御部43からの測定制御信号AD
Cが高レベルにされてA/Dコンバータ23において差動増幅
回路22の出力電圧がA/D変換される。

したがって、電源電流Idを正確に測定できるとともに、
このようにリレースイッチ13をオンからオフに切り替え
なくても電源電流Idを正確に測定できるので、電流電源
Idの測定に要する時間、すなわち期間Tpを短くすること
ができる。しかも、コンパレータ31はバイポーラトラン
ジスタによって構成され、かつコンパレータ31の入力側
にFETによって構成された増幅回路が設けられないの
で、通常の試験時、高速の動作を行わせることができる
とともに、試験回路部10の規模が小さくなり、価格が安
くなる。

「考案の効果」 上述したように、この考案によれば、通常の試験時、高
速の動作を行わせることができるとともに、IC電源電流
の測定に要する時間を短くすることができ、しかも試験
回路部の規模が小さくなり、価格が安くなる。

【図面の簡単な説明】

第１図は、この考案のIC試験装置の一例を示す接続図、
第２図は、その動作の説明に供するタイムチャート、第
３図は、IC試験装置においてIC電源電流を測定する場合
の説明のための接続図、第４図および第５図は、それぞ
れ従来のIC試験装置の一例を示す接続図である。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】それぞれICの端子に得られるIC出力電圧を
   基準電圧と比較する複数のコンパレータとして、それぞ
   れバイポーラトランジスタによって構成されたパワーダ
   ウン機能を有するコンパレータが設けられ、 IC電源電流の測定時、共通のパワーダウン制御部からの
   同一のパワーダウン制御信号によって、少なくともIC電
   源電流測定期間内において上記複数のコンパレータがそ
   れぞれパワーダウンモードにされる、 IC試験装置。