JPH07130657A - 化合物半導体の成長方法 - Google Patents
化合物半導体の成長方法Info
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- JPH07130657A JPH07130657A JP30235993A JP30235993A JPH07130657A JP H07130657 A JPH07130657 A JP H07130657A JP 30235993 A JP30235993 A JP 30235993A JP 30235993 A JP30235993 A JP 30235993A JP H07130657 A JPH07130657 A JP H07130657A
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- compound semiconductor
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- iii
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Abstract
(57)【要約】
【構成】 (100) 面を表面としたＳｉ基板を水素ガス中
で 900℃以上の温度で熱処理する第１工程と、該基板表
面に 450℃以下の温度で III−Ｖ族化合物半導体を50nm
以下の厚さにエピタキシャル成長する第２工程と、該第
２工程で成長したIII −Ｖ族化合物半導体を 700〜800
℃の温度で熱処理する第３工程と、その表面にＩｎＧａ
Ａｓを10〜200nm の厚さにエピタキシャル成長する第４
工程と、該ＩｎＧａＡｓの表面に III−Ｖ族化合物半導
体からなるバッファ層をエピタキシャル成長する第５工
程と、該バッファ層上にデバイス作成用の層をエピタキ
シャル成長する第６工程とからなる化合物半導体の成長
方法。 【効果】 本発明によれば化合物半導体の成長において
表面の平坦なバッファ層の成長が可能となるので該バッ
ファ層上に積層するデバイス作成用の層の表面平坦性が
良好となり優れた特性の高速電子デバイスが得られる効
果がある。
で 900℃以上の温度で熱処理する第１工程と、該基板表
面に 450℃以下の温度で III−Ｖ族化合物半導体を50nm
以下の厚さにエピタキシャル成長する第２工程と、該第
２工程で成長したIII −Ｖ族化合物半導体を 700〜800
℃の温度で熱処理する第３工程と、その表面にＩｎＧａ
Ａｓを10〜200nm の厚さにエピタキシャル成長する第４
工程と、該ＩｎＧａＡｓの表面に III−Ｖ族化合物半導
体からなるバッファ層をエピタキシャル成長する第５工
程と、該バッファ層上にデバイス作成用の層をエピタキ
シャル成長する第６工程とからなる化合物半導体の成長
方法。 【効果】 本発明によれば化合物半導体の成長において
表面の平坦なバッファ層の成長が可能となるので該バッ
ファ層上に積層するデバイス作成用の層の表面平坦性が
良好となり優れた特性の高速電子デバイスが得られる効
果がある。
Description
【０００１】
【産業上の利用分野】本発明はＳｉ基板上にＧａＡｓ等
の III−Ｖ族化合物半導体をエピタキシャル成長させる
化合物半導体の成長方法に関するものである。
の III−Ｖ族化合物半導体をエピタキシャル成長させる
化合物半導体の成長方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓ等の III−Ｖ族化合物半導体
は、Ｓｉ半導体に比較して電子の移動度が大きいため高
速電子デバイスの材料として優れている。しかしデバイ
ス作成にもちいる基板としてはＳｉの方がＧａＡｓに比
較して安価で、大口径のものが入手可能である。このた
め両者の利点をいかしてＳｉ基板上にＧａＡｓ等の III
−Ｖ族化合物半導体をエピタキシャル成長する方法が研
究開発されている。
は、Ｓｉ半導体に比較して電子の移動度が大きいため高
速電子デバイスの材料として優れている。しかしデバイ
ス作成にもちいる基板としてはＳｉの方がＧａＡｓに比
較して安価で、大口径のものが入手可能である。このた
め両者の利点をいかしてＳｉ基板上にＧａＡｓ等の III
−Ｖ族化合物半導体をエピタキシャル成長する方法が研
究開発されている。
【０００３】基本成長技術としては２段階成長法（特公
平2-36059 号公報、特公平2-36060号公報、M. Akiyama
et. al., J. Crystal Growth Vol.77 (1986) p.490)が
よく知られている。この２段階成長法は III−Ｖ族化合
物半導体の成長法である有機金属気相成長法（ＭＯＶＰ
Ｅ法）、分子線エピタキシー法（ＭＢＥ法）、ケミカル
ビームエピタキシー法（ＣＢＥ法）いずれにも適用可能
であるが、ここではＭＯＶＰＥ法で２段階成長法を行う
場合について簡単に説明する。
平2-36059 号公報、特公平2-36060号公報、M. Akiyama
et. al., J. Crystal Growth Vol.77 (1986) p.490)が
よく知られている。この２段階成長法は III−Ｖ族化合
物半導体の成長法である有機金属気相成長法（ＭＯＶＰ
Ｅ法）、分子線エピタキシー法（ＭＢＥ法）、ケミカル
ビームエピタキシー法（ＣＢＥ法）いずれにも適用可能
であるが、ここではＭＯＶＰＥ法で２段階成長法を行う
場合について簡単に説明する。
【０００４】図１に２段階成長法の温度シーケンスの一
例を示す。以下これに沿って説明を行う。まず、Ｓｉ基
板をＨＦで表面酸化膜を除去した後、水洗乾燥し、反応
炉内に設置する。反応炉内はキャリアガスとしてＨ2 を
流す。第１の工程（図１）として基板温度を 950℃と
して10分間熱処理を行う。この工程の目的は、Ｓｉ基板
上の酸化膜を除去することにある（前処理で表面酸化膜
を除去するものの反応炉に設置するまでに再度酸化膜が
形成される）。第２の工程（図１）として基板温度を
450℃に下げる。温度が安定した後、トリメチルガリウ
ム（ＴＭＧａ）、アルシン（ＡｓＨ3 ）を導入し、Ｇａ
Ａｓバッファ層を（20nm）の厚さにエピタキシャル成長
する。尚ＡｓＨ3 はこの工程以降すべての工程が終了す
るまで、反応炉内に導入する。第３の工程（図１）と
して基板温度を 750℃まであげ、上記ＧａＡｓバッファ
層を５分間アニールする。第４の工程（図１）として
基板温度を 650℃とする。温度安定後、ＴＭＧａを再度
導入し、所望の III−Ｖ族化合物半導体をエピタキシャ
ル成長する。その後、ＴＭＧａの導入を停止し、温度を
さげる。
例を示す。以下これに沿って説明を行う。まず、Ｓｉ基
板をＨＦで表面酸化膜を除去した後、水洗乾燥し、反応
炉内に設置する。反応炉内はキャリアガスとしてＨ2 を
流す。第１の工程（図１）として基板温度を 950℃と
して10分間熱処理を行う。この工程の目的は、Ｓｉ基板
上の酸化膜を除去することにある（前処理で表面酸化膜
を除去するものの反応炉に設置するまでに再度酸化膜が
形成される）。第２の工程（図１）として基板温度を
450℃に下げる。温度が安定した後、トリメチルガリウ
ム（ＴＭＧａ）、アルシン（ＡｓＨ3 ）を導入し、Ｇａ
Ａｓバッファ層を（20nm）の厚さにエピタキシャル成長
する。尚ＡｓＨ3 はこの工程以降すべての工程が終了す
るまで、反応炉内に導入する。第３の工程（図１）と
して基板温度を 750℃まであげ、上記ＧａＡｓバッファ
層を５分間アニールする。第４の工程（図１）として
基板温度を 650℃とする。温度安定後、ＴＭＧａを再度
導入し、所望の III−Ｖ族化合物半導体をエピタキシャ
ル成長する。その後、ＴＭＧａの導入を停止し、温度を
さげる。
【０００５】
【発明が解決しようとする課題】このような従来の方法
でＳｉ基板上にＧａＡｓバッファ層を形成すると、例え
ばその膜厚が３μｍのとき該バッファ層の表面粗さは最
大高さと最小高さとの差が30nm程度あり、良好ではなか
った。
でＳｉ基板上にＧａＡｓバッファ層を形成すると、例え
ばその膜厚が３μｍのとき該バッファ層の表面粗さは最
大高さと最小高さとの差が30nm程度あり、良好ではなか
った。
【０００６】
【課題を解決するための手段】本発明は上記に鑑み種々
検討の結果、表面の平坦なバッファ層の得られる化合物
半導体の成長方法を開発したものである。即ち本発明
は、(100) 面を表面としたＳｉ基板を水素ガス中で 900
℃以上の温度で熱処理する第１工程と、該基板表面に 4
50℃以下の温度で III−Ｖ族化合物半導体を50nm以下の
厚さにエピタキシャル成長する第２工程と、該第２工程
で成長した III−Ｖ族化合物半導体を 700〜800 ℃の温
度で熱処理する第３工程と、該 III−Ｖ族化合物半導体
の表面にＩｎＧａＡｓを10〜200nm の厚さにエピタキシ
ャル成長する第４工程と、該ＩｎＧａＡｓの表面に III
−Ｖ族化合物半導体からなるバッファ層をエピタキシャ
ル成長する第５工程と、該バッファ層上に１種以上の I
II−Ｖ族化合物半導体で構成されるデバイス作成用の層
をエピタキシャル成長する第６工程とからなることを特
徴とするものである。
検討の結果、表面の平坦なバッファ層の得られる化合物
半導体の成長方法を開発したものである。即ち本発明
は、(100) 面を表面としたＳｉ基板を水素ガス中で 900
℃以上の温度で熱処理する第１工程と、該基板表面に 4
50℃以下の温度で III−Ｖ族化合物半導体を50nm以下の
厚さにエピタキシャル成長する第２工程と、該第２工程
で成長した III−Ｖ族化合物半導体を 700〜800 ℃の温
度で熱処理する第３工程と、該 III−Ｖ族化合物半導体
の表面にＩｎＧａＡｓを10〜200nm の厚さにエピタキシ
ャル成長する第４工程と、該ＩｎＧａＡｓの表面に III
−Ｖ族化合物半導体からなるバッファ層をエピタキシャ
ル成長する第５工程と、該バッファ層上に１種以上の I
II−Ｖ族化合物半導体で構成されるデバイス作成用の層
をエピタキシャル成長する第６工程とからなることを特
徴とするものである。
【０００７】
【作用】上記従来の第２工程で成長したＧａＡｓバッフ
ァ層は第３工程において島状の単結晶となることが知ら
れている。即ち図２に示すように従来の第２工程にて基
板温度が 450℃において多結晶のＧａＡｓ（２）層がＳ
ｉ基板（１）上へ成長し（図２（ａ））、昇温過程にお
いて原子がマイグレーションすることにより凝集し（同
図（ｂ））、 750℃において島状単結晶核（３）に成長
する（同図（ｃ））。単結晶核が形成された後は、これ
が成長核となって横方向成長が進行し、基板全面が単結
晶ＧａＡｓ（４）で覆われ（同図（ｄ））、以後はＧａ
Ａｓ基板へのホモエピタキシャル機構と同様に結晶成長
が進む（同図（ｅ））。（犬塚ら、電子通信学会、ＳＳ
Ｄ86-104）
ァ層は第３工程において島状の単結晶となることが知ら
れている。即ち図２に示すように従来の第２工程にて基
板温度が 450℃において多結晶のＧａＡｓ（２）層がＳ
ｉ基板（１）上へ成長し（図２（ａ））、昇温過程にお
いて原子がマイグレーションすることにより凝集し（同
図（ｂ））、 750℃において島状単結晶核（３）に成長
する（同図（ｃ））。単結晶核が形成された後は、これ
が成長核となって横方向成長が進行し、基板全面が単結
晶ＧａＡｓ（４）で覆われ（同図（ｄ））、以後はＧａ
Ａｓ基板へのホモエピタキシャル機構と同様に結晶成長
が進む（同図（ｅ））。（犬塚ら、電子通信学会、ＳＳ
Ｄ86-104）
【０００８】このように従来の第４工程の初期において
はこの島状の単結晶を核としてＧａＡｓ等の III−Ｖ族
化合物半導体のエピタキシャル成長がおこる。この時、
III 族元素であるＧａのマイグレーションが十分でない
と最初から２次元的な成長となり、初期の凹凸を増幅す
る。一方Ｇａのマイグレーションが十分であると図２で
説明したように島状の単結晶の横方向の成長が促進さ
れ、やがて重なりあう様になる。そしてその後、２次元
的な成長となり結晶の平坦性が改善される。
はこの島状の単結晶を核としてＧａＡｓ等の III−Ｖ族
化合物半導体のエピタキシャル成長がおこる。この時、
III 族元素であるＧａのマイグレーションが十分でない
と最初から２次元的な成長となり、初期の凹凸を増幅す
る。一方Ｇａのマイグレーションが十分であると図２で
説明したように島状の単結晶の横方向の成長が促進さ
れ、やがて重なりあう様になる。そしてその後、２次元
的な成長となり結晶の平坦性が改善される。
【０００９】ここで III−Ｖ族化合物として用いられる
III族元素としてはＩｎ、Ｇａ、Ａｌが知られるが、マ
イグレーション長は大きい順にＩｎ、Ｇａ、Ａｌであ
る。従って上記従来の第４工程の初期においては、Ｇａ
Ａｓを直接成長するよりも、ＩｎＡｓを成長する方が、
エピタキシャル表面の平坦性は向上することになる。但
しＩｎＡｓを成長した後、ＧａＡｓを成長すると格子不
整に伴う問題が生ずるので、実際には本発明の通りＩｎ
ＧａＡｓを成長し、その後ＧａＡｓ又はＡｌＧａＡｓの
バッファ層を形成し、さらにデバイス作成用の層を形成
する。本発明の第４工程で生成させるＩｎy Ｇａ1-y Ａ
ｓのＩｎ組成ｙは 0.1〜0.3が好ましい。ｙ＜0.1 であ
ると、マイグレーションが十分ではなく、平坦性が十分
に改善されない。また、ｙ＞0.3 であると、ＧａＡｓと
の格子不整に伴う問題が生じる。また、このＩｎＧａＡ
ｓの厚さは、10〜200nm である必要がある。これは、格
子不整があるのでクロスハッチ等を出さないためであ
る。
III族元素としてはＩｎ、Ｇａ、Ａｌが知られるが、マ
イグレーション長は大きい順にＩｎ、Ｇａ、Ａｌであ
る。従って上記従来の第４工程の初期においては、Ｇａ
Ａｓを直接成長するよりも、ＩｎＡｓを成長する方が、
エピタキシャル表面の平坦性は向上することになる。但
しＩｎＡｓを成長した後、ＧａＡｓを成長すると格子不
整に伴う問題が生ずるので、実際には本発明の通りＩｎ
ＧａＡｓを成長し、その後ＧａＡｓ又はＡｌＧａＡｓの
バッファ層を形成し、さらにデバイス作成用の層を形成
する。本発明の第４工程で生成させるＩｎy Ｇａ1-y Ａ
ｓのＩｎ組成ｙは 0.1〜0.3が好ましい。ｙ＜0.1 であ
ると、マイグレーションが十分ではなく、平坦性が十分
に改善されない。また、ｙ＞0.3 であると、ＧａＡｓと
の格子不整に伴う問題が生じる。また、このＩｎＧａＡ
ｓの厚さは、10〜200nm である必要がある。これは、格
子不整があるのでクロスハッチ等を出さないためであ
る。
【００１０】
【実施例】本発明の効果を調べる為、ＭＯＶＰＥ法を用
い各種条件にて図３（ａ）〜（ｄ）のように化合物半導
体を積層した。
い各種条件にて図３（ａ）〜（ｄ）のように化合物半導
体を積層した。
【００１１】Ｓｉ基板（１）を用意し、下記の第１工程
〜第３工程までは共通とした。 第１工程 基板温度を 950℃としてキャリアガス（Ｈ2 ）中で10分
間熱処理 第２工程 基板温度を 450℃としてＴＭＧａ 16cc/min 、ＡｓＨ3
480cc/min を流してＧａＡｓ層（10）を20nm成長した。 第３工程 基板温度を 750℃、ＡｓＨ3 を 100cc/min流しながら10
分間アニール なお第２工程以降、第４工程が開始するまでＡｓＨ3 10
0cc/min を流し、ＧａＡｓからのＡｓ抜けを防止した。
〜第３工程までは共通とした。 第１工程 基板温度を 950℃としてキャリアガス（Ｈ2 ）中で10分
間熱処理 第２工程 基板温度を 450℃としてＴＭＧａ 16cc/min 、ＡｓＨ3
480cc/min を流してＧａＡｓ層（10）を20nm成長した。 第３工程 基板温度を 750℃、ＡｓＨ3 を 100cc/min流しながら10
分間アニール なお第２工程以降、第４工程が開始するまでＡｓＨ3 10
0cc/min を流し、ＧａＡｓからのＡｓ抜けを防止した。
【００１２】第３工程終了後、第４工程、第５工程を下
記の様にしてＡ〜Ｄまでの試料を作成した。そしてそれ
ら試料に対応する積層構造を図３に示した。なお、この
実験では表面の平坦性を調べる目的であるので本発明の
第６の工程は行わなかった。
記の様にしてＡ〜Ｄまでの試料を作成した。そしてそれ
ら試料に対応する積層構造を図３に示した。なお、この
実験では表面の平坦性を調べる目的であるので本発明の
第６の工程は行わなかった。
【００１３】・試料Ａ（図３（ａ）） 第４工程は、基板温度を 650℃としてＴＭＧａ 16cc/mi
n 、ＴＭＩｎ４cc/min、ＡｓＨ3 480cc/min を流してＩ
ｎ0.2 Ｇａ0.8 Ａｓ層（11）を50nm成長した。第５工程
は、基板温度を 650℃としてＴＭＧａ 16cc/min 、Ａｓ
Ｈ3480cc/min 流してＧａＡｓ層（12）を２μｍ成長し
た。
n 、ＴＭＩｎ４cc/min、ＡｓＨ3 480cc/min を流してＩ
ｎ0.2 Ｇａ0.8 Ａｓ層（11）を50nm成長した。第５工程
は、基板温度を 650℃としてＴＭＧａ 16cc/min 、Ａｓ
Ｈ3480cc/min 流してＧａＡｓ層（12）を２μｍ成長し
た。
【００１４】・試料Ｂ（図３（ｂ）） 第４工程は、試料Ａと同一条件でＩｎ0.2 Ｇａ0.8 Ａｓ
層（11）を 150nm成長した。第５工程は、試料Ａに同
じ。
層（11）を 150nm成長した。第５工程は、試料Ａに同
じ。
【００１５】・試料Ｃ（図３（ｃ）） 第４工程は、試料Ａに同じ。第５工程は、試料Ａと同一
条件でＧａＡｓ層（12）を 500nm成長し、その後基板温
度 650℃としてＴＭＧａ 16cc/min 、ＴＭＡｌ ４cc/m
in、ＡｓＨ3600cc/min を流してＡｌ0.2 Ｇａ0.8 Ａｓ
層（13）を 1.5μｍ成長した。
条件でＧａＡｓ層（12）を 500nm成長し、その後基板温
度 650℃としてＴＭＧａ 16cc/min 、ＴＭＡｌ ４cc/m
in、ＡｓＨ3600cc/min を流してＡｌ0.2 Ｇａ0.8 Ａｓ
層（13）を 1.5μｍ成長した。
【００１６】・試料Ｄ（図３（ｄ）） 第４工程は、行わなかった。第５工程は、試料Ａに同
じ。
じ。
【００１７】これらの試料Ａ〜Ｄの表面粗さ（最大高さ
と最小高さとの差）を測定した結果を表１に示す。
と最小高さとの差）を測定した結果を表１に示す。
【００１８】
【表１】
【００１９】表１より通常の２段階成長法で成長した試
料Ｄより、本発明で成長した試料Ａ〜Ｃの方が表面粗さ
が改善されていることがわかる。特に試料Ｃにおいては
著しい。これは、ＩｎＧａＡｓで島状の単結晶がほぼ平
坦になったところで、ＧａＡｓを成長し、さらに２次元
的成長の起りやすい、ＡｌＧａＡｓを成長した効果によ
るものと思われる。
料Ｄより、本発明で成長した試料Ａ〜Ｃの方が表面粗さ
が改善されていることがわかる。特に試料Ｃにおいては
著しい。これは、ＩｎＧａＡｓで島状の単結晶がほぼ平
坦になったところで、ＧａＡｓを成長し、さらに２次元
的成長の起りやすい、ＡｌＧａＡｓを成長した効果によ
るものと思われる。
【００２０】なお、本発明の第６工程のデバイス作成用
の層の例としては、図４〜図７の様な構造があげられ
る。
の層の例としては、図４〜図７の様な構造があげられ
る。
【００２１】即ち電界効果トランジスタ用としては、例
えば図４に示すように上記バッファ層（20）の上に、厚
さ 0.3μｍのｎ−ＧａＡｓ層（ｎ＝２×1017cm-3）（2
1）を通常の方法によりエピタキシャル成長する。
えば図４に示すように上記バッファ層（20）の上に、厚
さ 0.3μｍのｎ−ＧａＡｓ層（ｎ＝２×1017cm-3）（2
1）を通常の方法によりエピタキシャル成長する。
【００２２】高電子移動度トランジスタ用としては、例
えば図５に示すように上記バッファ層（20）の上に、厚
さ50nmのノンドープＧａＡｓ層（30）、厚さ２nmのノン
ドープＡｌＧａＡｓ層（31）、厚さ40nmのｎ+ −ＡｌＧ
ａＡｓ層（ｎ＝３×1018cm-3）（32）及び厚さ 0.1μｍ
のｎ+ −ＧａＡｓ層（ｎ＝３×1018cm-3）（33）を順に
通常の方法によりエピタキシャル成長する。
えば図５に示すように上記バッファ層（20）の上に、厚
さ50nmのノンドープＧａＡｓ層（30）、厚さ２nmのノン
ドープＡｌＧａＡｓ層（31）、厚さ40nmのｎ+ −ＡｌＧ
ａＡｓ層（ｎ＝３×1018cm-3）（32）及び厚さ 0.1μｍ
のｎ+ −ＧａＡｓ層（ｎ＝３×1018cm-3）（33）を順に
通常の方法によりエピタキシャル成長する。
【００２３】スウドウモルフィク(Pseudomorphic) 高電
子移動度トランジスタ用としては、例えば図６に示すよ
うに上記バッファ層（20）の上に、厚さ10nmのノンドー
プＩｎ0.2 Ｇａ0.8 Ａｓ層（40）、厚さ２nmのノンドー
プＡｌＧａＡｓ層（41）、厚さ40nmのｎ+ −ＡｌＧａＡ
ｓ層（ｎ＝３×1018cm-3）（42）及び厚さ 0.1μｍのｎ
+ −ＧａＡｓ層（ｎ＝３×1018cm-3）（43）を順に通常
の方法によりエピタキシャル成長する。
子移動度トランジスタ用としては、例えば図６に示すよ
うに上記バッファ層（20）の上に、厚さ10nmのノンドー
プＩｎ0.2 Ｇａ0.8 Ａｓ層（40）、厚さ２nmのノンドー
プＡｌＧａＡｓ層（41）、厚さ40nmのｎ+ −ＡｌＧａＡ
ｓ層（ｎ＝３×1018cm-3）（42）及び厚さ 0.1μｍのｎ
+ −ＧａＡｓ層（ｎ＝３×1018cm-3）（43）を順に通常
の方法によりエピタキシャル成長する。
【００２４】ヘテロ接合トランジスタ用としては、例え
ば図７に示すように上記バッファ層（20）の上に、サブ
コレクタ層として厚さ 500nmのｎ+ −ＧａＡｓ層（Ｓｉ
濃度：≧３×1018cm-3）（50）、コレクタ層として厚さ
400nmのｎ−ＧａＡｓ層（Ｓｉ濃度：３×1016cm-3）
（51）、ベース層として厚さ70nmのｐ+ −ＧａＡｓ層
（Ｃ濃度：ｐB cm-3）（52）、エミッタ層として厚さ 1
50nmのｎ−ＡｌＧａＡｓ層（Ｓｉ濃度：３×1017cm-3）
（53）と厚さ30nmのｎ−ＡｌＧａＡｓ層（Ｓｉ濃度：３
×1017→３×1018cm-3）（54）、キャップ層として厚さ
150nmのｎ+ −ＧａＡｓ層（Ｓｉ濃度：≧３×1018c
m-3）（55）、厚さ50nmのｎ+ −ＩｎＧａＡｓ層（Ｓｉ
濃度：≧１×1019cm-3）（56）及び厚さ20nmのｎ+ −Ｉ
ｎＧａＡｓ層（Ｓｉ濃度：≧３×1019cm-3）（57）を順
に通常の方法によりエピタキシャル成長する。
ば図７に示すように上記バッファ層（20）の上に、サブ
コレクタ層として厚さ 500nmのｎ+ −ＧａＡｓ層（Ｓｉ
濃度：≧３×1018cm-3）（50）、コレクタ層として厚さ
400nmのｎ−ＧａＡｓ層（Ｓｉ濃度：３×1016cm-3）
（51）、ベース層として厚さ70nmのｐ+ −ＧａＡｓ層
（Ｃ濃度：ｐB cm-3）（52）、エミッタ層として厚さ 1
50nmのｎ−ＡｌＧａＡｓ層（Ｓｉ濃度：３×1017cm-3）
（53）と厚さ30nmのｎ−ＡｌＧａＡｓ層（Ｓｉ濃度：３
×1017→３×1018cm-3）（54）、キャップ層として厚さ
150nmのｎ+ −ＧａＡｓ層（Ｓｉ濃度：≧３×1018c
m-3）（55）、厚さ50nmのｎ+ −ＩｎＧａＡｓ層（Ｓｉ
濃度：≧１×1019cm-3）（56）及び厚さ20nmのｎ+ −Ｉ
ｎＧａＡｓ層（Ｓｉ濃度：≧３×1019cm-3）（57）を順
に通常の方法によりエピタキシャル成長する。
【００２５】
【発明の効果】このように本発明によれば化合物半導体
の成長において表面の平坦なバッファ層の成長が可能と
なるので該バッファ層上に積層するデバイス作成用の層
の表面平坦性が良好となり優れた特性の高速電子デバイ
スが得られる効果がある。
の成長において表面の平坦なバッファ層の成長が可能と
なるので該バッファ層上に積層するデバイス作成用の層
の表面平坦性が良好となり優れた特性の高速電子デバイ
スが得られる効果がある。
【図１】２段階成長法の温度シーケンスの一例を示す図
である。
である。
【図２】Ｓｉ基板上へのＧａＡｓバッファ層の成長を示
す説明図である。
す説明図である。
【図３】実施例で成長した試料の積層構造を示す説明図
である。
である。
【図４】電界効果トランジスタ用材料の積層構造を示す
説明図である。
説明図である。
【図５】高電子移動度トランジスタ用材料の積層構造を
示す説明図である。
示す説明図である。
【図６】スウドウモルフィク(Pseudomorphic) 高電子移
動度トランジスタ用材料の積層構造を示す説明図であ
る。
動度トランジスタ用材料の積層構造を示す説明図であ
る。
【図７】ヘテロ接合トランジスタ用材料の積層構造を示
す説明図である。
す説明図である。
Claims (1)
- 【請求項１】 (100) 面を表面としたＳｉ基板を水素ガ
ス中で 900℃以上の温度で熱処理する第１工程と、該基
板表面に 450℃以下の温度で III−Ｖ族化合物半導体を
50nm以下の厚さにエピタキシャル成長する第２工程と、
該第２工程で成長した III−Ｖ族化合物半導体を 700〜
800 ℃の温度で熱処理する第３工程と、該 III−Ｖ族化
合物半導体の表面にＩｎＧａＡｓを10〜200nm の厚さに
エピタキシャル成長する第４工程と、該ＩｎＧａＡｓの
表面に III−Ｖ族化合物半導体からなるバッファ層をエ
ピタキシャル成長する第５工程と、該バッファ層上に１
種以上の III−Ｖ族化合物半導体で構成されるデバイス
作成用の層をエピタキシャル成長する第６工程とからな
ることを特徴とする化合物半導体の成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30235993A JPH07130657A (ja) | 1993-11-08 | 1993-11-08 | 化合物半導体の成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30235993A JPH07130657A (ja) | 1993-11-08 | 1993-11-08 | 化合物半導体の成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130657A true JPH07130657A (ja) | 1995-05-19 |
Family
ID=17907957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30235993A Pending JPH07130657A (ja) | 1993-11-08 | 1993-11-08 | 化合物半導体の成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8686466B2 (en) | 2005-06-01 | 2014-04-01 | The Regents Of The University Of California | Technique for the growth and fabrication of semipolar (Ga,Al,In,B)N thin films, heterostructures, and devices |
-
1993
- 1993-11-08 JP JP30235993A patent/JPH07130657A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9231376B2 (en) | 2004-05-10 | 2016-01-05 | The Regents Of The University Of California | Technique for the growth and fabrication of semipolar (Ga,Al,In,B)N thin films, heterostructures, and devices |
| US9793435B2 (en) | 2004-05-10 | 2017-10-17 | The Regents Of The University Of California | Technique for the growth and fabrication of semipolar (Ga,Al,In,B)N thin films, heterostructures, and devices |
| US8686466B2 (en) | 2005-06-01 | 2014-04-01 | The Regents Of The University Of California | Technique for the growth and fabrication of semipolar (Ga,Al,In,B)N thin films, heterostructures, and devices |
| US10529892B2 (en) | 2005-06-01 | 2020-01-07 | The Regents Of The University Of California | Technique for the growth and fabrication of semipolar (Ga,Al,In,B)N thin films, heterostructures, and devices |
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