JPH07134701A - シングルチップマイクロコンピュータ - Google Patents

シングルチップマイクロコンピュータ

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JPH07134701A
JPH07134701A JP6036472A JP3647294A JPH07134701A JP H07134701 A JPH07134701 A JP H07134701A JP 6036472 A JP6036472 A JP 6036472A JP 3647294 A JP3647294 A JP 3647294A JP H07134701 A JPH07134701 A JP H07134701A
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淳 長谷川
Kiyoshi Matsubara
清 松原
Yoshiki Noguchi
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秋夫 早川
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良高 伊東
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泰 赤尾
Hiroshi Osuga
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Abstract

(57)【要約】 【目的】 高性能と高機能化及び低消費電力化を実現し
たシングルチップマイクロコンピュータを提供する。 【構成】 シングルチップマイクロコンピュータとし
て、分割された第１のバスには中央処理装置及びキャッ
シュメモリが接続し、第２のバスには直接メモリアクセ
ス制御回路、外部バスインターフェイスを接続し、上記
第１のバスと第２のバスには、上記第１のアドレスバス
と第２のアドレスバスとを選択的に接続させるバストラ
ンシーバ機能を持つブレークコントローラを設け、上記
第１及び第２のバスサイクルに対して低速なバスサイク
ルとされた第３のバスには、周辺モジュールを接続し、
上記第２のバスと第３のバスとの間でのデータ転送と同
期化を行うバスステートコントローラを設ける。 【効果】 内部のバスを３つに分けることにより、信号
伝達経路の負荷容量が減少するので信号伝達が高速に行
うことができるとともに、動作速度が要求されない周辺
モジュールを分離しているため電流消費を減らすことが
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、シングルチップマイ
クロコンピュータに関し、特に高性能、高機能で家庭用
ゲーム機や携帯型情報通信端末機器等に好適なシングル
チップマイクロコンピュータに利用して有効な技術に関
するものである。
【０００２】
【従来の技術】中央処理装置と直接メモリアクセス制御
装置（ＤＭＡＣ）や各種タイマ等のような周辺回路を１
つの半導体集積回路装置に構成したシングルチップマイ
クロコンピュータがある。このようなシングルチップマ
イクロコンピュータの例としては、例えば（株）日立製
作所、平成５年３月発行『日立シングルチップＲＩＳＣ
マイコン ＳＨ７０３２、ＳＨ７０３４ ハードウェア
マニュアル』がある。
【０００３】
【発明が解決しようとする課題】半導体技術の進展によ
り多数の半導体素子を１つの半導体基板上に形成するこ
とができる。これにより、上記中央処理装置を中心にし
てその周辺回路を１つの半導体基板上に形成して、高性
能及び多機能化を図ることができる。しかしながら、高
性能及び多機能化のために単純に多くの周辺回路を内蔵
させると、動作速度や消費電力等の観点から却って不都
合の生じることが判明した。また、これからのマイクロ
コンピュータには３次元画像処理機能の強化が避けられ
ない。
【０００４】この発明の１つの目的は、高性能と高機能
化を実現したシングルチップマイクロコンピュータを提
供することにある。
【０００５】この発明の他の目的は、高速化と低消費電
力化を実現したシングルチップマイクロコンピュータを
提供することにある。
【０００６】この発明の他の目的は、使い勝手のよいシ
ングルチップマイクロコンピュータを提供することにあ
る。
【０００７】この発明の他の目的は、簡単な構成により
シンクロナスダイナミック型ＲＡＭの動作マージンを拡
大させてアクセスできるシングルチップのマイクロコン
ピュータを提供することにある。
【０００８】この発明の更に他の目的は、３次元画像処
理を高速に行うことができるシングルチップのマイクロ
コンピュータを提供することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的な１つの概要を簡単に説明すれば、下
記の通りである。すなわち、内部のバスを３つに分け
て、第１のバスには中央処理装置及びキャッシュメモリ
が接続し、第２のバスには直接メモリアクセス制御回
路、外部バスインターフェイスを接続し、上記第１のバ
スと第２のバスには、上記第１のアドレスバスと第２の
アドレスバスとを選択的にを接続させるバストランシー
バ機能を持つブレークコントローラを設け、上記第１及
び第２のバスサイクルに対して低速なバスサイクルとさ
れた第３のバスには、周辺モジュールを接続し、上記第
２のバスと第３のバスとの間でのデータ転送と同期化を
行うバスステートコントローラを設ける。
【００１１】
【作用】上記した手段によれば、内部のバスを３つに分
けることにより、信号伝達経路の負荷容量が減少するの
で信号伝達が高速に行うことができるとともに、動作速
度が要求されない周辺モジュールを分離しているため、
そこでの電流消費を減らすことができる。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、内部のバスを３つに
分けて、第１のバスには中央処理装置、上記第１のバス
には、固定小数点方式の積和演算器を接続し、第２のバ
スには固定小数点方式の除算器を接続する。
【００１３】
【作用】上記した手段によれば、上記第１のバスに固定
小数点方式の積和演算器を接続することにより、少ない
サイクル数により積和演算処理が高速に行えるととも
に、第２のバスには固定小数点方式の除算器を接続する
ものであり、そこで演算結果を除算処理するのと同時並
行して別の積和演算処理を行うことができるので３次元
画像処理も高速に行うことができる。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、上記第３のバスに接
続される周辺モジュールとして、フリーランニングタイ
マ、シリアルコミュニケーションインターフェイス又は
ウォッチドッグタイマのうち何れか少なくとも１つを設
ける。
【００１５】
【作用】上記した手段によれば、上記第３のバスに接続
される周辺モジュールとして、フリーランニングタイ
マ、シリアルコミュニケーションインターフェイス又は
ウォッチドッグタイマのようなデータ処理の高速化には
直接関与しないものとすることにより、周辺モジュール
を低速バスサイクルとすることができ、中央処理装置の
高速化に追従させることなく、既存の周辺モジュールを
そのまま使用できるから設計の効率化と周辺モジュール
における低消費電力化を図ることができる。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、上記ブレークコント
ローラは、直接メモリアクセス制御装置によるキャッシ
ュメモリのデータの書き換えを監視する機能を持たせ
る。
【００１７】
【作用】上記した手段によれば、内部バスの分離による
高速化や低消費電力化を図りつつ、直接メモリアクセス
制御装置によるキャッシュメモリのデータの書き換えを
等によるキャッシュデータの破壊を検出することができ
る。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、上記の各回路ブロッ
クをフルスタティック型ＣＭＯＳ回路により構成し、各
回路ブロック毎にクロックパルスの供給／停止を制御す
るレジスタを含む動作モードコントローラを設ける。
【００１９】
【作用】上記した手段によれば、必要な回路ブロックに
対してのみクロックを供給することができるから低消費
電力化を図ることができる。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、上記外部バスインタ
ーフェイスは、シンクロナスダイナミック型ＲＡＭのバ
ーストリードモード及びシングルライトモードとダイナ
ミック型ＲＡＭ及び擬似スタティック型ＲＡＭを直接ア
クセスできるインターフェイス機能を持たせる。
【００２１】
【作用】上記した手段によれば、外部バスインターフェ
イスにより直接にシンクロナスダイナミック型ＲＡＭ、
ダイナミック型ＲＡＭ及び擬似スタティック型ＲＡＭ等
を直接接続できるから使い勝手を良くすることができ
る。
【００２２】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、外部バスインターフ
ェイスとしては、中央処理装置のクロックパルスに対し
て位相が進められたクロックパルスを形成してシンクロ
ナスダイナミック型ＲＡＭのクロック端子に供給させ
る。
【００２３】
【作用】上記した手段によれば、中央処理装置のクロッ
クパルスに対して位相が進められたクロックパルスによ
りシンクロナスダイナミック型ＲＡＭをアクセスするこ
とができるからその動作マージンの拡大を図ることがで
きる。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、シンクロナスダイナ
ミック型ＲＡＭのバーストモードにより読み出されるデ
ータと上記キャッシュメモリの１ブロックのデータ及び
直接メモリアクセス制御装置による単位のデータ転送と
には整合性を持たせる。
【００２５】
【作用】上記した手段によれば、シンクロナスダイナミ
ック型ＲＡＭのバーストモードにより読み出されるデー
タと上記キャッシュメモリの１ブロックのデータ及び直
接メモリアクセス制御装置による単位のデータ転送とを
同じデータ量とすることにより効率のよいデータ転送が
可能になる。
【００２６】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、外部バスインターフ
ェイスにおいて、中央処理装置が特定のアドレス空間を
アクセスすることにより起動がかけられて、ロウアドレ
スストローブ信号、カラムアドレスストローブ信号及び
ライトイネーブル信号を共にロウレベルにし、アドレス
信号の一部を用いてシンクロナスダイナミック型ＲＡＭ
の動作モード設定の設定に必要な制御信号を発生させる
メモリ制御信号発生回路を設ける。
【００２７】
【作用】上記した手段によれば、中央処理装置によるシ
ンクロナスダイナミック型ＲＡＭのモード設定を簡単に
行うことができる。
【００２８】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、上記キャッシュメモ
リとしては、複数からなるタグメモリ及びそれぞれに対
応したデータメモリにより構成し、上記タグメモリ及び
データメモリにはＣＭＯＳスタティック型メモリセルを
用い、その読み出し信号を増幅するセンスアンプとして
ＣＭＯＳラッチ回路と、かかるＣＭＯＳラッチ回路に動
作電流を供給するＰチャンネル型ＭＯＳＦＥＴとＮチャ
ンネル型ＭＯＳＦＥＴからなるパワースイッチＭＯＳＦ
ＥＴからなるＣＭＯＳセンスアンプを用いる。
【００２９】
【作用】上記した手段によれば、ＣＭＯＳラッチ回路を
利用してセンスアンプを構成することより、信号増幅を
行った後には直流電流が流れなくできるから低消費電力
化を図ることができる。
【００３０】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、上記複数からなるデ
ータメモリは、タグメモリからのヒット信号に対応した
もののみを活性化させるようにする。
【００３１】
【作用】上記した手段によれば、タグメモリからのヒッ
ト信号に対応したデータメモリのみを活性化させるもの
であるから低消費電力化を図ることができる。
【００３２】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、上記複数からなるデ
ータメモリは、キャッシュコントローラによって全部又
は一部についてタグメモリからのヒット信号の伝達を無
効にして中央処理装置による直接アクセスを可能にす
る。
【００３３】
【作用】上記した手段によれば、キャッシュメモリの複
数からなるデータメモリの全部又は一部を内蔵ＲＡＭと
して使用できるのでユーザーの多様な要求に応じた使い
方に適合できる。
【００３４】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、中央処理装置とキャ
シュメモリとを含むシングルチップのマイクロコンピュ
ータにおいて、キャッシュメモリとしてＣＭＯＳスタテ
ィック型メモリセルを記憶素子として用い、その読み出
し信号を増幅するセンスアンプとしてＣＭＯＳラッチ回
路及びかかるＣＭＯＳラッチ回路に動作電流を供給する
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴからなるパワースイッチＭＯＳＦＥＴからなるＣＭ
ＯＳセンスアンプを用いる。
【００３５】
【作用】上記した手段によれば、中央処理装置とキャシ
ュメモリとを含むシングルチップのマイクロコンピュー
タにおいて、キャッシュメモリのセンスアンプの増幅部
にＣＭＯＳラッチ回路を用いることにより、センスアン
プでの信号増幅を行った後には直流電流が流れないから
低消費電力化を図ることができる。
【００３６】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、上記複数からなるデ
ータメモリは、タグメモリからのヒット信号に対応した
もののみを活性化させる。
【００３７】
【作用】上記した手段によれば、キャッシュメモリ内蔵
のシングルチップのマイクロコンピュータにおいて、ヒ
ット信号に対応したデータメモリのみを活性化させるこ
とにより低消費電力化を図ることができる。
【００３８】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、バス使用権制御信号
に従ってスレーブモードに設定されたときには第１の端
子をバスリクエスト信号に、第２の端子をバスアクノリ
ッジ信号にそれぞれ使用し、マスターモードにされると
き上記第１の端子をバスグラント信号に、上記第２の端
子をバスレリーズ信号にそれぞれ切り換えて使用する。
【００３９】
【作用】上記した手段によれば、１つのシングルチップ
マイクロコンピュータがバス使用権制御信号に従ってス
レーブモード又はマスターモードとして使用でき、しか
も同じ端子を切り換えて使用するものであるから、外部
端子数が減るとともに接続が簡単となって使い勝手が良
くなる。
【００４０】
【課題を解決するための手段】本願において開示される
発明のうち代表的な他の１つの概要を簡単に説明すれ
ば、下記の通りである。すなわち、３次元画像処理のう
ちの遠近処理されたクリッピング処理及び積和演算器と
協同して特定の物体固有の座標点を指定された視点を原
点とする座標に変換する座標変換処理を中央処理装置に
より行い、それと同時並行して除算器により座標変換処
理が終わった座標についての遠近処理を行うようにす
る。
【００４１】
【作用】上記した手段によれば、中央処理装置及び積和
演算器により３次元画像処理のうちのクリッピング処理
と座標変換処理を行っている間に、それと同時並行的に
比較的長い時間を費やす遠近処理を除算器により行う結
果、高速な３次元画像処理が実現できる。
【００４２】
【実施例】図１には、この発明に係るシングルチップマ
イクロコンピュータの一実施例のブロック図が示されて
いる。同図の各回路ブロックは、公知のＣＭＯＳ（相補
型ＭＯＳ）半導体集積回路の製造技術によって、単結晶
シリコンのような１個の基板上において形成される。
【００４３】この実施例におけるシングルチップマイク
ロコンピュータは、特に制限されないが、ＲＩＳＣ(Red
uced instruction set computer)タイプの中央処理装置
ＣＰＵにより、高性能な演算処理を実現し、システム構
成に必要な周辺機器を集積すると同時に、携帯機器応用
に不可欠な低消費電力化を実現した、いわば新世代に向
けられたシングルチップマイクロコンピュータである。
【００４４】中央処理装置ＣＰＵは、ＲＩＳＣタイプの
命令セットを持っており、基本命令はパイプライン処理
を行って１命令１ステート（１システムクロックサイク
ル）で動作するので、命令実行速度が飛躍的に向上させ
ることができる。そして、乗算器ＭＵＬＴを内蔵してお
り、後述するような３次元演算処理には不可欠な積和演
算処理を高速に行うようにしている。
【００４５】最少部品点数によりユーザーシステムを構
成できるように内蔵周辺モジュールとして、割り込みコ
ントローラＩＮＴＣ、直接メモリアクセス制御装置ＤＭ
ＡＣ、除算器ＤＩＶＵ、タイマＦＲＴ，ＷＤＴ、シリア
ルコミュニケーションインターフェイスＳＣＩを内蔵し
ている。さらに、キャッシュメモリ内蔵の外部メモリア
クセスサポート機能により、グルーロジックなしにダイ
ナミック型ＲＡＭ（ラチンダム・アクセス・メモリ）、
シンクロナスダイナミック型ＲＡＭ、擬似スタティック
型ＲＡＭと直接接続できるようにしている。
【００４６】上記のような高速な中央処理装置ＣＰＵを
中心にし、その性能を十分に発揮し、しかも低消費電力
化を図りつつ、高性能、高機能又は多機能のために設け
られた周辺モジュールを効率よく動作させるようにする
ため、内部バスは３つに分けられている。
【００４７】第１のバスは、アドレスバスＡＢ１とデー
タバスＤＢ１から構成され、中央処理装置ＣＰＵ、乗算
器（積和演算器）ＭＵＬＴ及びキャッシュメモリが接続
される。上記乗算器ＭＵＬＴは、上記第１のバスのうち
データバスＤＢ１にのみ接続され、中央処理装置ＣＰＵ
と一体的に動作して乗算と加算を行うようにされる。そ
れ故、第１バス（ＡＢ１，ＤＢ１）は、主に中央処理装
置ＣＰＵとキャッシュメモリとの間でのデータ転送に利
用されるからキャッシュアドレスバスとキャッシュデー
タバスと呼ぶことができる。キャッシュメモリは、タグ
メモリＴＡＧとデータメモリＣＤＭ及びキャッシュコン
トローラから構成される。
【００４８】中央処理装置ＣＰＵの概略構成は次の通り
である。内部は３２ビット構成とされる。汎用レジスタ
マシンは、１６本からなる３２ビットの汎用レジスタ
と、３本からなる３２ビットのコントロールレジスタ
と、４本からなる３２ビットのシステムレジスタから構
成される。ＲＩＳＣタイプの命令セットは、１６ビット
固定長命令によりコード効率化を図っている。無条件／
条件分岐命令を遅延分岐方式とすることにより、分岐時
のパイプラインの乱れを軽減している。命令実行は、１
命令／１ステートとされ、２８．７ＭＨｚ動作時におい
ては、３５ｎｓ／命令のように高速とされる。中央処理
装置ＣＰＵの性能は動作周波数と、１命令実行あたりの
クロック数（ＣＰＩ：Ｃycles Ｐer Ｉnstru ction ）
で決まる。このうち動作周波数は、ゲーム機に組み込ん
だ際にテレビ用のビデオ信号処理系とクロックを共用す
るために、上記のように２８．７ＭＨｚに設定にするこ
とが便利である。ちなみに、ＮＴＳＣ方式のカラー・テ
レビで画像データをノンインタレース表示する場合には
通常、ビデオ信号回路に色副搬送波（カラー・サブキャ
リヤ）周波数（約３．５８Ｍｚの８倍のクロック（２
８．６ＭＨｚ）を使っている。
【００４９】この実施例では、キャッシュメモリ（ＴＡ
Ｇ，ＣＡＣ，ＣＤＭ）及び乗算器ＭＵＬＴしか接続され
ない第１バス（ＡＢ１とＤＢ１）に中央処理装置ＣＰＵ
を接続するものであるので、バスの負荷容量が大幅に低
減でき、上記のような高速動作を行う中央処理装置ＣＰ
Ｕのバス駆動回路の簡素化と、低消費電力化を図ること
ができる。
【００５０】第２のバスは、アドレスバスＡＢ２とデー
タバスＤＢ２から構成され、除算器ＤＩＶＵ、直接メモ
リアクセス制御装置ＤＭＡＣ、外部バスインターフェイ
スＯＢＩＦが接続される。上記キャッシュメモリでのミ
スヒットのときに、中央処理装置ＣＰＵは、外部メモリ
をアクセスしてデータを取り込む必要がある。このた
め、第１のバスのアドレス信号を第２のバスに伝える機
能が必要とされる。また、上記のように第１と第２のバ
スを分離すると、プログラムミス等によって直接メモリ
アクセス制御装置ＤＭＡＣがキャッシュメモリのデータ
メモリＣＤＭの内容を勝手に書き換えてしまうという問
題が生じる。
【００５１】この実施例では、上記のようなキャッシュ
メモリでのミスヒットやキャッシュメモリのデータ破壊
といった問題を解決するために、ブレークコントローラ
ＵＢＣが利用される。ブレークコントローラＵＢＣは、
本来プログラムデバッグ等に用いられるのであるが、上
記第１バス及び第２バスに接続される必要があることを
利用し、それにトランシーバ回路を設けて上記キャッシ
ュメモリでのミスヒットのときに第１バスのアドレス信
号を第２のバスのアドレスバスＡＢ２に伝えて、外部メ
モリのアクセスを行うようにするものである。また、第
２のバスでのアドレス信号を監視し、直接メモリアセク
セス制御装置ＤＭＡＣによるデータメモリＣＤＭへ書き
換えを監視させる。
【００５２】第３のバスは、アドレスバスＡＢ３とデー
タバスＤＢ３から構成され、特に制限されないが、フリ
ーランニングタイマＦＲＴ、シリアルコミュニケーショ
ンインターフェイスＳＣＩ、ウォッチドッグタイマＷＤ
Ｔと動作モードコントローラＭＣが接続される。
【００５３】上記第３のバスは、上記第１や第２のバス
に比べてバスサイクルが遅くされる。すなわち、これら
の各周辺モジュールは、その動作速度を速くしても実質
的な性能や機能が向上するものではないことに着目し、
約１０ＭＨｚ程度で動作する既存のシングルチップマイ
クロコンピュータに搭載されているものを実質的にその
まま利用するものである。このようにすることにより、
設計効率の向上を図ることができるとともに、動作周波
数が低くされることによって低消費電力化とすることが
できる。
【００５４】しかしながら、このようにすると中央処理
装置ＣＰＵ等とのデータの授受がそのままできなくなる
ので、バスステートコントローラＢＳＣが設けられる。
このバスステートコントローラＢＳＣは、第３のバスか
ら第２のバスに信号（データ信号）を転送するときに
は、そのまま信号の伝達を行う。これは、パルス発生回
路ＣＰＧにおいて第１や第２のバスサイクルを決定する
システムクロックを分周して第３のバスサイクルに使用
するクロックパルスを形成しているので、上記第３のバ
スの信号をそのまま第２のバスに伝えることができる。
これに対して、バスステートコントローラＢＳＣは第２
のバスの信号を第３のバスに伝えるときに、必要に応じ
て信号を遅延させて第３のクロックパルスに同期化させ
て伝達するものである。
【００５５】割り込みコントローラＩＮＴＣの概略は、
次の通りである。外部割り込みに関しては、後述するよ
うなＮＭＩ、／ＩＲＬ０〜／ＩＲＬ３からなる５本の外
部割り込み端子を持っている。／ＩＲＬ０〜／ＩＲＬ３
端子による１５外部割り込みレベル設定が可能にされ
る。この明細書及び一部の図面において、アルファベッ
トの記号に付した／（スラッシュ）は、ロウレベルがア
クティブレベルであるバー信号を表している。なお、図
面では従来の記述方法により、バー信号はアルファベッ
トによる信号名又は端子名の上に線が付されている。
【００５６】内部割り込み要因は、直接メモリアクセス
制御装置により２つ、除算器ＤＩＶＵにより１つ、フリ
ーランニングタイマＦＲＴにより３つ、ウォッチドッグ
タイマＷＤＴにより１つ、シリアルコミュニケーション
インターフェイスＳＣＩにより４つからなる１１要因と
される。内部割り込み要因ごとにベクタ番号設定可能と
される。
【００５７】以上のようなバスの分割方式を採ることに
より、それぞれのバスの長さが短くされたり、あるいは
それに接続される素子を減らすことができるからバスの
負荷容量が大幅に低減し、中央処理装置ＣＰＵの高速化
と相俟って低消費電力で高速なデータ処理が可能にな
る。また、ユーザーブレークコントローラに直接メモリ
アクセス制御装置をＤＭＡＣを設けた場合には、上記の
ようなバスの分離によって直接メモリアクセス制御装置
ＤＭＡＣによる誤ったキャッシュデータの書き換えを検
出する機能が設けられているので、信頼性を損なうこと
がない。
【００５８】さらに、中央処理装置ＣＰＵやキャッシュ
メモリ及び直接メモリアクセス制御装置ＤＭＡＣのよう
に、そのバスサイクルが直ちに性能や機能に影響を及ぼ
すものは、上記のような高速なバスサイクルのバスに接
続し、フリーランニングタイマＦＲＴ、シリアルコミュ
ニケーションインターフェイスＳＣＩ又はウォッチドッ
グタイマＷＤＴのように、そのバスサイクルがデータ処
理に直接影響を及ぼさないものは、低速のバスサイクル
の第３のバスに接続するようにするものである。これに
より、中央処理装置ＣＰＵの高速化に追従して、高速タ
イプの周辺モジュールを開発設計する必要がなく、既存
のものをそのまま流用して用いることができるから、設
計の効率化を図ることができるとともに、そこでの動作
クロックを低くできるので低消費電力化を図ることがで
きる。
【００５９】図２と図３には、この発明に係るシングル
チップマイクロコンピュータのピン配置図が示されてい
る。図２には左半分が示され、図３には右半分が示され
ている。そして、両者の関連を明らかにするために、中
央部分は図２と図３において重複するように示されてい
る。この実施例では、１４４ピンからなるプラスチック
ＱＦＰパッケージを用いている。
【００６０】代表的な端子機能は、次の通りである。図
２と図３において１つの端子に複数の意味を持たせ動作
モードに応じて切り換えて使用するものを／（スラッシ
ュ）により分けているが、この明細書では前記のように
バー信号の意味で用いているので、図２と図３の／は＊
に置き換えて説明するものである。
【００６１】電源系としてＶccは電源、Ｖssはグランド
（接地電位）である。動作モード制御用として、ＭＤ０
〜ＭＤ２はクロック選択、ＭＤ３とＭＤ４はＣＳ０空間
のバスサイズ、ＭＤ５は後述するスレーブ／マスタモー
ドの指定を行う。アドレスバス用として、Ａ０〜Ａ２６
はアドレス端子、データバス用として、Ｄ０〜Ｄ３１は
入出力データ端子である。
【００６２】バス制御用として、／ＣＳ０〜／ＣＳ３は
チップセレクト出力信号である。／ＢＳはバススタート
信号である。ＲＤ＊／ＷＲはリード＊ライト信号であ
る。／ＲＡＳ＊／ＣＥは、ダイナミック型ＲＡＭとシン
クロナスダイナミック型ＲＡＭを使用時のロウアドレス
ストローブ信号と擬似スタティック型ＲＡＭ使用時チッ
プネーブル信号である。／ＣＡＳ＊／ＯＥは、シンクロ
ナスダイナミック型ＲＡＭ使用時のカラムアドレススト
ローブ信号と擬似スタティック型ＲＡＭ使用時の出力イ
ネーブル信号及びリフレッシュ制御信号である。
【００６３】／ＷＥ０は基本インターフェイスのとき最
下位バイト書き込み、／ＷＥ１は基本インターフェイス
のとき３バイト目書き込み、／ＷＥ２は基本インターフ
ェイスのとき２バイト目書き込み、／ＷＥ３は基本イン
ターフェイスのとき最上位バイト書き込みを表し、この
他にダイナミック型ＲＡＭ使用時の各バイトの選択のＣ
ＡＳとシンクロナスダイナミック型ＲＡＭを使用時の各
バイトのマクスとしても使用される。／ＲＤはリードパ
ルス信号であり、デバイスのＯＥ端子に接続される。／
ＷＡＩＴは、ハードウエアウエイト入力である。／ＢＥ
Ｎは外部データバッファイネーブル信号であり、データ
バッファの方向制御にはＲＤ＊／ＷＲを用いる。
【００６４】／ＢＡＣＫ＊／ＢＲＬＳは、端子ＭＤ５に
よりスレーブモードにされたときにはバス使用許可入力
（バスアクノリッジ信号）、マスターモードにされたと
きにはバス開放要求入力（バスレリーズ信号）として選
択的に使用される。／ＢＲＥＱ＊／ＢＧＲは端子ＭＤ５
によりスレーブモードにされたときにはバス使用権要求
出力（バスリクエスト信号）、マスターモードにされた
ときにはバス使用許可出力（バスグラント信号）として
選択的に使用される。ＣＫＥはシンクロナスダイナミッ
ク型ＲＡＭのクロックイネーブル信号である。
【００６５】割り込み用として、／ＲＥＳＥＴはリセッ
ト端子である。／ＩＲＬ０〜／ＩＲＬ３は割り込みレベ
ル入力信号である。ＮＭＩはノンマスカブル割り込み入
力であり、ＩＶＥＣＦは割り込みベクタフェッチ出力で
ある。
【００６６】クロック用として、ＥＸＴＡＬはクリスタ
ル入力端子である。ＸＴＡＬはクリスタル入力端子＊倍
周用クロック入力である。ＣＫＰＡＣＫはクロックポー
ズアクノリッジ出力である。ＣＫＰＲＥＱはクロックポ
ーズリクエスト入力である。ＣＫＩＯはクロック入出力
である。ＣＡＰ１とＣＡＰ２はＰＬＬ用容量接続端子で
ある。Ｖss（ＰＬＬ）とＶcc（ＰＬＬ）は、ＰＬＬの電
源端子である。
【００６７】ＤＭＡＣ用として、／ＤＲＥＱ０，／ＤＲ
ＥＱ１はＤＭＡ転送要求入力であり、チャンネル１とチ
ャンネル２に対応している。／ＤＡＣＫ０，／ＤＡＣＫ
１はＤＭＡ転送受け付け出力であり、チャンネル１とチ
ャンネル２に対応している。ＳＣＩ用として、ＴＸＤ０
は送信データ出力であり、ＲＸＤ０は受信データ入力で
あり、ＳＣＫ０はシリアルクロック入出力である。ＦＲ
Ｔ用として、ＦＴＯＡはアウトプットコンペアＡ出力で
あり、ＦＴＯＢはアウトプットコンペアＢ出力である。
ＦＴＣＩはカウンタクロック入力であり、ＦＴＩはイッ
プットキャプチャ入力である。そして、ＷＤＴ用とし
て、／ＷＤＴＯＶＦはウォッチドッグタイマオーバーフ
ロー出力である。
【００６８】図４には、動作モードコントローラＭＣの
一実施例のブロック図が示されている。モードコントロ
ール部には、スタンバイコントロールレジスタとバス幅
設定レジスタ及び周波数変更レジスタが設けられる。バ
ス幅設定レジスタの出力は、組み合わせ論理回路により
解読されて８ビット、１６ビット又は３２ビットのバス
幅設定信号を形成し、バスステートコントローラＢＳＣ
に対してバス幅の設定を行う。
【００６９】周波数変更レジスタは、その出力信号を組
み合わせ論理回路により解読されて、周波数ｆに対して
×１、×２及び×４の３通りの制御信号を形成して発振
回路に供給される。モード設定端子ＭＤ０〜２から入力
された信号は、組み合わせ論理回路により解読されて、
７通りのモード設定信号とされ、発振回路に供給され
る。
【００７０】このようなクロック動作モードは、内蔵発
振モジュール又は倍周回路を使用する／使用しない、ク
ロック出力をする／出力をしないの選択、ＰＬＬによる
同期化をする／同期化をしないの選択、ＣＰＵのクロッ
クと外部に出力させる又は外部から入力されるクロック
との位相を９０°変更する／変更しないの選択が組み合
わされて上記７通りのモードが設定できる。上記位相の
９０°変更をする動作モードについては、後に説明す
る。
【００７１】この実施例の各回路ブロックは、一部を除
いてフルスタティック型ＣＭＯＳ回路により構成されて
いる。それ故、動作を行う必要のない回路においては、
クロックの供給を停止させてもその状態を維持している
ので、基本的には初期設定や必要なデータを退避させて
おいてそれをもとに戻す等の処理を行うことなく、クロ
ックの再入力により停止前の状態から引き続いて動作さ
せることができる。ダイナミック型ＣＭＯＳ回路によっ
て構成されているキャッシュメモリは、クロック供給開
始によってプリチャージから動作が開始されるようにク
ロックの位相を合わせているので停止解除後に直ちにア
クセスを行うことができる。
【００７２】スタンバイコントロールレジスタは、上記
のような動作を行う必要のない回路ブロックを指定する
ことにより、例示的に示されているＤＭＡＣ、ＤＩＶ
Ｕ、ＭＵＬＴ及び１つのブロックＳＹＳＣとして示され
ている上記ＦＲＴ、ＷＤＴ及びＳＣＩのような周辺モジ
ュールに対するクロックの入力を停止させる制御信号Ｓ
ＴＢＹ、ＤＲＴＳＴＰ、ＳＣＩＳＴＰ及びＭＵＬＴＳＴ
Ｐ、ＤＩＶＵＳＴＰ、ＤＭＡＣＳＴＰ等のような制御信
号によって対応する回路ブロックのクロック入力を停止
させる。
【００７３】
【表１】
【００７４】表１には、上記スタンバイコントロールレ
ジスタによる動作モードの一覧表が示されている。表１
においてＨｉＺはハイインピーダンス状態を意味してい
る。モジュールストップモードが指定されると、上記の
ような制御信号ＳＴＢＹ、ＤＲＴＳＴＰ、ＳＣＩＳＴＰ
及びＭＵＬＴＳＴＰ、ＤＩＶＵＳＴＰ、ＤＭＡＣＳＴＰ
等による回路ブロックのクロック入力が停止される。
【００７５】中央処理装置ＣＰＵが動作を停止している
スリープモードの解除方法は、割り込み、ＤＭＡアドレ
スエラー、パワーオンリセット、マニアルリセットによ
り行われる。クロック発生回路ＣＰＧの動作停止により
必然的に中央処理装置ＣＰＵ及び周辺モジュールも動作
が停止しているスタンバイモードの解除方法は、ＮＭＩ
割り込み、パワーオンリセット、マニュアルリセットに
より行われる。これに対してモジュールストップモード
は、上記スタンバイコントロールレジスタの所定ビット
を０にリセットすることにより行われる。
【００７６】上記のような各モードを設けることによ
り、シングルチップマイクロコンピュータの内部で、ク
ロック発生回路の動作そのものも含めてクロックの供給
が必要な回路のみ供給されるから、クロックパルスが伝
えられる配線経路での負荷容量をチャージアップ／ディ
スチャージさせることにより生じる無駄な電流消費を削
減することができる。これにより、電池駆動される携帯
機器に搭載されるシングルチップマイクロコンピュータ
としては特に必要とされる低消費電力化を図ることがで
きる。
【００７７】図５には、上記ブレークコントローラＵＢ
Ｃの基本的な一実施例のブロック図が示されている。ブ
レークコントローラＵＢＣは、中央処理装置ＣＰＵ又は
直接メモリアクセス制御装置ＤＭＡＣが発生するバスサ
イクルの内容に応じて中央処理装置ＣＰＵにユーザブレ
ーク割り込みを要求する。この機能を活用することによ
りセルフデバッガが構築でき、ユーザーのプログラムデ
バッグを容易にする。このブレークコントローラＵＢＣ
は、チャンネルＡとチャンネルＢの２チャンネルあり、
チャンネルＢはデータを指定してブレークさせることが
できる。
【００７８】ＢＡＲＡＨとＢＡＲＡＬ及びＢＡＲＢＨと
ＢＡＲＢＬは、Ａチャンネル及びＢチャンネル用のブレ
ークアドレスレジスタである。ＢＡＭＲＡＨとＢＡＭＲ
ＡＬ及びＢＡＭＲＢＨとＢＡＭＲＢＬは、Ａチャンネル
及びＢチャンネル用のブレークアドレスマスクレジスタ
である。これにより、Ａチャンネル及びＢチャンネルに
おいてブレークをかけるアドレスの指定と各ビットごと
のマクスが可能にされる。
【００７９】ＢＤＲＢＨとＢＤＲＢＬは、Ｂチャンネル
用のブレークデータレジスタである。ＢＤＭＲＢＨとＢ
ＤＭＲＢＬは、Ｂチャンネル用のブレークデータマスク
レジスタである。これにより、Ｂチャンネルにおいてブ
レークをかけるデータの指定の指定と各ビットごとのマ
クスが可能にされる。
【００８０】ＢＢＲＡはＡチャンネル用のブレークバス
サイクルレジスタＡであり、ＢＢＲＢはＢチャンネル用
のブレークバスサイクルレジスタＢである。ＢＲＣＲ
は、ブレークコントロールレジスタである。これらによ
り、上記アドレス又はデータの条件の他に、（１）ＣＰ
Ｕサイクルか周辺サイクルの一方又は両方、及びバスリ
リース時のチップ外部のバスサイクルを周辺サイクルに
含めるかどうか、（２）命令フェッチかデータアクセス
の一方又は両方、（３）読み出しか書き込みの一方又は
両方、（４）オペランドサイズ（ロングワード、ワー
ド、バイトアクセス）のような条件が組み合わせれてブ
レークをかけることができる。
【００８１】図６には、上記ブレークコントローラＵＢ
Ｃの一実施例の詳細なブロック図が示されている。この
実施例では、ブレークコントローラＵＢＣに次のような
機能が付加される。前記図１の実施例のようにバス分離
によって中央処理装置ＣＰＵと直接メモリアクセス制御
装置ＤＭＡＣ及び外部バスインターフェイスＯＢＩＦと
は分離されている。そのため、キャッシュメモリにミス
ヒットが発生した場合には、外部メモリをアクセスして
データを取り込む必要がある。
【００８２】バストランシーバは、制御信号Ｃ１により
第１のアドレスバスＡＢ１のアドレス信号を第２のアド
レスバスＡＢ２に伝達する。すなわち、キャッシュメモ
リにおいてミスヒットが生じると、制御信号Ｃ１により
上記アドレスバスＡＢ１のアドレス信号をアドレスバス
ＡＢ２に伝え、外部バスインターフェイスＯＢＩＦを介
して外部メモリをアクセスすることができる。このとき
の外部メモリから読み出されたデータは、キャッシュの
データメモリＣＤＭを介して中央処理装置ＣＰＵに伝え
られる。
【００８３】同図では、レジスタＢＡＲＡは、前記レジ
スタＢＡＲＡＨとＢＡＲＡＬの２本のレジスタを合わせ
たものである。他のレジスタＢＡＲＢ、ＢＤＲＢとそれ
ぞれに対応したマスクレジスタＢＡＭＲＡ、ＢＡＭＲＢ
及びＢＤＭＲＢもそれぞれ同様に図５の２本のレジスタ
を合わせたものである。
【００８４】この実施例では、シンクロナスダイナミッ
ク型ＲＡＭ，ダイナミック型ＲＡＭ，擬似スタティック
型ＲＡＭのアクセスを高速にするために、Ｒowアドレス
コンパレータが設けられる。Ｒowアドレスレジスタに上
記各ＲＡＭのロウアドレスをセットしておいて、同じロ
ウアドレスを指定したときに、上記コンパレータからヒ
ット信号Ｈitを発生させてバスステートコントローラＢ
ＳＣを介して上記各ＲＡＭのワード線を選択状態にした
ままアクセスすることにより高速動作を行うようにする
ものである。
【００８５】ブレークコントローラＵＢＣは、上記のよ
うに第１バス及び第２バスに接続されてレジスタに設定
されたアドレスとの比較動作を行っている。そこで、第
２のバスに接続されるコンパレータとアドレスレジスタ
を利用し、キャッシュメモリに格納されているデータの
アドレスをセットしておく。このようにしておけば、直
接メモリアクセス制御装置ＤＭＡＣが誤ってキャッシュ
メモリに格納されているアドレスに対して書き込みを行
うことによるデータを破壊を監視することができる。つ
まり、内部バスを分割して、内部回路の高速化や低消費
電力化を図るだけで、この実施例のような手当を行わな
い場合には、キャッシュメモリのデータが破壊されてし
まっても中央処理装置ＣＰＵが検知できなく、システム
として重大な欠陥を持つものとなってしまう。
【００８６】図７には、上記バスステートコントローラ
ＢＳＣの一実施例のブロック図が示されている。上記バ
スステートコントローラＢＳＣは、アドレス空間を管理
し、８つの空間で最適なアクセスができるよう必要に応
じて外部バスインターフェイスＯＢＩＦを通して制御信
号を出力する。これにより、ダイナミック型ＲＡＭ、シ
ンクロナスダイナミック型ＲＡＭ、擬似スタティック型
ＲＡＭなどの各種メモリ及び周辺ＬＳＩと直結できる。
【００８７】上記エリア制御部は、アドレス空間を４つ
に分割して管理を行う。つまり、アドレス空間は、アー
キテクチャ上は４Ｇバイトあるが、メモリ空間としては
２５６Ｍバイトあり、これを２つに分割して一方をキャ
ッシュメモリを介してアクセスを行う空間、他方をキャ
ッシュメモリを介さずにアクセスする空間とするが、物
理的には同一の１２８Ｍバイトの空間に対するアクセス
となる。１２８Ｍバイトの物理空間を４個の部分空間
（ＣＳ０空間からＳＣ３空間）に分割して使用し、各空
間は最大リニア３２Ｍバイトとされる。上記ＣＳ０〜Ｃ
Ｓ３の空間毎に、ダイナミック型ＲＡＭ、シンクロナス
ダイナミック型ＲＡＭ、擬似スタティック型ＲＡＭ及び
バーストＲＯＭなどのメモリの種類の指定を設定でき
る。ＣＳ０は通常空間とバーストＲＯＭに、ＣＳ１は通
常空間に、ＣＳ２は通常空間とシンクロナスダイナミッ
ク型ＲＡＭに、ＣＳ３は通常空間とシンクロナスダイナ
ミック型ＲＡＭ、ダイナミック型ＲＡＭ、擬似スタティ
ック型ＲＡＭにそれぞれ指定して使用できる。
【００８８】キャッシュ制御の空間としては、キャッシ
ュパージのための前記物理空間に対応した連想パージ空
間（１２８Ｍバイト）、アドレスアレイ（タグアドレ
ス）を読み書きするためのアドレスアレイリード／ライ
ト空間（１２８Ｍバイト）、データアレイを強制的に読
み書きするためのキャッシュ強制リード／ライト空間が
設けられている。
【００８９】この他、空間ごとにバス幅（８ビット、１
６ビット、または３２ビット）を選択可能にされる。空
間に対応した制御信号出力ができる。ウェイト制御部で
は、空間ごとにウェイトステートの挿入を制御できる。
また、高速の内部バス（第２のバス）と低速の周辺バス
（第３のバス）とではバスサイクルがことなるので、内
部バスの信号を周辺バスに転送するとき及び周辺バスの
信号を内部バスに転送するときには、ウェイトを挿入し
て同期化を図るものである。
【００９０】メモリ制御部では、リフレッシュ機能が設
けられ、ＣＡＳビフォワーＲＡＳリフレッシュとセルフ
リフレッシュが用意されている。リフレッシュ用カウン
タのクロックセレクトによりリフレッシュ間隔を設定で
きるようにされる。
【００９１】ダイナミック型ＲＡＭを直結できるインタ
ーフェイスを備えている。つまり、ロウアドレス／カラ
ムアドレスのマルチプレクス出力と、リード時のバース
ト転送、連続アクセスに対する高速ページモード、連続
しない同一ロウアドレスアクセスに対するＲＡＳダウン
モード、及びＲＡＳプリチャージタイム確保用ＴＰサイ
クル発生が可能とされる。また、シンクロナスダイナミ
ック型ＲＡＭを直結できるインターフェイスを備えてい
る。ロウアドレス／カラムアドレスのマルチプレクス出
力と、バーストリード、シングルライトによるメモリア
クセスと、バンクアクティブモードによるカラム連続ア
クセスが可能にされる。
【００９２】上記ダイナミック型ＲＡＭやシンクロナス
ダイナミック型ＲＡＭの制御のために必要なアドレスス
トローブ信号／ＲＡＳ、／ＣＡＳやシンクロナスダイナ
ミック型ＲＡＭやダイナミック型ＲＡＭに対するモード
設定のための制御信号の発生は、メモリ制御信号発生回
路ＭＣＴＧにより行われる。つまり、エリア制御部にお
いて、ダイナミック型ＲＡＭ又はシンクロナスダイナミ
ック型ＲＡＭが割り当てられた空間に対するアクセスで
あることを検知すると、それに応じで上記制御信号が発
生される。また、シンクロナスダイナミック型ＲＡＭに
対するモード設定は、後に説明するようにＣＰＵが特定
のアドレスをアクセスすると、それをエリア制御部で検
知し、メモリ制御信号発生回路に起動をかけてモード設
定の制御信号を発生せさる。
【００９３】バス使用権コントローラでは、前記端子Ｍ
Ｄ５によるハイレベル／ロウレベルの入力により、マタ
タ／スレーブモードの切り換えが行われる。マスタモー
ドのときには、／ＢＲＬＳと／ＢＧＲにより外部からの
バス解放要求を受け、バス使用許可信号を出力する。ス
レーブモードのときには、上記同じ端子を／ＢＡＣＫと
／ＢＲＥＱとして用いる。つまり、バス使用権要求信号
を出力し、バス使用許可信号を受けてマスタ側のバスを
アクセスする。
【００９４】図７において、エリア制御部に対応して設
けられたＢＣＲ１とＢＣＲ２は、バスコントロールレジ
スタである。ウェイト制御部に対応して設けられたＷＣ
Ｒは、ウェイトステートコントロールレジスタである。
メモリ制御部に対応して設けられたＭＣＲは、個別メモ
リコントロールレジスタである。ＲＴＣＳＲは、リフレ
ッシュコントロール／ステータスレジスタである。ＲＴ
ＣＮＴは、リフレッシュタイマカウンタである。ＲＴＣ
ＯＲは、リフレッシュタイムコンスタントレジスタであ
る。ＢＣＲ１の１ビットを読み出すことにより前記端子
ＭＤ５の入力値を読み出すことができ、ソフトウェアが
マスターモードかスレーブモードかの識別を行うことが
できる。
【００９５】図８には、バスステートコントローラＢＳ
Ｃと外部バスインターフェイスＯＢＩＦによるシンクロ
ナスダイナミック型ＲＡＭ（以下、ＳＤＲＡＭという）
との接続例を説明するためのブロック図が示されてい
る。同図には、基本的なメモリとしてスタティック型Ｒ
ＡＭ（以下、ＳＲＡＭという）の接続例も合わせて示さ
れている。
【００９６】図９には、上記ＳＤＲＡＭのバーストリー
ド動作を説明するためのバスサイクル波形図が示されて
いる。なお、同図では省略されているが、クロックイネ
ーブル信号ＣＫＥはハイレベルにされて、ＳＤＲＡＭに
はクロックＣＫＩＯが入力されている。このクロックＣ
ＫＩＯに対して、中央処理装置ＣＰＵのクロックφは、
位相が９０°遅れるようにされている。言い換えるなら
ば、中央処理装置ＣＰＵ側からみれば、ＳＤＲＡＭのク
ロックは位相が９０°進められている。このような位相
関係のクロックを形成するために、前記クロック発生回
路では、倍周回路によりクロックφの４倍の周波数の基
本クロックを形成しておいて、それを１／４分周してシ
ステムクロックφを形成するとともに、上記９０°位相
がずれたＳＤＲＡＭ用のクロックＣＫＩＯを形成してい
る。／ＢＳはバスサイクルをモニタするためのストロー
ブ信号でありＳＤＲＡＭには接続されない。
【００９７】最初のサイクルＴｒでは、ＳＤＲＡＭが割
り当てられた空間に対応した信号／ＣＳｎがロウレベル
にされ、ロウアドレスストローブ信号／ＲＡＳがロウレ
ベルにされてロウアドレスが取り込まれる。次のサイク
ルＴc1では、カラムアドレスストローブ信号／ＣＡＳが
ロウレベルにされてカラムアドレスが取り込まれる。こ
れと同期して／ＢＳもロウレベルにされる。このように
中央処理装置ＣＰＵ側からクロックφの立ち上がりエッ
ジに同期して出力される信号／ＣＳｎ、／ＲＡＳや／Ｃ
ＡＳ及びアドレスに対して、ＳＤＲＡＭにおいてクロッ
クＣＫＩＯの立ち上がりエッジに同期して上記各信号を
取り込むものであり、上記９０°の位相のずれによって
十分な動作マージンを確保することができる。つまり、
ＳＤＲＡＭにおいては、十分なセットアップ時間とホー
ルド時間とを持って外部からの信号を取り込みことがで
きる。
【００９８】３番目のサイクルＴc2では、／ＣＡＳと／
ＢＳがハイレベルにリセットされる。そして、４番目以
降Ｔd1〜Ｔd4の４サイクルにわたってＳＤＲＡＭからデ
ータＤ３１〜Ｄ０が連続して読み出される。このような
バーストリードによって、４×４＝１６バイトのデータ
を読み出すことができる。
【００９９】図１０には、上記ＳＤＲＡＭのシングルラ
イト動作を説明するためのバスサイクル波形図が示され
ている。最初のサイクルＴｒでは、ＳＤＲＡＭが割り当
てられた空間に対応した信号／ＣＳｎがロウレベルにさ
れ、ロウアドレスストローブ信号／ＲＡＳがロウレベル
にされてロウアドレスが取り込まれる。また、書き込み
動作を指示する信号ＲＤ＊／ＷＲがロウレベルにされ
る。次のサイクルＴc1では、カラムアドレスストローブ
信号／ＣＡＳがロウレベルにされてカラムアドレスが取
り込まれる。これと同期して／ＢＳもロウレベルにさ
れ、データＤ３１〜Ｄ０が取り込まれ、選択されたメモ
リセルに書き込みが行われる。このように２サイクルで
４バイトの書き込みが行われる。
【０１００】図１１には、基本バスサイクルを説明する
ための波形図が示されいてる。この基本バスサイクルに
より、例えば上記ＳＲＡＭやＲＯＭ等のメモリアクセス
が行われる。基本バスサイクルでは、Ｔ１とＴ２のよう
な２ステートにより行われる。同図では、／ＲＤによる
リード動作の場合と／ＷＥｎによるライト動作の場合が
合わせて示されている。
【０１０１】図１２には、バスステートコントローラＢ
ＳＣと外部バスインターフェイスＯＢＩＦによるダイナ
ミック型ＲＡＭ（以下、ＤＲＡＭという）との接続例を
説明するためのブロック図が示されている。同図のＤＲ
ＡＭは、×１６ビット構成のものであり、ＣＡＳ２本方
式（／ＵＣＡＳ＊／ＬＣＡＳ）による上側と下側バイト
アクセスが可能にされる。
【０１０２】図１３には、上記ＤＲＡＭの高速ページモ
ードを説明するためのバスサイクル波形図が示されてい
る。高速ぺージモードでは、ロウアドレスを固定してお
いて、言い換えるならば、ワード線を選択状態にしてお
いて、カラムアドレスストローブ信号／ＣＡＳに同期し
てカラムアドレスを順次に入力してデータの読み出し又
は書き込みを連続的に行うものである。この場合、前記
ブレイクコントローラＵＢＣに設けられたＲowアドレス
コンパレータからのヒット信号Ｈitにより、ロウ系のリ
セット動作を省略して自動的に高速ページモードにする
ことができる。同様な動作をＳＤＲＡＭにおいても行う
ようにすることができる。
【０１０３】図１４には、バスステートコントローラＢ
ＳＣと外部バスインターフェイスＯＢＩＦによる擬似ス
タティック型ＲＡＭ（以下、ＰＳＲＡＭという）との接
続例を説明するためのブロック図が示されている。シン
グルチップマイクロコンピュータＭＣＵ側の出力／ＲＡ
Ｓ＊／ＣＥをＰＳＲＡＭのチップイネーブル端子／ＣＥ
に接続し、ＭＰＵ側の出力／ＣＡＳ＊／ＯＥをＰＳＲＡ
Ｍの出力イネーブル＊リフレッシュ制御端子／ＯＥ＊／
ＲＦＳＨに接続する。ＰＳＲＡＭライトイネーブル端子
／ＷＥはＳＲＡＭと同様にＭＣＵの端子／ＷＥｊに接続
される。そして、ＳＲＡＭのチップセレクト端子／ＣＳ
にはＭＣＵの端子／ＣＳｎが供給される。すなわち、Ｐ
ＳＲＡＭは前記の空間分割によりＣＳ３空間に割り当て
られ、このときのＳＲＡＭはそれ以外の空間に割り当て
られる。
【０１０４】図１５には、この発明に係るシングルチッ
プマイクロコンピュータを用いてマルチプロセッサ接続
した場合の一実施例のブロック図が示されている。この
実施例のシングルチップマイクロコンピュータＭＣＵ
は、モード設定端子ＭＤ５にロウレベル／又はハイレベ
ルを入力することにより、マスタモードとスレーブモー
ドに設定することができる。この機能を利用し、同じ２
つのシングルチップマイクロコンピュータの一方をマス
タモードにし、他方をスレーブモードにしてマルチプロ
セッサシステムを構成することができる。
【０１０５】端子ＭＤ５にハイレベル（“１”）が入力
されたものはスレーブモードのシングルチップマイクロ
コンピュータＳ−ＭＣＵとされる。端子ＭＤ５にロウレ
ベル（“０”）が入力されたものはマスタモードのシン
グルチップマイクロコンピュータＭ−ＭＣＵとされる。
マスタ側Ｍ−ＭＣＵは、メインバスを介してメインメモ
リ等の周辺ＬＳＩが接続される。
【０１０６】すなわち、通常のマイクロコンピュータシ
ステムではシステム内に構築されたメインバスには、主
記憶メモリや拡張メモリなど高速メモリをアクセスする
メモリ制御ユニット、主記憶メモリとしてのＤＲＡＭや
ＳＤＲＡＭ，基本制御プログラムが格納されたＲＯＭ、
先端にキーボードが接続されたキーボードコントローラ
等によって構成される。さらに、表示アダプタが上記メ
インバスに接続され、その先端にはＣＲＴ又はＬＣＤ等
のディスプレイが接続されている。そして、上記メイン
バスにはパラレルポート，マウス等のシリアルポート、
フロッピーディスクドライブ、上記メインバスよりハー
ドディスクインターフェイスに変換するバッファコント
ローラが接続される。また、上記メモリ制御ユニットか
らのバスと接続されて拡張ＲＡＭ及び主記憶メモリ等が
接続される。同図では、これらを簡略化してメインメモ
リとしてＳＤＲＡＭのみが設けられる例が示されてい
る。
【０１０７】スレーブ側とされたＳ−ＭＣＵは、特に制
限されないが、ローカルバスが設けられ、そこにローカ
ルメモリ等のローカル周辺ＬＳＩが必要に応じて設けら
れる。このローカル周辺ＬＳＩ等は省略できる。そし
て、バスバッファを介してＳ−ＭＣＵ側のアドレス、デ
ータ及び制御信号はメインバス側の対応する信号線に接
続される。そして、上記のようなモード設定に対応して
Ｓ−ＭＣＵ側の／ＢＲＥＱとして用いられる端子がＭ−
ＭＣＵの／ＢＲＬＳとして用いられる端子に接続され、
Ｍ−ＭＣＵ側の／ＢＧＲとして用いられる端子がＳ−Ｍ
ＣＵの／ＢＡＣＫとして用いられる端子に接続される。
【０１０８】上記Ｍ−ＭＣＵから出力される信号／ＢＧ
Ｒが上記バスバッファの出力イネーブル端子／ＯＥ及び
ゲート端子／Ｇにも入力される。これにより、Ｓ−ＭＣ
Ｕがメインバスの使用許可を受けると上記バスバッファ
が活性化されてスレーブ側Ｓ−ＭＣＵのアドレス信号を
メインバス側に供給して、メインバス上の周辺ＬＳＩ等
のアクセスが可能にされる。
【０１０９】このとき、Ｍ−ＭＣＵから出力され、Ｓ−
ＭＣＵに入力されるクロックＣＫＩＯは、前記のＳＤＲ
ＡＭをアクセスしたときのようにＳ−ＭＣＵの内部クロ
ックφに対して位相が９０°進められたものとすること
により、上記バスバッファを通してメインバス側に供給
する信号伝達の動作マージンを拡大させることができ
る。つまり、上記のような位相差の設定により、ＳＤＲ
ＡＭをアクセスするときと同様に、ラッチ付バスバッフ
ァを通して伝達される信号のセットアップ時間及びホー
ルド時間を十分に確保することができる。
【０１１０】この実施例では、１つのシングルチップマ
イクロコンピュータがモード設定によりマスタモード又
はスレーブモードとして選択的に使用でき、しかも同じ
端子をマスタ用とスレーブ用に切り換えて使用するため
に、端子数が減らすことができる。
【０１１１】図１６には、Ｓ−ＭＣＵからメインバス上
のＳＤＲＡＭをアクセスする場合のタイミング図が示さ
れている。スレーブ側から／ＢＲＥＱを出力し、メイン
側からバス使用許可信号により／ＢＡＣＫがロウレベル
にされると、前記ＳＤＲＡＭをアクセスする場合のよう
にロウアドレス（ＲＯＷ）とカラムアドレス（ＣＯＬＵ
ＭＮ）を出力する。マスタ側では、ラッチ付バスバッフ
ァを通して出力される分（１クロック分）だけ遅れてア
ドレスとコマンドが伝えられ、読み出されたデータもラ
ッチ付バスバッファを通した分だけ遅れてスレーブ側に
伝えられる。
【０１１２】図１７には、この発明に係るシングルチッ
プマイクロコンピュータに内蔵されるキャッシュメモリ
の一実施例のブロック図が示されている。同図は、中央
処理装置ＣＰＵ及びバスステートコントローラも合わせ
て示されている。この実施例のキャッシュメモリは、ア
ドレス入力から該当するデータの出力を１．５サイクル
により実行する。データのリプレースアルゴリズムはＬ
ＲＵ（Least RecentlyUsed)法を用いる。
【０１１３】キャッシュメモリの回路構成は、大きくわ
けてキャッシュタグ（アドレスアレイ）とキャッシュデ
ータ（データアレイ）及びキャッシュコントローラから
構成される。キャッシュタグはアドレスタグと呼ばれる
アドレスの一部を格納しており、キャッシュデータはキ
ャッシュタグに格納されているアドレスタグに対応する
データが格納されている。これにより、上記キャッシュ
タグにに格納されているアドレスの一部が中央処理装置
ＣＰＵからのそれに対応するアドレスとが一致すると、
キャッシュタグからヒット信号が出力されて、並行して
選択されているキャッシュデータから読み出されている
データが中央処理装置ＣＰＵに取り込まれる。もしも、
ミスヒットなら、前記ブレークコントロールＵＢＣ及び
外部バスインターフェイスを通して外部のメインメモリ
をアクセスすることとなる。
【０１１４】図１７において、キャッシュコントロール
レジスタＣＣＲは、キャッシュイネーブル、命令フィル
禁止、データフィル禁止、２ウェイモード、ウェイ指定
等の制御ビットを持っており、動作モードの設定に使用
される。
【０１１５】図２０には、この発明に係るキャッシュメ
モリの動作概念図が示されている。アドレス信号はＡ３
１〜Ａ０の３２ビットから構成される。アドレスＡ３〜
Ａ０の４ビットに対応した１６バイトが１ラインとされ
る。ラインは１つの連想アドレスに関連づけられたデー
タの塊である。アドレス信号Ａ９〜Ａ４の６ビットによ
り６４エントリを持つようにされる。そして、アドレス
信号Ａ２８〜Ａ１０までの１９ビットのアドレス信号が
タグアドレスとしてキャッシュタグに書き込まれてい
る。アドレス信号Ａ３１〜Ａ２９までの３ビットは、ア
クセス空間指定に用いられる。
【０１１６】０〜６３からなる６４エントリに対応して
ＬＲＵ情報が設けられる。ＬＲＵ情報は、６ビットから
構成される。ＬＲＵリプレースの判定に使用する過去の
アクセスに関する情報は６ビットにより表される。６ビ
ットで表される組み合わせは、６４通りあるが、初期値
を０として２４通りの組み合わせが使用される。そし
て、最下位ビットが２ウェイとして使用するときに利用
されるよう組み合わされている。つまり、４ウェイのう
ちの２ウェイを内蔵ＲＡＭとして使用したときには、ミ
スヒットによるリプレースに使用されるのは最下位ビッ
トが０ならばウェイ３を、１ならばウェイ２を使用する
ようにされる。このことを満足するような２４通りの組
み合わせにより、４ウェイモードのときのＬＲＵ情報の
書き換えが行われる。
【０１１７】上記キャッシュタグから読み出されたタグ
アドレスと中央処理装置ＣＰＵから出力されるＡ２８〜
Ａ１０からなる１９ビットのアドレス信号とが一致し、
バリッドビットＶが１であるときには、ヒット信号が出
力されてキャッシュデータから１６バイトのデータが読
み出される。この１６バイトの中の４バイト（３２ビッ
ト）が２ビットのアドレスＡ３とＡ２により指定されて
中央処理装置ＣＰＵに読み出される。
【０１１８】図１８には、この発明に係るキャッシュメ
モリの一実施例のブロック図が示されている。上記キャ
ッシュタグは、デコーダ、アドレスアレイ及びコンパレ
ータから構成される。アドレスアレイは、４ウェイに対
応して４つからなり、Ａ９−Ａ４のアドレスが入力され
て、６４通りのエントリの１つが選ばれる。各エントリ
は、アドレスタグに対応した１９ビットとアドレス信号
と、１ビットのバッリドビットを記憶するようされる。
それ故、１つのウェイに対応したアドレスアレイは、
（１９＋１）×６４のようにされる。４つのウェイに対
応して６×６４のＬＲＵ情報の記憶部が共通に設けられ
る。
【０１１９】パルスφ１によりアドレス信号を保持する
ラッチ回路は、中央処理装置ＣＰＵがパイプライン動作
によりアドレス信号を出力するので、ミスヒットしたと
きのアドレスを記憶しておくために利用される。アドレ
スアレイから読み出されたアドレスタグと、アドレス入
力の対応する１９ビットのアドレス信号Ａ２８−Ａ１０
は、コンパレータに入力される。
【０１２０】４つのウェイに対応して設けられた４つの
コンパレータのヒット信号は、キャッシュコントローラ
に供給される。また、上記６４のエントリのうち選択さ
れたものに対応したＬＲＵ情報は、キャッシュコントロ
ーラに供給される。もしも、４つのウェイからヒット信
号が出力されないときのリプレースに使用される１つの
ウェイが上記ＬＲＵ情報により決められる。上記アドレ
スアレイから読み出されたアドレスタグは、セレクタに
より診断用データとして出力される。
【０１２１】上記アドレス入力のうちのアドレス信号Ａ
９−Ａ３からなる７ビットのアドレス信号は、データア
レイのデコーダに入力される。データアレイは、３２ビ
ット×２×１２８からなる。アドレス信号Ａ９−Ａ４が
前記６４エントリに対応しており、アドレス信号Ａ３
は、１ライン（３２×４）中の上位３２×２ビットのデ
ータ又は下位の３２×２ビットのデータを選択するよう
にされる。このようにデータアレイの構成を縦長にする
ことにより、後述するような相補データ線の数を減らし
て３２ビットからなる単位のデータの出力を簡単にす
る。
【０１２２】この実施例では、特に制限されないが、キ
ャッシュコントローラからヒット信号が上記データアレ
イのデコーダに入力される。これにより、デコーダにお
いて４つのウェイの中のヒット信号に対応したウェイに
対してのみワード線の選択動作を行うようにして低消費
電力化を図るものである。さらに、上記ヒット信号に対
応したデータアレイのセンスアンプのみを動作させる。
センスアンプにおける消費電流が比較的大きいから、上
記ヒット信号をセンスアンプの制御にのみ使用してもよ
い。すなわち、データアレイのデコーダは、高速読み出
しのために４つのウェイのワード線を選択状態にして、
メモリセルからの読み出し動作を先行させ、ヒット信号
を待ってセンスアンプを動作させるようにして、データ
アレイからの読み出しを高速にするものであってもよ
い。上記ヒット信号に対応したウェイから読み出された
３２×２ビットのデータは、キャッシュコントローラを
通して出力されたアドレス信号Ａ２により選択されるセ
レクタを通して３２ビットのデータが出力される。
【０１２３】上記アドレスタグのコンパレータは、タイ
ミング信号φ１により動作し、これに対してデータアレ
イの出力セレクタは、上記タイミング信号φに対して半
サイイクル遅れたタイミング信号φ２により動作するよ
うにされる。それ故、上記ヒット信号よるデータアレイ
のワード線選択やセンスアンプの制御を行うようにして
も問題ない。出力部に設けられたアライナは、出力デー
タ幅に対応して８ビット、１６ビットの単位でデータを
出力するときに使用される。
【０１２４】上記４ウェイのうち、ウェイ０と１を内蔵
ＲＡＭとして使用することができる。このモードでは、
ウェイ０と１に対応したアドレスタグのヒット信号が無
効にされる。このモードでのウェイ０と１のアクセス
は、データアレイの強制リード・ライト機能により行わ
れる。すなわち、強制リード・ライト機能では、キャッ
シュコントローラによって、ヒット信号に変わる選択信
号によりウェイを選択し、データのリード・ライトを行
うようにするものである。
【０１２５】上記のように２つのウェイ１と２を内蔵Ｒ
ＡＭとして使用したときには、６ビットからなるＬＲＵ
情報の書き込みは、４ウェイと同じようにするが、リプ
レースウェイの選択は、そのうちの最下位１ビットのみ
を参照して、０ならばウェイ３を選択し、１ならばウェ
イ２を選択する。このように２ウェイモードと４ウェイ
モードとで、ＬＲＵ情報の特定ビットを共通にすること
により、リプレースアルゴリズムの簡素化を図ることが
できる。
【０１２６】図１９には、データアレイの一実施例の回
路図が示されている。同図には、２対の相補データ線、
２本のワード線とそれらの交点に設けられる４つのメモ
リセル及びその出力選択とセンスアンプが代表として例
示的に示されている。同図において、Ｐチャンネル型Ｍ
ＯＳＦＥＴは、そのチャンネル部分に矢印が付加される
ことによって、Ｎチャンネル型ＭＯＳＦＥＴと区別され
る。
【０１２７】代表として例示的に素子に回路記号が付さ
れているように、Ｐチャンネル型ＭＯＳＦＥＴＱ１，Ｑ
２とＮチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４からなる２
つのＣＭＯＳインバータ回路の入力と出力とが互いに交
差接続されてラッチ回路とされる。上記ラッチ回路の一
対の入出力ノードと相補データ線ＤＬ０，／ＤＬ０との
間には、Ｎチャンネル型の伝送ゲートＭＯＳＦＥＴＱ
５，Ｑ６が設けられる。これらの伝送ゲートＭＯＳＦＥ
ＴＱ５，Ｑ６のゲートは、ワード線Ｗ０に接続される。
他のメモリセルも前記同様なＣＭＯＳスタティック型メ
モリセルにより構成される。
【０１２８】相補データ線ＤＬ０，／ＤＬ０には、Ｎチ
ャンネル型のプリチャージＭＯＳＦＥＴＱ７，Ｑ８が設
けられる。これらのＭＯＳＦＥＴＱ７，Ｑ８のゲートに
はプリチャージ信号ＰＣが供給される。また、相補デー
タ線ＤＬ０，／ＤＬ０の間には、イコライズ用のＣＭＯ
Ｓスイッチが設けられる。ＣＭＯＳスイッチは、並列形
態に接続されたＮチャンネル型ＭＯＳＦＥＴＱ９とＰチ
ャンネル型ＭＯＳＦＥＴＱ１０からなり、Ｎチャンネル
型ＭＯＳＦＥＴＱ９のゲートにはデータ線イコライズ信
号ＤＥＱが供給され、Ｐチャンネル型ＭＯＳＦＥＴＱ１
０のゲートには上記信号ＤＥＱがインバータ回路Ｎ１に
より反転されて供給される。上記イコライズＭＯＳＦＥ
Ｔは、Ｎチャンネル型ＭＯＳＦＥＴ又はＰチャンネル型
ＭＯＳＦＥＴのみから構成してもよい。
【０１２９】上記２対の相補データ線ＤＬ０，／ＤＬ０
とＤＬ１，／ＤＬ１は、ＣＭＯＳスイッチを通して１つ
のセンスアンプに接続される。すなわち、データ線ＤＬ
０は並列形態に接続されたＮチャンネル型ＭＯＳＦＥＴ
Ｑ１１とＰチャンネル型ＭＯＳＦＥＴＱ１３を介し、デ
ータ線ＤＬ１は同様に並列形態に接続されたＮチャンネ
ル型ＭＯＳＦＥＴＱ１６とＰチャンネル型ＭＯＳＦＥＴ
Ｑ１８を介してそれぞれ共通データ線ＣＤＬ０に接続さ
れる。データ線／ＤＬ０は並列形態に接続されたＮチャ
ンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯＳＦ
ＥＴＱ１４を介し、データ線／ＤＬ１は同様に並列形態
に接続されたＮチャンネル型ＭＯＳＦＥＴＱ１７とＰチ
ャンネル型ＭＯＳＦＥＴＱ１９を介してそれぞれ共通デ
ータ線／ＣＤＬ０に接続される。これらのＣＭＯＳスイ
ッチには、選択信号ＳＥＬが交差的に供給されることに
より、相補データ線ＤＬ０，／ＤＬ０又はＤＬ１，／Ｄ
Ｌ１のいずれか一方が選択される。上記信号ＳＥＬは、
例えば前記アドレス信号Ａ２により形成される。
【０１３０】共通データ線ＣＤＬ０，／ＣＤＬ０には、
ＣＭＯＳラッチ回路からなるセンスアンプの入力に接続
される。センスアンプは、Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ２２とＱ２３とＮチャンネル型ＭＯＳＦＥＴＱ２４と
Ｑ２５からなる２つのＣＭＯＳインバータ回路の入力と
出力とが交差接続されてラッチ回路にされる。そして、
上記Ｐチャンネル型ＭＯＳＦＥＴＱ２２とＱ２３のソー
スには、Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ２６
を介して動作電圧ＶＣＣが与えられ、上記Ｎチャンネル
型ＭＯＳＦＥＴＱ２４とＱ２５のソースには、Ｎチャン
ネル型のスイッチＭＯＳＦＥＴＱ２７を介して回路の接
地電位が与えられる。上記Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ２６のゲートには、センスアンプ動作信号／ＳＡＣが
供給され、Ｎチャンネル型ＭＯＳＦＥＴＱ２７のゲート
には、センスアンプ動作信号ＳＡＣが供給される。
【０１３１】上記センスアンプの入力である共通データ
線ＣＤＬ０，／ＣＤＬ０には、イコライズ用のＮチャン
ネル型ＭＯＳＦＥＴＱ２０とＰチャンネル型ＭＯＳＦＥ
ＴＱ２１が並列形態に設けられる。上記Ｎチャンネル型
ＭＯＳＦＥＴＱ２０のゲートには、センスアンプイコラ
イズ信号ＳＥＱが供給され、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ２１のゲートには、上記信号ＳＥＱがインバータ回
路Ｎ３により反転れて供給される。この実施例のセンス
アンプは、高感度で正帰還ループを持つラッチ回路によ
り構成されているので、上記信号／ＳＡＣとＳＡＣによ
り動作開始前に上記イコライズＭＯＳＦＥＴＱ２０とＱ
２１により入力レベルを一致させておいて、共通データ
線ＣＤＬ０と／ＣＤＬ０の電位差が選択されたメモリセ
ルからの記憶情報に従った所定電位を持つようにされる
と、上記信号信号／ＳＡＣとＳＡＣによりそれを増幅し
て共通データ線ＣＤＬ０と／ＣＤＬ０をハイレベル／ロ
ウレベルに増幅する。これらの信号は、図示しない読み
出し経路を通して出力される。なお、上記イコイズ用Ｍ
ＯＳＦＥＴは、Ｎチャンネル型ＭＯＳＦＥＴ又はＰチャ
ンネル型ＭＯＳＦＥＴのみにより構成してもよい。
【０１３２】上記のようなＣＭＯＳラッチ形態のセンス
アンプを用いた場合には、上記増幅動作によって共通デ
ータ線ＣＤＬ０と／ＣＤＬ０の電位がハイレベル／ロウ
レベルになると、ＣＭＯＳラッチ回路において定常的な
直流電流が流れなくなるので、低消費電力化を図ること
ができる。そして、前記のようにヒット信号により上記
センスアンプ動作信号ＳＡＣと／ＳＡＣを発生させるよ
うすれば、４つのウェイのうち１つのウェイに対応した
センスアンプのみが動作することとなって、消費電流を
ほぼ１／４のように大幅に低減できる。
【０１３３】上記共通データ線ＣＤＬ０と／ＣＤＬ０
は、書き込み選択信号ＷＳによりスイッチ制御されるＮ
チャンネル型ＭＯＳＦＥＴＱ２８とＱ２９を介してライ
トアンプに接続される。ライトアンプは、インバータ回
路Ｎ４〜Ｎ７からなり、入力データＤ０を受けるＣＭＯ
Ｓインバータ回路Ｎ４の出力信号が駆動用インバータ回
路Ｎ７と、反転インバータ回路Ｎ５及び駆動インバータ
回路Ｎ６を通して相補の書き込み信号とされる。この相
補の書き込み信号は、上記スイッチＭＯＳＦＥＴＱ２８
とＱ２９を通して共通データ線ＣＤＬ０，／ＣＤＬ０に
伝えられる。
【０１３４】以上のように１つのウェイのデータアレイ
は、上記のような２対の相補データ線に対して１つのセ
ンスアンプ、１つのライトアンブが３２組設けられる。
これにより、メモリアレイ部では、３２×２の相補デー
タ線と１２８本のワード線により構成され、３２ビット
のデータの入出力が行われる。
【０１３５】図２１には、この発明に係るシングルチッ
プマイクロコンピュータに内蔵される上記直接メモリア
クセス制御装置ＤＭＡＣの一実施例のブロック図が示さ
れている。この実施例では、ＣＨ０とＣＨ１の２つのチ
ャンネルを持つようにされる。上記チャンネルＣＨ０と
ＣＨ１に対応して、それぞれ２つの回路ブロックが設け
られる。各回路ブロックの記号に付された数字０と１
は、上記チャンネルＣＨ０とＣＨ１に対応した回路であ
る。
【０１３６】上記のような２つのチャンネルＣＨ０とＣ
Ｈ１に対応して設けられる回路は、以下の通りである。
ＳＡＲ０，１は、ソース・アドレス・レジスタである。
これらのＳＡＲ０と１は、それぞれが３２ビットからな
り、ＤＭＡ転送元のスタート・アドレスが設定される。
これらのＳＡＲ０，１は、動作中若しくは転送終了後に
別途設定されたアドレス計算条件に従って、常に次の転
送アドレス値を保持するようにされる。
【０１３７】ＤＡＲ０，１は、デステイネーション・ア
ドレス・レジスタであり、これらのＤＡＲ０，１は、そ
れぞれが３２ビットからなり、ＤＭＡ転送先のスタート
・アドレスが設定される。これらのＤＡＲ０，１は、動
作中若しくは転送終了後に別途設定されたアドレス計算
条件に従って、常に次の転送アドレス値を保持するよう
にされる。
【０１３８】ＴＣＲ０，１は、トランスファー・カウン
ト・レジスタであり、これらのＴＣＲ０，１は、それぞ
れが３２ビットからなり、ＤＭＡ転送回数が設定され、
動作中若しくは転送終了後は、残りの転送回数を保持す
るようにされる。オールゼロ(all"0")設定時は、２の２
４乗回（最大転送回数）になる。ＶＣＲ０，１及びＶＣ
Ｒ２，３は、チャンネルＣＨ０と１に２本ずつが対応さ
れたベクタレジスタである。各ＶＣＲ０〜ＶＣＲ３は、
それぞれが８ビットから構成され、ＤＭＡＣの割り込み
ベクタアドレスが設定される。設定は中央処理装置ＣＰ
Ｕから行われ、割り込み発生時に中央処理装置ＣＰＵが
ベクタフェッチする。
【０１３９】上記チャンネルＣＨ０とＣＨ１共通の回路
ブロックとしては、次のものがある。ＤＭＡＯＲは、Ｄ
ＭＡ・オペレーション・レジスタであり、ＣＨＣＲ０と
１は、上記ＤＭＡＯＲに対応して設けられたチャンネル
・コントロール・レジスタである。ＡＵは、アドレス演
算器であり、ＤＥＣはオールゼロ検出器付のデクリメン
タである。そして、ＭＤＢ０〜３は、１２８ビット転送
用４段データバッファである。このデータバッファＭＤ
Ｂ０〜４により、キャッシュメモリの１ラインに対応し
たデータ転送が行われ、ＳＤＲＡＭに対してバーストリ
ードによって４サイクル×３２ビットのデータ転送が行
われる。上記以外に、ＤＭＡ要求／選択レジスタ０，１
や転送シーケンス制御回路、ホストインターフェイス、
及び優先権制御回路等が設けられる。
【０１４０】上記のようにキャッシュメモリの単位デー
タ数、ＳＤＲＡＭのバーストリードによる読み出しデー
タ数及びＤＭＡＣのデータバッファとの間で整合性を採
ることにより、ＤＭＡＣによるＳＤＲＡＭと他のメモリ
又は周辺ＬＳＩとの間でのデータ転送を効率よく行うこ
とができる。
【０１４１】図２２には、この発明に係るＤＭＡＣとそ
の周辺部の一実施例の概略ブロック図が示されている。
この発明に係るシングルチップマイクロコンピュータの
内部バスＢ２に接続される。このバスＢ２には、同図で
は省略されているが、前記のようなインターフェイスＯ
ＢＩＦを介して外部バスＢ４に接続される外部メモリ等
とキャッシュメモリや内部に設けられる周辺モジュール
との間でのデータ転送を行う。
【０１４２】アドレスモードは、デュアルアドレスモー
ドとシングルアドレスモードとがある。デュアルアドレ
スモードでは転送元と転送先のアクセスを２回のバスサ
イクルに分け、それぞれに対してアドレスを出力する。
シングルアドレスモードでは、外部メモリに対してアド
レッシングすると同時に外部Ｉ／Ｏデバイスを／ＤＡＣ
Ｋ信号によりアクセスし、ＤＭＡ転送を１バスサイクル
間で行う。
【０１４３】バスモードには、サイクルスチールモード
とバーストモードがある。サイクルスチールモードで
は、１語のＤＭＡ転送終了後、バス権を解放し、他のバ
スマスタにバス権を渡す。バーストモードでは、バス権
を獲得すると、転送終了条件が満たされるまで連続して
転送を続ける。ただし、外部リクエストモードのとき
に、／ＤＲＥＱ端子をレベルでサンプリングする場合に
は、端子に応じて転送を行う。
【０１４４】転送要求は、外部要求、内蔵周辺モジュー
ルからの要求、オートリクエストがある。外部要求は、
／ＤＲＥＱ０端子によりチャンネルＣＨ０を、／ＤＲＥ
Ｑ１によりチャンネルＣＨ１を起動することができる。
／ＤＥＱ０，１端子のサンプリングは立ち下がりエッジ
とレベルとを選択することができる。内蔵周辺モジュー
ルからの要求には、内蔵ＳＣＩ０の受信データフルと、
内蔵ＳＣＩの送信データ線エンプティとがある。これら
の要求は、ＤＭＡ転送サイクルを起動することにより、
自動的にクリアされる。オートリクエストは、ＤＭＡＣ
のチャンネルコントロールレジスタＣＨＣＲｎ（０，
１）のＤＥビットをセットすることにより転送動作を開
始するものである。
【０１４５】ＤＭＡＣに同時に複数のチャンネルの転送
要求がある場合、優先順位に従って転送チャンネルが決
定される。優先順位には、優先順位固定モード、交代モ
ードがある。優先順位固定モードでは、各チャンネル間
の優先順位は変化しない。１又は０の２通りのチャンネ
ルを固定的に優先順位にすることができる。交代モード
では、チャンネルＣＨ０とＣＨ１のチャンネル間で優先
順位を交代するモードであり、優先順位を変更するタイ
ミングは、ラウンドロビン方式でチャンネルＣＨ０又は
チャンネルＣＨ１の転送が１転送単位（バイトあるいは
ワード）終了したときとされる。
【０１４６】図２３には、除算器ＤＩＶＵの一実施例の
ブロック図が示されている。この実施例の除算器ＤＩＶ
Ｕは、符号付６４ビット÷３２ビット又は３２ビット÷
３２ビットの除算を行い、３２ビットの商と３２ビット
の余りを求めることができる。演算でオーバーフロー又
はアンダフローが発生したときには、指定により中央処
理装置ＣＰＵに対して割り込みを発生させることができ
る。
【０１４７】同図において、ＪＲは除数レジスタであ
り、ＨＲＬ３２は３２ビット用被除数レジスタＬであ
り、ＨＲＨは被乗数レジスタＨ、ＨＲＬは被除数レジス
タＬであり、２つ合わせて６４ビットの被乗数を入力す
ることがきる。ＢＡＲは余りレジスタ、ＢＳＲは商レジ
スタである。ＣＯＮＴはコントロールレジスタであり、
ＶＣＴは割り込みベクタレジスタである。この実施例の
乗算器ＤＩＶＵは、中央処理装置ＣＰＵから上記被除数
と除数が設定されると、除算を開始しておよそ３７サイ
クルにＢＳＲに商を、ＢＡＲに余りをセットして自動的
に演算を終了する。もしも、オーバーフロー又はアンダ
フローが生じると、指定により内部割り込み信号が発生
される。
【０１４８】上記乗算器ＤＩＶＵは、内部バスＢ２から
切り離された状態で約３８サイクルにわたって除算を行
うものである。それ故、中央処理装置ＣＰＵ等は、内部
バスを使用したデータ処理等を並行して行うことができ
る。
【０１４９】図２４には、３次元物体を２次元からなる
表示画面上に遠近法により表示するための３次元画像処
理の概念を説明するための説明図が示されている。同図
には、古代ギリシャ風の神殿を２次元画面上に表示させ
る例が示されている。
【０１５０】神殿を特定する点ｐ１，ｐ２等は、神殿の
持つ原点に対してｘ１，ｙ１及びｚ１やｘ２，ｙ２，ｚ
２の座標を持っている。最初に行われるデータ処理は、
上記各神殿を特定する点ｐ１，ｐ２等の固有の座標を、
それを見る視点Ｐを原点とする新たな方向Ｘ’，Ｙ’及
びＺ’軸に対応した座標に変化する。これが座標変換処
理である。つまり、神殿をどの位置でどの角度から見る
のかに対応して神殿を特定する各点の座標が相対的座標
に置き換えられる。
【０１５１】
【式１】
【０１５２】上記式１において、 x1',y1',z1'は、神殿
の点p1の変換された座標であり、x1,y1,z1は、神殿の持
つ固有の原点に対応した座標である。上記式１の行列式
から、x1'=x1・T00 ＋y1・T10 ＋z1・T20 ＋ 1・T30 の
ような積和演算により求めることができる。同様に、y
1'=x1・T01 ＋y1・T11 ＋z1・T21 ＋ 1・T31 のよう求
められ、z1'=x1・T02 ＋y1・T12 ＋z1・T22 ＋ 1・T32
のように求められる。
【０１５３】上記のように座標変換点ｐ１はｐ１’のよ
うに座標変換された後に、点Ｐと上記各座標ｐ１’を結
ぶ直線と表示画面Ｓと交わる交点の座標座標ｘ１”，ｙ
１”が表示画面Ｓ上の点とされる。このため、座標ｘ
１”，ｙ１”は、原点Ｐに対する２次元画面Ｓと上記神
殿の相対座標ｐ１’との距離の割合により求められる。
それ故、表示画面上の座標を求めるという遠近処理は、
除算処理により行われることとなる。
【０１５４】上記のようにして求められた各２次元画面
上の座標は、画面Ｓ内にあるかその外にあるかの判定が
行われ、２つの点が画面Ｓ内にあればそれを結ぶ直線と
なり、１つの点又は両方とも画面から外れたときには、
画面Ｓを中心にして上下左右の４画面、斜め上下の４画
面のいずれかに点が存在するかにより、画面Ｓを通過す
る線となるのか否かの判定が行われて、画面からはずれ
た点に対応した直線が引かれる。このような処理はクリ
ップ（クリッピング）処理と呼ばれる。クリッピングで
は、上記画面Ｓを中心とした上下左右、斜め上下の合計
８画に点が存在するか否かの処理であるで、除算により
求められた点ｘ１”，ｙ１”等と上記面を区切るＸとＹ
の境界アドレスと大小比較を繰り返すことにより実行さ
れる。
【０１５５】ディジタル回路により行われる除算は、引
算の繰り返しにより実施される。それ故、除算動作時間
は必然的に長くなってしまう。すなわち、前記変換処
理、遠近処理及びクリップ処理を従来のように順次に行
うようにすると、１秒間に６０枚からなる動画を描こう
とすると、従来のマイクロコンピュータでは精々アニメ
ーション程度の動画しか描くことができない。立体的な
映像を描く場合には、曲面を三角形の組み合わせにより
表現するととなり、上記１／６０秒間に描くことができ
る三角形の数に比例して表現できる映像信号の緻密度が
決まることとなる。２８．７ＭＨｚのような高い周波数
のクロックで動作する、従来の高速なマイクロコンピュ
ータにおいては、上記クリッピング処理を省略した場
合、１／６０に描くことのできる三角形の数は５００〜
９００程度である。上記三角形の数が５００程度でアニ
メーション程度の平面的な動画を描くことができるとさ
れている。
【０１５６】図２５には、この発明に係るシングルチッ
プマイクロコンピュータを用いた３次元画像処理方法を
説明するための信号処理図が示されている。同図では、
３次元画像処理を座標変換処理、遠近処理、及びクリッ
プ処理に分け、それを処理する各回路ブロックとの関係
を時系列的に示している。
【０１５７】この実施例では、上記画像処理において最
も時間を費やすことととなる遠近処理と、座標変換処理
及びクリップ処理とを並列的に行うようにするものであ
る。ただし、処理の順序としては、前記のように１つの
点に着目すると、並列的な処理が行われ無いので、クリ
ップ処理を次のように１つ遅らせて行うようにするもの
である。
【０１５８】中央処理装置ＣＰＵと乗算器ＭＵＬＴは、
積和演算コマンドにより座標変換処理を行う。中央処理
装置ＣＰＵが積和コマンドを取り込み、デコードすると
それが乗算器ＭＵＬＴに伝えられ演算を実行して乗算器
ＭＵＬＴのレジスタには、前のデータに乗算されたデー
タが加算されて保持される。これにより、前記座標変換
のための行列式の積和演算処理が行われる。上記中央処
理装置ＣＰＵと乗算器ＭＵＬＴによりｎ番目の点につい
て座標変換を行っている間、除算器ＤＩＶＵにおいて
は、１つ前に処理された座標ｎ−１の遠近処理を同時に
並行して行うようにされる。
【０１５９】中央処理装置ＣＰＵは、ｎ番目の座標変換
処理が終わると、除算器ＤＩＶＵをアクセスして、その
結果を取り込むとともに、上記変換が終了したｎ番目の
座標について遠近処理を指示する。これにより、除算器
ＤＩＶＵは、上記ｎ番目の座標データを受け取って除算
動作を開始する。除算器ＤＩＶＵによるｎ番目の点に対
する遠近処理と同時並行して、中央処理装置ＣＰＵは、
上記遠近処理が終了したｎ−１番目の点について、クリ
ップ処理を行う。このクリップ処理は、前記のようにデ
ータの大小比較からなるものであるので、中央処理装置
ＣＰＵに内蔵された比較機能によって前記のようなクリ
ップ処理を行う。
【０１６０】このｎ−１番目の点についてクリップ処理
が終わると、中央処理装置ＣＰＵと乗算器ＭＵＬＴと
は、ｎ＋１番目の点について座標変換動作を行う。以
下、同様な動作の繰り返しにより、中央処理装置ＣＰＵ
と乗算器ＭＵＬＴによる座標変換及び中央処理装置ＣＰ
Ｕによるクリップ処理に対して、除算器ＤＩＶＵによる
遠近処理とが同時並行して行うことができ、等価的に最
も時間のかかる遠近処理を無くすことができる。この実
施例のシングルチップマイクロコンピュータに設けられ
る除算器ＤＩＶＵは、１回の除算に約３８サイクルも費
やすこととなる。これに対して、上記座標変換では、
ｘ，ｙ，ｚの各点について、それぞれ４回の積和を行
い、それぞれがパンプライン的に演算されるものであ
る。また、クリップ処理は、８回の大小比較を行うもの
であるので、ほぼ上記除算処理と時間的に一致する。
【０１６１】この実施例では、固定小数点による積和演
算を行う。これに対応して除算動作も固定小数点方式に
よる除算を行うものである。このように固定小数点方式
を採る場合には、精度の補償はない反面浮動小数点方式
に必要な正規化処理が省略できるので、上記乗算や除算
の速度を速くできる。精度に関しては、ソフトウェアに
より手当てを行うようにすることができる。つまり、３
次元画像処理における遠近処理以外には、マイクロコン
ピュータでの除算動作は必要ないといっても過言ではな
い。それ故、この実施例のシングルチップマイクロコン
ピュータでは、最も使用頻度の高い３次元画像処理を想
定してシステムを構成するものである。
【０１６２】この実施例のシングルチップマイクロコン
ピュータを前記のような２８．７ＭＨｚにより動作さ
せ、しかも３次元画像処理を上記のように座標変換とク
リップ処理に対して遠近処理をそれらと同時並行的に行
う方式を採ることにより、１／６０秒間に描くことので
きる三角形の数は、約２４００のように大幅に向上させ
ることができる。この数値は、実写に近い動画を画面上
に描くことができる能力を意味している。
【０１６３】上記数値（約２４００）には、前記同様に
クリップ処理が無い場合を示している。この実施例の３
次元演算処理方式では、クリップ処理を入れても座標変
換処理に比べて遠因処理に時間を費やすこととなるの
で、その差分の時間にクリップ処理の大半を割り当てる
ことができるからクリップ処理が無い場合に対して若干
処理能力が低下するに止まる。これに対して、従来のよ
うに座標変換、遠近処理及びクリップ処理の順序に行う
ものでは、クリップ処理に要する時間だけ確実に処理す
ることのできる三角形の数を減ってしまう。このため、
この発明に係る３次元画像処理方式と従来のマイクロコ
ンピュータを用いた３次元画像処理方法とをクリップ処
理を含ませて比較すると、その処理能力差はいっそう拡
大するものである。
【０１６４】この発明に係る３次元画像処理方式では、
前記図１のようなシングルチップマイクロコンピュータ
において、除算器も乗算器と同じ第１バスに接続されて
いてもよい。また、バス構成は前記のようにバスを分割
するものの他１つのバスにより構成するものであっても
よい。あるいは、除算器を外部ＬＳＩとして設ける構成
としてもよい。このように、上記のような３次元画像処
理に用いられるマイクロコンピュータのシステムは、種
々の実施形態を採ることができるものである。そして、
乗算器や除算器は、浮動小数点方式のものであってもよ
い。
【０１６５】この発明に係るシングルチップマイクロコ
ンピュータを家庭用ゲーム機に使用するとき、グラフィ
ックス処理の高度化などに伴いプログラムの容量が増大
し、プログラム容量が数Ｍバイトに達することも予測さ
れる。アクセス頻度の高い命令やデータに限っても、内
蔵したＲＯＭ／ＲＡＭや内蔵キャッシュメモリでは容量
が足りない。このため、外部メモリ・インタフェースの
速度が性能に大きく影響することになる。
【０１６６】そこで、この実施例にかかるシングルチッ
プマイクロコンピュータでは、前記のように、シンクロ
ナスＤＲＡＭと容量４Ｋバイトの４ウエイ・セット・ア
ソシアティブ方式のキャッシュとを組み合わせて平均ア
クセス時間の短縮を図るようにするものである。そし
て、内蔵キャッシュメモリは、前述のようにＲＡＭとし
て機能させることも可能である。
【０１６７】４ウエイ・セット・アソシアティブとは、
あるアドレスのデータに対してキャッシュメモリ内に格
納可能なエントリが４カ所存在するキャッシュ・マッピ
ング方式である。直接マッピングはアドレスに対して格
納するエントリが一意に決定される。フルアソシアティ
ブは全てのエントリが格納可能となる。そして、セット
・アソシアティブはウエイの数だけ格納可能なエントリ
が存在する。直接マッピング、セット・アソシアティ
ブ、フルアソシアティブとなるに従いキャッシュメモリ
の置き換えによって、近い将来アクセスされる確率の高
いエントリがキャッシュから追い出される確率は低くな
る。フルアソシアティブ・キャッシュのアドレス・アレ
イは連想メモリを用いなければならないのに対し、直接
マッピングおよびセット・アソシアティブのアドレス・
アレイは、普通のメモリと比較回路の組み合わせで実現
できる。
【０１６８】家庭用ゲーム機や携帯型情報通信機器は、
パーソナルコンピュータやワークステーションに比べて
製品単価が安い。このため、家庭用ゲーム機等に用いら
れるシングルチップマイクロコンピュータでは、チップ
そのものの価格はもとより、外付けする周辺回路も安価
で済むようにする必要がある。低コストで平均アクセス
時間（ＣＰＵが所望のデータを得るまでの平均時間）を
短縮するために、前記のようにキャッシュメモリが内蔵
される。
【０１６９】上記中央処理装置ＣＰＵのクロック周波数
を、前記のように２８．７ＭＨｚにしたとき、１サイク
ルに要する時間は３５ｎｓである。このため、ＲＡＳア
クセス時間が６０ｎｓのＤＲＡＭの高速ページ・モード
では１サイクルごとの連続アクセスができない。ＤＲＡ
Ｍを２ウエイのインタリーブ構成にして、高速ページ・
モードで交互にアクセスすれば、１サイクルを７０ｎｓ
に延ばすことができる。しかし、二つのウエイから交互
に読み出すデータの衝突を回避するデータ・バッファの
タイミング設計が難しい。また、データ・バッファでの
遅延を考慮すると１サイクルごとの連続アクセスは事実
上不可能である。
【０１７０】そこで、シングルチップマイクロコンピュ
ータにおいて、外部データ・バスの幅を６４ビットにす
れば、２バンク構成の主記憶と直結できるようになり、
データ・バッファが不要になる。その反面、ピン数が増
加しパッケージ・コストが高くなる。また、ボンディン
グ・パッドの間隔の制約からチップ面積も増大しかねな
い。このような理由によって、高速ページ・モードのＤ
ＲＡＭを用いて平均アクセス時間を短縮することは大き
な弊害がある。ＳＲＡＭを使えば１サイクルごとの連続
アクセスは可能になるが、コストの面で見合わなくなっ
てしまう。低コストで平均アクセス時間を低減するため
には、前記実施例のように内蔵キャッシュメモリの採用
が最も妥当となるものである。
【０１７１】キャッシュ・ミス率と平均アクセス時間に
関するシミュレーションで内蔵キャッシュメモリの有効
性を検討した。この発明に係るシングルチップマイクロ
コンピュータでは、バスの駆動をなるべく少なくして消
費電力の低減を図るために、内蔵キャッシュメモリへの
アクセスと主記憶へのアクセスを並行して開始する構造
を採らないで、キャッシュ・ミスが判明してから主記憶
へのアクセスを始める。内蔵キャッシュメモリへのアク
セスと主記憶へのアクセスを同時に始めないので、キャ
ッシュ・ミス時にはキャッシュ検索の時間がオーバヘッ
ドとなる。平均アクセス時間の増加につながる。ミス率
が高いと、このオーバヘッドの影響でキャッシュメモリ
を持たない場合よりも平均アクセス時間が増す危険があ
る。
【０１７２】ミス率に関するデータは、ゲーム用プログ
ラムのトレース・データが無いので次の文献(Smith A.
J.，"Line (Block) Size Choice for CPU Cache Memor
ies，" IEEE Trans．on Computers， vol. 36，no．9
、Sep.1987, pp. 1063−１075)の値を参考にした。図
２６〜図２８に命令／データ混在型キャッシュメモリの
ミス率、容量を変えた場合のライン・サイズとミス率の
関係を示す特性図が示されている。
【０１７３】ライン・サイズは、キャッシュメモリの中
にデータを蓄える単位をいい、ブロック・サイズともい
われる。部分書き込みを可能にするために、ライン内の
バイト、ワードまたはロング・ワード単位にバリッド・
ビットを設けない場合、ライン全てに有効なデータを格
納しなければならない。キャッシュ・ミス時の置き換え
は、ライン単位に行なう必要がある。このため、ライン
・サイズを増やすと置き換えに要する時間は増加するも
のとなる。
【０１７４】この発明に係るシングルチップマイクロコ
ンピュータでは、前述のように内部キャッシュメモリの
アクセスに１サイクル、外部のメモリ・アクセスに２サ
イクルかかる（キャッシュのライン・サイズが４バイト
の場合）。ミス率が５０％を越えると平均アクセス時間
が２サイクル以上となりかえって遅くなる。
【０１７５】チップ・サイズの制限から、キャッシュメ
モリに割り当てることのできる面積は４Ｋバイト程度で
ある。図２６〜図２８に示すように、キャッシュの容量
が４Ｋバイトならば、ライン・サイズがかりに４バイト
と小さくても、ミス率は３３％以下で、キャッシュメモ
リが効果を発揮することが分かる。
【０１７６】この発明に係るシングルチップマイクロコ
ンピュータのように、１６ビット固定長のＲＩＳＣマイ
クロコントローラのアーキテクチャは、３２ビット固定
長ＲＩＳＣプロセッサと比べてコードサイズが小さいこ
とが予想される。コードサイズが小さいと同じ命令数を
実行する場合、フェッチしてくるバイト数が減りキャッ
シュメモリのミス率が低くなる。
【０１７７】実際には３２ビットＲＩＳＣアーキテクチ
ャを１６ビットに変えてもコードサイズが1 ／2 になる
わけではない。イミディエイトデータとして命令中に組
み込むことができる値の範囲が小さくなるため値の大き
な定数を設定するために複数の命令を使う必要がある。
命令コードとしてのビット数が足りなくなるので３オペ
ランドアドレスを２アドレスに変えるため１命令が２命
令になる場合がある。また、レジスタの指定ビットが足
りなくなるのでレジスタの本数を３２から１６減らさざ
るを得ず、レジスタの待避回復を行うための命令が追加
されることが考えられる。
【０１７８】そこで、これらを検証するために、この発
明に係るシングルチップマイクロコンピュータ用に生成
したコードサイズを調べたところＤｈｒｙｓｔｏｎｅは
９６８バイト、ＳＰＥＣｉｎｔベンチマークのｌｉは３
３，０４２バイト、同じくＳＰＥＣｉｎｔベンチマーク
のｅｑｎｔｏｔｔは６，９９２バイトであった。３２ビ
ット固定長ＲＩＳＣプロセッサの場合、それぞれ、１，
６８０バイト、５１，４４０バイト、１０，８３２バイ
トであり、上記１６ビット固定長と比べると５５〜７４
％増しである。
【０１７９】『Bunda J. and Athas W., "16-Bit vs. 3
2-Bit Instructions for PipelinedMicroprocessors，"
ISCA'20 Proceedings ，May 16−１9, 1993, pp. 23
7−２46』によると、３２ビットＲＩＳＣアーキテクチ
ャであるＤＬＸを１６ビット化するとコードサイズは２
／３に減り、実行命令数は１５％増加するものの、命令
転送量は３５％減少との結果が得られている。また、１
６ビット化による性能向上は低速のメモリを接続する場
合に効果がより顕著であると報告されている。
【０１８０】この発明に係るシングルチップマイクロコ
ンピュータに内蔵のキャッシュメモリの構成は、前述の
ように命令／データ混在型の４ウエイ・セット・アソシ
アティブ方式を採った。ライン・サイズはシンクロナス
ＤＲＡＭとの直結を考慮して１６バイトとされる。ＣＰ
Ｕとキャッシュメモリ間のアクセス経路は一つにし、命
令とデータで別のアクセス経路を使うハーバード・アー
キテクチャを使用しない。前記実施例のように、アクセ
ス経路を一つにすると、同じクロックで命令フェッチと
データ・アクセスを処理することができないが、データ
・アクセスを伴う命令の適切なアドレスに配置して、こ
の問題を回避することかできる。
【０１８１】すなわち、命令は１６ビット固定長なの
で、３２ビット単位でメモリをアクセスする場合に、２
命令に１回の命令フェッチで済む。したがって、図２９
に示すように、メモリからのロード、ストアを伴う命令
を偶数ワード・バウンダリ（４n 番地）に置くと、アク
セス経路が一つでも命令フェッチとデータ・アクセスは
競合しなくなる。このように、アクセス経路を一つにす
ることで、キャッシュ構成の自由度を増すことができ
る。すなわち、命令／データ混在型キャッシュ、命令／
データ分離型キャッシュ、命令またはデータのみのキャ
ッシュのいずれもが実現可能になる。
【０１８２】図２９において、命令を格納する番地を適
切な値に設定してメモリ・アクセスとの競合を避けるよ
うにする。命令フェッチは３２ビット単位にて行なう。
メモリ・アクセスを伴う命令を４ｎ番地に置けば、４ｎ
＋６番地の命令フェッチとメモリ・アクセスが重ならな
い。４ｎ＋２番地に置いた場合は重なってしまうので、
パイプラインのストールが生じる。４ｎ＋４番地以降の
命令の実行を１サイクル遅らせなければならない。
【０１８３】上記命令／データ混在型と命令／データ分
離型について比較すると次の通りである。命令だけのキ
ャッシュとデータだけのキャッシュは命令／データ混在
型キャッシュのリプレース論理を変更することで実現で
きるためである。
【０１８４】容量４Ｋバイトの命令／データ混在型キャ
ッシュのミス率はライン・サイズ１６バイトの時に、図
２６に示されているように１２％である。命令とデータ
にそれぞれ２Ｋバイトのキャッシュを用意した分離型の
場合は、図２７と図２８に示すように、命令のミス率が
１５％でデータのミス率が１２％となる。さらに、命令
フェッチは、データ・アクセスに比べて頻度が高く、Ｃ
ＰＩに及ぼす影響が大きく命令のミス率はできるだけ下
げたいので、命令／データ混在型キャッシュメモリとす
るものである。
【０１８５】４ウエイ・セット・アソシアティブは、ミ
ス率と消費電力、チップ面積のトレード・オフを考慮し
て決められた。直接マッピング方式はキャッシュ容量が
小さい場合、プログラムによってはスラッシングが頻発
し、キャッシュ・ミスが連続する可能性が高い。命令と
データを格納するアドレスを調節してスラッシングをさ
けることは可能であるが、アセンブラ・レベルでのチュ
ーニングが必要になる。Ｃ言語で個々のプログラムを書
き、リンカでまとめ上げる開発方法が主流となりつつあ
る時代のすう勢にそぐわない。また、フルアソシアティ
ブ方式のキャッシュメモリはチップ面積が増大する上
に、消費電力が大きいという問題を有するものである。
【０１８６】そこで、セット・アソシアティブ方式につ
いて検討した結果、次の通りである。キャッシュの容量
が４Ｋバイトの場合、４ウエイまではウエイ数を増やす
とミス率が大幅に低減する。これに対し、４ウエイと８
ウエイの差は０．２％と小さい。さらにミス率を低くす
るために、ラインの置き換えアルゴリズムにＬＲＵを使
いうことも検討したが、８ウエイではエントリごとに２
８ビットのＬＲＵ情報を用意しなければならない。キャ
ッシュメモリ全体の５％がＬＲＵ情報で占められること
になってコストに響く。ちなみに、この実施例のように
４ウエイの場合はＬＲＵ情報は６ビットですむので全体
への割合は１％と少なくできる。
【０１８７】この発明に係るシングルチップマイクロコ
ンピュータが備えるシンクロナスＤＲＡＭとのインタフ
ェース回路は、キャッシュ・ミス時にラインの置き換え
にかかる時間を短縮するためのものである。既存のＤＲ
ＡＭで８サイクルかかるラインの置き換えが、シンクロ
ナスＤＲＡＭを使った場合は６サイクルになる。
【０１８８】図３０に示すように、ライン・サイズを大
きくとり過ぎると平均アクセス時間の増加につながる。
ライン・サイズをある程度大きくすれば、キャッシュメ
モリのミス率が下がるので平均アクセス時間が短くな
る。大きくし過ぎると外部メモリからのデータ転送にか
かる時間が長くなり、平均アクセス時間の増加を招く。
同図では、ＣＰＵの動作周波数は２８．７ＭＨｚ、ＳＲ
ＡＭのアクセス時間は６０ｎｓ、ＤＲＡＭのアクセス時
間は７０ｎｓである。ＤＲＡＭの高速ページ・モードの
サイクル時間は４５ｎｓ、シンクロナスＤＲＡＭは最高
動作周波数６６ＭＨｚのものを使用した例が示されてい
る。
【０１８９】キャッシュメモリの容量が同じだと、ある
程度ライン・サイズを増やした方がキャッシュメモリの
ミス率が低くなる。キャッシュ・ミス時にライン単位で
置き換えを行なうので、キャッシュメモリのプリフェッ
チと同様の効果が期待できるからである。したがって、
ライン・サイズが大きくなり過ぎてエントリ数が不足す
るまでは、ライン・サイズを増やした方がよい。しか
し、ライン・サイズを大きくしてミス率を低くしたから
といって、必ずしも平均アクセス時間の短縮に結び付く
とは限らない。いったんミスしたときに、ラインの置き
換えにかかる時間はライン・サイズが大きいほど長くな
るからである。
【０１９０】この発明に係るシングルチップマイクロコ
ンピュータは、ラインの置き換えが終わるまで命令の実
行を停止する。ラインの置き換えの最中にキャッシュに
アクセスするには、複雑な制御が必要なためだからであ
る。ＣＰＩを低減するには、できるだけ短時間でライン
の置き換えをすませたい。そこで、ライン・サイズに相
当するまとまったデータ（ブロック・データ）の転送速
度が速いメモリが必要になり、高速ページ・モードのＤ
ＲＡＭとシンクロナスＤＲＡＭ、Ｒambus 準拠のＤＲＡ
Ｍについて検討した。
【０１９１】このうち、シンクロナスＤＲＡＭとＲambu
s 準拠のＤＲＡＭは、一つの行をまとめてチップ内のバ
ッファに読み出し、後はクロック入力に同期してこれを
順次転送するという方式を採る。二つ目以降のデータは
メモリの内部動作に拘束されずに転送できる。Ｒambus
準拠のＤＲＡＭは、最高２nsのサイクルでデータ転送が
可能である。しかし、Ｒambus 準拠のＤＲＡＭは、既存
のＣＭＯＳチップとは信号レベルが異なる。ＲＯＭや周
辺Ｉ／Ｏと信号ピンを直結することができない。この発
明に係るシングルチップマイクロコンピュータのの入出
力インタフェースの信号レベルをＲambus 準拠のＤＲＡ
Ｍに合わせることもできるが、現状では汎用性がなくな
ってしまうという問題が生じる。
【０１９２】この発明に係るシングルチップマイクロコ
ンピュータでは、キャッシュメモリのアクセスを３２ビ
ット単位で行なう。Ｒambus 準拠のＤＲＡＭをＣＰＵの
動作周波数より速いクロックで動作させてデータを取り
込んでも、直接にキャッシュメモリに書き込むことはで
きない。そのため、チップ内にバッファが必要となり、
コスト増を招いてしまう。高速ページ・モードのＤＲＡ
Ｍは、ブロック転送速度が、列のアドレスを選択するた
めのＣＡＳ信号のサイクル時間がネックとなって、大き
な速度改善が行なえない。
【０１９３】シンクロナスＤＲＡＭは、データ転送速度
こそ最高１６ｎｓ／サイクルだが、信号レベルは電源電
圧が＋３．３Ｖのメモリと同じＬＶＴＴＬである。制御
信号以外の信号ピンを周辺回路と直結できる。クロック
の立ち上がりエッジだけを使用するためクロックに対す
る制約が緩い。
【０１９４】この発明に係るシングルチップマイクロコ
ンピュータでは、以上の検討からシンクロナスＤＲＡＭ
とのインタフェースを組み込むようにするものである。
シンクロナスＤＲＡＭは、高速ページモードＤＲＡＭの
ＲＡＳアクセスに相当するバンク・アクティブ状態にし
た場合に、行アドレスのサイクルを省略できる。１回目
のアクセス時間を短縮することが可能である。さらに、
内部が二つのバンクに分かれており、それぞれ独立の行
アドレスに対してバンク・アクティブ状態にしておくこ
とができる。メモリ内の低位側のアドレスに命令、高位
側のアドレスにデータといった配置をとった場合、命令
とデータのアクセスが混在してもアクセス時間を短縮で
きる確率は高くなる。これもシンクロナスＤＲＡＭイン
タフェースを採用した理由の一つである。
【０１９５】シンクロナスＤＲＡＭの使用を考慮した結
果、キャッシュメモリのライン・サイズは１６バイトと
なり、図３０から平均アクセス時間は１．７２サイクル
になった。
【０１９６】この発明に係るシングルチップマイクロコ
ンピュータでは、キャッシュメモリの制御を簡単にする
ために、データの書き込みにはライト・スルー方式を採
用するものである。これは、コピー・バック方式はライ
ト・スルー方式よりもミス率が高いといわれているから
である。
【０１９７】ところがライト・スルー方式では、主記憶
への書き込み時にオーバヘッドを生じる。既存のシンク
ロナスＤＲＡＭは、読み出し時と書き込み時の転送ブロ
ック・サイズが同じためである。１ワード（４バイト）
のデータを書き込む場合でも、１ライン（１６バイト）
分の書き込み操作をしなければならない。書き込みのた
びに３サイクルのからサイクルが発生してしまう。シン
クロナスＤＲＡＭは、ブロック・アクセスの途中で次の
アクセスを強制的に始めることもできるが、インタフェ
ースの回路が複雑になる。
【０１９８】そこで、この発明に係るシングルチップマ
イクロコンピュータに接続される図８等に示された前記
のようなシンクロナスＤＲＡＭでは、読み出しはブロッ
ク単位で行なうが、書き込みはワード単位でできる、ブ
ロック・リード／シングル・ライトの機能を持つもので
ある。
【０１９９】この発明に係るシングルチップマイクロコ
ンピュータは、家庭用ゲーム機以外に携帯型情報通信機
器の用途に向けられている。こうした機器は屋外で持ち
歩いて使うため電池駆動が前提なので、マイクロコント
ローラの消費する電力をできる限り抑える必要がある。
低価格のプラスチック・パッケージに納めるためにも発
熱を抑えることが必要である。
【０２００】キャッシュメモリでの低消費電力化のため
に、図３１に示すように、アドレス・アレイとデータ・
アレイを１／２サイクルずらして動作させて、アドレス
・アレイの比較結果にもとづいて、４ウエイのデータ・
アレイのうちヒットしたウエイのセンス・アンプだけを
動かす構造とされる。同図は、前記図１８と対応されて
いる。
【０２０１】図３２には、この発明に係るキャッシュメ
モリの動作タイミングが示されている。チップ全体の消
費電力を下げるために、ワード線の制御を工夫して、ビ
ット線の充放電による消費電流の低減を図るようにし
た。データ線を１／２サイクルの間でプリチャージす
る。次の１／２サイクルでデータを読み出す。すなわ
ち、アドレスのデコード結果に従ったワード線駆動とメ
モリ・セルのデータ線への読み出しと、センス・アンプ
駆動を同時に行なう。
【０２０２】ヒットしないウエイのセンス・アンプを動
かさなくても、そのウエイのワード線を立ち上げてしま
うとデータ線の充放電を避けられない。そこで、ヒット
したウエイのワード線だけを立ち上げることにした。こ
のためにはワード線駆動のタイミングよりも前にヒット
したウエイが確定する必要がある。シミュレーションに
よって、ワード線駆動より先にヒットしたウエイの確定
ができることが分かっている。このような構成とするこ
とにより、データ線充放電による消費電流を大幅に低減
することができる。
【０２０３】さらに、前記図１９の実施例のように、カ
レントミラー差動型のセンス・アンプをクロス・カップ
ル型センス・アンプに変えセンス・アンプの貫通電流を
なくした。クロス・カップル型のセンス・アンプは駆動
タイミングが難しい。データ線間の電位差が有意となっ
た後にセンス動作を開始しないと、誤動作する恐れがあ
るからである。このため従来はカレントミラー差動型を
用いていた。本願発明では、タイミング生成回路系の微
調整によって、クロス・カップル型の採用を可能にする
ものである。
【０２０４】キャッシュメモリを内蔵した場合に、イン
サーキット・エミュレータのトレース機能をどのように
実現するかが問題となる。トレースによるデバグの支援
は、問題の発生した時点の前後のバス・アクセスを正確
に表示することで可能となる。キャッシュメモリを内蔵
すると、キャッシュメモリにミスしたメモリ・アクセス
だけが外部バスに出力されるので、正しいトレース・デ
ータが得られない。
【０２０５】そこで、この発明に係るシングルチップマ
イクロコンピュータでは、キャッシュメモリにアクセス
しているときのトレースを可能にするために、キャッシ
ュ・ヒット時にそのアドレスとデータを１サイクルだけ
バスに出力するモードを設けた。単一プロセッサで使う
場合は、キャッシュにヒットしたときにはメモリ・アク
セスを実行しない。すなわち、トレース時にはアドレス
とデータの出力が行われず外部バスが空いている。これ
を利用して、トレース・データを出力するようにする。
【０２０６】これに対して、ＤＭＡコントローラを用い
高いバス使用率でデータの転送を行なう場合や、マルチ
プロセッサ・システムではトレース・データの出力とＤ
ＭＡ転送または他のプロセッサからのメモリ・アクセス
が競合する可能性がある。最悪、ＤＭＡコントローラが
デュアルアドレス転送を行いバスを占有している場合、
リードとライトの合間を待ってトレースデータを出力す
るため、ＣＰＵ性能はキャッシュの代わりに実際に接続
されているメモリより２倍遅いメモリを接続した場合と
同等となる。
【０２０７】マイクロコントローラを用いたシステムを
開発する際にプログラムデバッグに対するサポートは重
要な位置を占める。現在のプログラミングは、アセンブ
ラ言語を離れＣ言語、さらには一部アプリケーションに
関してはオブジェクト指向を取り入れＣ＋＋などのオブ
ジェクトオリエンテッドなプログラミング言語を採り入
れだしている。こうした中で、ステートメント単位のプ
ログラム実行の停止とシンボリックな変数の参照機能は
プログラマの作業効率を向上するために不可欠となって
いる。
【０２０８】ＲＡＭ上にＯＳやアプリケーションプログ
ラムをロードするパーソナルコンピュータやワークステ
ーションと異なり、機器に組み込むマイクロコントロー
ラは最終的なデバッグをＲＯＭ上で行うことが多い。Ｒ
ＡＭ上のプログラムは、実行停止を行うため指定するア
ドレスの命令をブレーク命令に置き換えることで正確な
停止を容易に実現できる。キャッシュメモリ内蔵でも停
止方法は同じである。ＲＯＭでは命令の置き換えを行う
ことができない。
【０２０９】この発明に係るシングルチップマイクロコ
ンピュータでは、実行の正確な停止をサポートするため
命令フェッチアドレスを検出し指定アドレスの命令の直
前でブレーク割り込みを発生させるユーザブレークコン
トローラが設けられている。ユーザブレークコントロー
ラにはデータアクセスのアドレスおよびデータの値によ
ってブレーク割り込みを発生させる機能も盛り込まれて
いる。チップ内部に組み込むことによってキャッシュに
ヒットし外部アクセスが行われない場合にも正しくブレ
ーク割り込みを発生できる。
【０２１０】チップ内部のアドレス・バスとデータ・バ
スは、ほとんどすべてのモジュールに配線される。その
静電容量は数ｐＦのオーダとなる。アドレス・バス/ デ
ータ・バスの各３２本を１サイクルごとに逆極性に駆動
すると、電荷の充放電による消費電流が６０ｍＡを超え
てしまうし、静電容量が大きくなると遅延も増えること
になる。
【０２１１】そこで、この発明に係るシングルチップマ
イクロコンピュータでは、前記図１等の実施例のよう
に、内部バスを分割して、バスごとに駆動方法を工夫す
ることで充放電電流の低減を図るものである。チップの
内部バスは３種類に分けられるものである。
【０２１２】図３３には、この発明に係るシングルチッ
プマイクロコンピュータにおける各バスサイクルを説明
するためのタイミング図が示されている。キャッシュバ
ス（前記図１の第１のバス）と内部バス（前記図１の第
２のバス）の各信号は、クロックのハイレベル期間に同
期して変化し、チップ外部に接続された外部バス（前記
図１の第４のバス）の各信号は、クロックのロウレベル
期間に同期して変化する。
【０２１３】ＣＰＵがメモリ上のデータ又は命令をアク
セスする場合、クロック信号に同期してキャッシュアド
レスバスにアドレス信号を出力するとともにアクセスを
行うことを表示するためのアクセス信号（図示せず）を
ハイレベルにする。キャッシュは、これを受けて内部の
キャッシュメモリの検索を行う。アクセスがメモリに対
するリードでかつアクセスアドレスのデータがキャッシ
ュメモリ内に存在する場合、次のサイクルにクロックに
同期してキャッシュデータバスにキャッシュメモリから
読み出したデータを出力するとともにレディ信号をハイ
レベルにし、ＣＰＵにデータのアクセスが完了したこと
を示す。同図では、Ａ番地のアクセスとＡ＋４番地のア
クセスがこれに該当する。
【０２１４】キャッシュメモリにデータが存在しない場
合、内部バスを介してキャッシュ外部のデータをアクセ
スする。同図では、Ｃ番地に対するアクセスがこれに該
当する。すなわち、ＣＰＵは、サイクル４にキャッシュ
アドレスバスにアドレス信号Ｃをするとともに、図示し
ないアクセス信号をハイレベルにする。キャッシュメモ
リ内にデータがないので、キャッシュはサイクル５でレ
ディ信号をロウレベルにして、データが準備できていな
いことをＣＰＵに知らせるとともに、内部バスのバスア
クセス信号をハイレベルにする。
【０２１５】外部アドレスインターフェイスは、上記ア
クセス信号のハイレベルを受けて内部アドレスバスの値
をデコードし、これがチップ内部に対するアクセスか外
部に対するアクセスかを判定する。アドレス信号Ｃの番
地は、外部であるので直ちに外部アドレスバスにアドレ
ス信号Ｃを乗せ、外部バスアクセス信号をハイレベルに
する。
【０２１６】次のサイクルでは、データの読み出し準備
が完了しないので内部レディ信号をロウレベルにして、
キャッシュに対してデータの準備ができないことを通知
する。読み出しの完了するサイクル６に外部インターフ
ェイスは読み込んだデータを内部データバスに出力する
とともに内部レディ信号をハイレベルとして、キャッシ
ュに読み出し完了を通知する。キャッシュは、内部バス
のデータをキャッシュメモリに書くと同時にキャッシュ
データバスに出力し、かつキャッシュレディ信号をハイ
レベルにして、ＣＰＵに読み出し完了を通知する。この
キャッシュレディ信号がロウレベルの期間（サイクル５
とサイクル６）、ＣＰＵはアドレスバスの更新を停止す
る。
【０２１７】データの書き込み動作では、外部のデータ
書き込みの完了を待つ必要がないため、Ｂ番地のアクセ
スに示されているように、キャッシュは前記ブレークコ
ントローラを介して内部アドレスバスにアドレス信号Ｂ
を出力し、バスアクセス信号をハイレベルにする際にＣ
ＰＵに接続されるキャッシュレディ信号をハイレベルに
保つ。したがって、ＣＰＵは、外部バスの書き込み完了
を待たずに実行を続ける。
【０２１８】周辺バス（図１の第３のバス）に接続され
る周辺モジュールであるフリーランニングタイマＦＲ
Ｔ、シリアルコミュニケーションインターフェイスＳＣ
Ｉ、ウォッチドッグタイマＷＤＴにアクセスする場合、
キャッシュアドレスバスからキャッシュを経て内部アド
レスバスに出力されるアドレス信号Ｂが、これら周辺モ
ジュールのアドレス信号Ｂとなる。アドレス信号Ｂは、
バスステートコントローラＢＳＣを介して周辺アドレス
バスに出力される。同時にバスアクセス信号がハイレベ
ルになる。
【０２１９】周辺モジュールから周辺データバスへのデ
ータ出力、又はデータバス上の値を周辺モジュールへの
書き込み完了を待って外部バスインターフェイスが内部
バスレディ信号をハイレベルにしてアクセスの完了を知
らせる。データ読み出しの場合、このとき同時にバスス
テートコントローラＢＳＣから周辺データバス上の読み
出しデータが内部データバスに出力される。
【０２２０】図３４には、シンクロナスＤＲＡＭのモー
ド書き込み動作を説明するためのタイミング図が示され
ている。この発明に係るシングルチップマイクロコンピ
ュータにおいては、特に制限されないが、シンクロナス
ＤＲＡＭに対するモード設定が以下のように実現され
る。
【０２２１】内蔵周辺用として割り当てられたＦＦＦ８
０００番地からＦＦＦＦＦＦＦＦ番地のうち、ＦＦＦＦ
８０００からＦＦＦＦＢ０００番地をアクセス（ライト
又はリード）するとと、そのアドレスがそのまま外部バ
スに出力されるとともに、シンクロナスＤＲＡＭに接続
される／ＣＳ３、／ＲＡＳ、／ＣＡＳ及び／ＷＥの各制
御信号が同時に１クロックサイクルの間、ロウレベルに
される。
【０２２２】シンクロナスＤＲＡＭは、これら４本の各
制御線の信号がロウレベルのときのクロックの立ち上が
りエッジでアドレスバスの値を取り込み、これをそのま
ま内部モード設定レジスタに書き込む。したがって、上
記ＦＦＦＦ８０００からＦＦＦＢ０００番地の適当なア
ドレスをアクセスすることによって、所望のモード設定
を簡単に行うことができる。上記のようなタイミングで
の制御信号の発生は、前記メモリ制御信号発生回路ＭＣ
ＴＧにより形成される。すなわち、外部バスインターフ
ェイス回路のエリア制御部等に適当なアドレスデコーダ
を設け、上記のようなアドレスデコード条件により、前
記のような４本のメモリ制御線の信号をロウレベルにす
るようなシーケンス状態を設けるようにすることによっ
て実現される。
【０２２３】図３５には、上記シンクロナスＤＲＡＭ
（以下、単にＳＤＲＡＭという）の一実施例のブロック
図が示されている。同図に示されたＳＤＲＡＭは、特に
制限されないが、公知の半導体集積回路の製造技術によ
って単結晶シリコンのような１つの半導体基板上に形成
される。
【０２２４】この実施例のＳＤＲＡＭは、メモリバンク
Ａ（ＢＡＮＫＡ）を構成するメモリアレイ２００Ａと、
メモリバンク（ＢＡＮＫＢ）を構成するメモリアレイ２
００Ｂを備える。それぞれのメモリアレイ２００Ａと２
００Ｂは、マトリクス配置されたダイナミック型メモリ
セルを備え、図に従えば同一列に配置されたメモリセル
の選択端子は列毎のワード線（図示せず）に結合され、
同一行に配置されたメモリセルのデータ入出力端子は行
毎に相補データ線（図示せず）に結合される。
【０２２５】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
て夫々の相補データ線に現れる微小電位差を検出して増
幅する増幅回路である。それにおけるカラムスイッチ回
路は、相補データ線を各別に選択して相補共通データ線
２０４に導通させるためのスイッチ回路である。カラム
スイッチ回路はカラムデコーダ２０３Ａによるカラムア
ドレス信号のデコード結果に従って選択動作される。メ
モリアレイ２００Ｂ側にも同様にロウデコーダ２０１
Ｂ，センスアンプ及びカラム選択回路２０２Ｂ，カラム
デコーダ２０３Ｂが設けられる。上記相補共通データ線
２０４は入力バッファ２１０の出力端子及び出力バッフ
ァ２１１の入力端子に接続される。入力バッファ２１０
の入力端子及び出力バッファ２１１の出力端子は１６ビ
ットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続さ
れる。
【０２２６】アドレス入力端子Ａ０〜Ａ９から供給され
るロウアドレス信号とカラムアドレス信号はカラムアド
レスバッファ２０５とロウアドレスバッファ２０６にア
ドレスマルチプレクス形式で取り込まれる。供給された
アドレス信号はそれぞれのバッファが保持する。ロウア
ドレスバッファ２０６はリフレッシュ動作モードにおい
てはリフレッシュカウンタ２０８から出力されるリフレ
ッシュアドレス信号をロウアドレス信号として取り込
む。カラムアドレスバッファ２０５の出力はカラムアド
レスカウンタ２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。
【０２２７】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、カラムアドレスストロ
ーブ信号／ＣＡＳ（記号／はこれが付された信号がロウ
イネーブルの信号であることを意味する）、ロウアドレ
スストローブ信号／ＲＡＳ、及びライトイネーブル信号
／ＷＥなどの外部制御信号と、アドレス入力端子Ａ０〜
Ａ９からの制御データとが供給され、それらの信号のレ
ベルの変化やタイミングなどに基づいてＳＤＲＡＭの動
作モード及び上記回路ブロックの動作を制御するための
内部タイミング信号を形成するもので、そのためのコン
トロールロジック（図示せず）とモードレジスタ３０を
備える。
【０２２８】クロック信号ＣＬＫはＳＤＲＡＭのマクタ
クロックとされ、その他の外部入力信号は当該クロック
信号ＣＬＫの立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。
【０２２９】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントローラ２１２に供
給され、その信号が例えばハイレベルのときには出力バ
ッファ２１１は高出力インピーダンス状態にされる。
【０２３０】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫの立ち上がりエッジに同期する後述のロウアドレス
ストローブ・バンクアクティブコマンドサイクルにおけ
るＡ０〜Ａ８のレベルによって定義される。
【０２３１】Ａ９からの入力は、上記ロウアドレススト
ローブ・バンクアクティブコマンドサイクルにおいてバ
ンク選択信号とみなされる。即ち、Ａ９の入力がロウレ
ベルの時はメモリバンクＢＡＮＫＡが選択され、ハイレ
ベルの時はメモリバンクＢＡＮＫＢが選択される。メモ
リバンクの選択制御は、特に制限されないが、選択メモ
リバンク側のロウデコーダのみの活性化、非選択メモリ
バンク側のカラムスイッチ回路の全非選択、選択メモリ
バンク側のみの入力バッファ２１０及び出力バッファ２
１１への接続などの処理によって行うことができる。
【０２３２】後述のプリチャージコマンドサイクルにお
けるＡ８の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ロウレベルは、Ａ９で指示されている一方のメモリバン
クがプリチャージの対象であることを指示する。
【０２３３】上記カラムアドレス信号は、クロック信号
ＣＬＫの立ち上がりエッジに同期するリード又はライト
コマンド（後述のカラムアドレス・リードコマンド、カ
ラムアドレス・ライトコマンド）サイクルにおけるＡ０
〜Ａ７のレベルによって定義される。そして、この様に
して定義されたカラムアドレスはバーストアクセスのス
タートアドレスとされる。
【０２３４】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ９を介して与えら
れる。レジスタセットデータは、特に制限されないが、
バーストレングス、ＣＡＳレイテンシー、ライトモード
などとされる。特に制限されないが、設定可能なバース
トレングスは、１，２，４，８，フルページ（２５６）
とされ、設定可能なＣＡＳレイテンシーは１，２，３と
され、設定可能なライトモードは、バーストライトとシ
ングルライトとされる。
【０２３５】上記ＣＡＳレイテンシーは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までにクロック信号ＣＬＫの何サイクル分
を費やすかを指示するものである。読出しデータが確定
するまでにはデータ読出しのための内部動作時間が必要
とされ、それをクロック信号ＣＬＫの使用周波数に応じ
て設定するためのものである。換言すれば、周波数の高
いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテン
シーを相対的に大きな値に設定し、周波数の低いクロッ
ク信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相
対的に小さな値に設定する。
【０２３６】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ９によるメ
モリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがロウアドレス信号として、Ａ９に供給され
る信号がメモリバンクの選択信号として取り込まれる。
取り込み動作は上述のようにクロック信号ＣＬＫの立ち
上がりエッジに同期して行われる。例えば、当該コマン
ドが指定されると、それによって指定されるメモリバン
クにおけるワード線が選択され、当該ワード線に接続さ
れたメモリセルがそれぞれ対応する相補データ線に導通
される。
【０２３７】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、クロック信号ＣＬＫに同期してカラムア
ドレスカウンタ２０７から出力されるアドレス信号に従
って順次選択されて連続的に読出される。連続的に読出
されるデータ数は上記バーストレングスによって指定さ
れた個数とされる。また、出力バッファ２１１からのデ
ータ読出し開始は上記ＣＡＳレイテンシーで規定される
クロック信号ＣＬＫのサイクル数を待って行われる。
【０２３８】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ３０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ３０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ７に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシーはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。
【０２３９】（５）プリチャージコマンド（Ｐｒ） これは、Ａ８，Ａ９によって選択されたメモリバンクに
対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
【０２４０】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
【０２４１】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。
【０２４２】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
【０２４３】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のために図示しない
ラッチ回路にラッチされるようになっている。
【０２４４】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ１５においてデータが衝突しない限り、処理が終
了していないコマンド実行中に、当該実行中のコマンド
が処理対象とするメモリバンクとは異なるメモリバンク
に対するプリチャージコマンド、ロウアドレスストロー
ブ・バンクアクティブコマンドを発行して、内部動作を
予め開始させることが可能である。
【０２４５】ＳＤＲＡＭ２２は、クロック信号ＣＬＫに
同期してデータ、アドレス、制御信号を入出力できるた
め、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹敵す
る高速動作させることが可能であり、また、選択された
１本のワード線に対して幾つのデータをアクセスするか
をバーストレングスによって指定することによって、内
蔵カラムアドレスカウンタ２０７で順次カラム系の選択
状態を切り換えていって複数個のデータを連続的にリー
ド又はライトできることが理解されよう。
【０２４６】図３６には、前記３次元画像処理等のため
の積和演算動作の一例を説明するためのブロック図が示
されている。積和演算動作は、ＣＰＵと演算器（積和乗
算器）及びキャッシュメモリとキャッシュメモリ制御回
路とにより次のようにして行われる。
【０２４７】同図において、ＣＰＵはデータバス（キャ
ッシュバス）ＤＢ１を介してキャッシュメモリから読み
出しされた命令コードを一時的に格納しておく命令レジ
スタＩＲと、読み出された命令コードをデコードして命
令実行部等の制御信号を生成する制御回路と、演算処理
を実行する命令実行部から構成される。命令実行部の内
部では、アドレスバッファＡＢ、ＡＬＵ（演算論理ユニ
ット）、内部レジスタ及びデータの入出力バッファＤＢ
等が内部Ａバス、Ｂバス及びＣバスに接続されて構成さ
れる。
【０２４８】ＣＰＵは、キャッシュメモリに格納されて
いる命令コードをデータバスＤＢ１を介して読み出し、
命令レジスタＩＲに取り込む。取り込まれた命令コード
は、制御回路によってデコードされ、ＣＰＵ内部の制御
信号を出力する。この制御信号によって、命令実行部は
制御されて所望の演算が実行される。
【０２４９】この実施例では、乗算器がデータバスＤＢ
１とコマンド制御線ＣＯＭＤとウェイト制御線ＷＡＩＴ
とを介してＣＰＵに接続され、この乗算器に内部状態信
号ＣＣを介してキャッシュメモリ制御回路が接続され
る。
【０２５０】乗算器には、ＣＰＵの制御回路からのコマ
ンド制御信号が入力され、乗算器の内部状態は状態信号
ＣＣによりキャッシュメモリ制御回路に伝えられ、この
状態信号ＣＣとコマンド制御信号ＣＯＭＤによって乗算
器の演算処理中に次の演算起動指令が発行された場合に
は、バスサイクルをウェイトさせるウェイト信号ＷＡＩ
Ｔが生成される。このウェイト信号ＷＡＩＴは、ＣＰＵ
の制御回路に入力される。
【０２５１】図３７には、積和命令（ＭＡＣ命令）を説
明する説明図が示されている。同図には、前記３次元画
像処理において、式１の行列式に対応した積和演算が例
として示されている。同図において、ＩＦ又はｉｆは命
令フェッチ、ＩＤはデコード、ＥＸは演算ｏｒ実行、Ｍ
Ａはメモリアクセス、ＷＢはライトバックをそれぞれ意
味しており、ｍｍは乗算器が動作している状態を表して
いる。
【０２５２】積和レジスタの内容をクリアするために、
ＣＬＲＭＡＣ命令が実行される。この命令により、演算
器の積和出力レジスタの内容がクリアされる。続いて、
１回目のＭＡＣ（積和命令）が実行される。この積和命
令ＭＡＣは、ｉｆ−ＩＤ−ＥＸ−ＭＡ−ＭＡ−ｍｍ−ｍ
ｍ−ｍｍの８段で終了する。２番目のＭＡは、メモリ読
み出しとともに乗算器の演算起動も行う。
【０２５３】ＭＡＣ命令の次命令のＩＤは、１スロット
分後にストールされる。それ故、上記２つ目のＭＡＣ命
令のＩＤが、１スロット分後にストールされる。この実
施例のように、ＭＡＣ命令が連続してくる場合、ＭＡＣ
命令の２番目のＭＡが、その前の乗算系命令によって発
生したｍｍと競合した場合には、そのＭＡのバスサイク
ルは、ｍｍが終了するまで引き伸ばされて（図ではＭ─
───Ａのように表している。）、その引き伸ばされた
ＭＡは１つのスロットになる。同図において、点線で囲
まれた部分は、上記ｍｍとＭＡとが競合していることを
示している。
【０２５４】ＣＰＵの制御回路は、ｉｆ−ＩＤ−ＥＸ−
ＭＡにより、順に命令フェッチし、上記ＭＡＣ命令をデ
コードして、乗算すべきデータのあるキャッシュメモリ
のアドレスを生成し、このメモリアドレスをアドレスバ
ッファＡＢを通してアドレスバスＡＢ１に出力して、キ
ャッシュメモリからデータバスＤＢ1 にデータを出力さ
せる。データバス上に出力された演算すべきデータは、
ＣＰＵには取り込まれずに、ＣＰＵからの信号ＣＯＭＤ
により演算器が取り込んで、３スロットにわたって演算
を行い出力レジスタに格納する。
【０２５５】以下、演算器は、連続してくるＭＡＣ命令
により、前記のような行列式に対応して全部で４回の乗
算と前の乗算結果にその乗算結果を加算して格納すると
いう積和演算を行う。そして、最後にＳＴＳ命令によ
り、上記演算結果をライトバックして１つの相対座標に
対応した座標変換が行われる。
【０２５６】図３８には、除算器の一実施例のブロック
図が示されている。同図において、ＪＲは除数レジスタ
であり、除数を格納する３２ビット幅のレジスタであ
り、特別の機能は持たない。ＨＲＬは被除数下位及び商
保存レジスタであり、被除数の下位３２ビットを格納す
るとともに、演算終了時には商３２ビットが格納され
る。演算中は中間結果を格納するテンポラリレジスタと
しても使用される。ＨＲＨは被除数の上位３２ビットを
格納するレジスタであり、３２÷３２演算の場合には、
被除数の符号拡張を行うため、ＨＲＬのＭＳＢの値がＨ
ＲＨの全ビットにコピーされる。演算終了時には結果の
余が格納される。演算中は中間結果を格納するテンポラ
リレジスタとしても使用される。
【０２５７】ＣＯＮＴはコントロールレジスタであり、
３２ビットのうち２ビットから３１ビットまではライト
できず、０リードのみである。有効なビットはビット１
とビット０の下位２ビットである。ビット０はＯＶＦ
（オーバーフロー）のフラグである。オーバーフロー又
はアンダーフローが生じたときには値がセットされる。
【０２５８】ビット１はビット０に値がセットされたと
きに割り込み発生するか禁止するかを決定するフラグで
ある。ビット１と０は、バスマスターからの０ライトに
よって行われる。オーバーフロー割り込みオフの状態
で、オーバーフローが発生した場合はＭＡＸ値、アンダ
ーフローが発生した場合ＭＩＮ値を商にセットする。そ
して、オーバーフロー割り込みオンの状態で、オーバー
フロー又はアンダーフローが発生した場合には、演算結
果をそのまま商にセットする。
【０２５９】ＶＣＴは割り込みベクタであり、ＣＯＮＴ
のビット１を１にした状態で、オーバーフローが発生し
たときに出力する割り込みベクタを保存するレジスタで
ある。初期値は上位１６ビットが０で、下位１６ビット
が不定値である。
【０２６０】ＲＡＲは、余長期保存レジスタであり、演
算終了時点での余を格納する３２ビットのレジスタであ
る。ＨＲＨとの違いは、演算中に中間結果を格納するテ
ンポラリレジスタとして使用されることがなく、次の演
算終了するまで、又はバスマスタからライトされるまで
値を保存することが可能である。
【０２６１】ＲＳＲは、商長期保存レジスタであり、演
算終了時点での商を格納する３２ビットのレジスタであ
る。ＨＬＨとの違いは、演算中に中間結果を格納するテ
ンポラリレジスタとして使用されることがなく、次の演
算終了するまで、又はバスマスタからライトされるまで
値を保存することが可能である。
【０２６２】ＦＡ＆ＣＬＡはフルアダー及びキャリール
ックアヘッドであり、３２ビットの加算器、引算器、キ
ャリーの有無やゼロチェックを行う。ＡＵＦＡ＆ＡＵＣ
ＬＡは、１加算器であり、１減算は加算器の前後につい
ているセレクタで値を反転することにより行う。ＬＤＭ
ＣＡは、状態制御回路であり、バスマスタから乗算器内
蔵レジスタへのライト制御、除算器演算中の演算サイク
ル制御及び演算結果のゼロチェックを行う論理回路から
なる。ＬＤＭＣＢはオーバーフロー処理回路であり、除
算演算でオーバーフローが発生したときの処理を行う制
御論理回路である。ＬＤＰＲＭはＩ／Ｏ制御回路であ
り、除算器と周辺モジュールとのインターフェイスを行
う制御論理回路である。
【０２６３】図３９は、上記除算器の動作を説明するた
めの状態遷移図である。この実施例の除算器では、状態
数が全部で４２ある。同図の最上部の“００００００”
がレディ（ready)状態であり、リセット後はこの状態と
なる。通常の除算処理を行うのは左上の“０００００
１”から、右下の“００１１００”までの３８サイクル
である。左列中央より上部、“１００１１０”からの分
岐がオーバーフロー発生時の処理で、ここから２サイク
ルでもとの状態に戻る。この他、レディ状態下の“００
００１０”はライト／リード連続要求時の退避場所であ
る。
【０２６４】上記除算器による除算の処理は大きく分け
ると次の５つに分類することができる。以下それぞれに
ついて説明する。
【０２６５】（１）レディ状態（“００００００”−
“００００１０”） “００００００”は通常のレディ状態であり、“０００
０１０”はバスマスタから除算器へのアクセスにおい
て、レジスタライト命令直後にレジスタリード命令が出
された場合にのみ遷移する状態である。この実施例の除
算器の構成では、バスマスタからレジスタライト命令直
後にレジスタリード命令を発行されると、正常な値を出
力することができない。したがって、バスマスタからレ
ジスタライト命令直後にレジスタリード命令が発行され
た場合、通常のレディ状態“００００００”とは異な
り、バスマスタのリードのバスサイクルを延長させて正
常なリードデータが準備できる時間を確保するための状
態として、“００００１０”が設けられている。
【０２６６】（２）除算前処理（“０００００１”−
“１００００１”） 非回帰法アルゴリズムに入る前準備期間である。“００
０００１”はバスマスタからライトされたデータを除算
器内部のＨＲＬに転送するサイクルであり、“１０００
０１”は非回帰法の１サイクル目で使用する、“前回の
演算結果のＭＳＢ（符号）”を求めるために使用され
る。
【０２６７】（３）非回帰法（“１０００１１”−“０
０１１１０”） 非回帰法の処理を３３サイクル行う。ただし、３３サイ
クル目（“００１１１０”）は他と少しだけ異なる。結
果の余は３２サイクル目に求められるため、このサイク
ルにはＨＲＨはデータを取り込まない。
【０２６８】（４）除算後処理（“００１１１０”−
“００１１００”） 非回帰法で必要な事後処理用サイクルである。“００１
１１１”では余の足し戻し（引き戻し）と、商が負の場
合の１加算を実行し、“００１１１１”と“００１１０
１”の２状態で被除数が負で割り切れる場合の商・余補
正を行っている。ＲＡＲ、ＲＳＲへのセットは、“００
１１１０”，“００１１００”で行われる。
【０２６９】（５）オーバーフロー処理（“０００１１
０”−“０００１１１”） “０００１１０”状態が点線で示されているのは、オー
バーフロー状態への遷移が、普段状態遷移を司っている
回路とは別の回路で行われるからである。また、この状
態は、表面上１サイクルに見えない（“１００１１０”
と“０００１１０”で半サイクルずつ）ので、点線で表
している。“０００１１１”ではＲＡＲ，ＲＳＲのセッ
トを行っている。
【０２７０】このように除算器では、１つの除算に上記
のように３８サイクルもの長時間を費やすものである。
このように実際には除算には比較的長い時間を費やすも
のであるにもかかわらず、前記図１のようなシステムと
するとともに、図２５のような並列演算処理を行うよう
にすることにより、上記除算による遠近処理と、積和演
算等による座標変換とクリップ処理とを同時並行的に行
うようにすることにより、実質的な３次元画像処理を大
幅に高速にすることができる。
【０２７１】図４０には、図１のシングルチップマイク
ロコンピュータの一実施例のレイアウト図が示されてい
る。同図には、図１の各回路ブロックのうち、主要な回
路が代表として例示的に示されている。各回路ブロック
は、前記のようにバスが３つに分割されることに応じ
て、各バスが短く、かつ接続関係が容易になるよう配置
されている。同図には、上記３に分割されたバスのう
ち、第１バスが示され、他の第２バス及び第３バスは、
それらに対応した回路ブロックに隣接して配置されるも
のと理解されたい。
【０２７２】中央処理装置ＣＰＵとキャッシュメモリの
キャッシュデータ部ＣＡＣＨＥ−Ｄ１，Ｄ２は、第１バ
スを挟んで配置される。キャッシュメモリのキャッシュ
タグ部ＣＡＣＨＥ−Ａとキャッシュコントロール部ＣＡ
ＣＨＥ−Ｃは、乗算器ＭＵＬＴと並んで配置される。上
記中央処理装置ＣＰＵとキャッシュメモリ及び乗算器Ｍ
ＵＬＴがチップの約上半分を占める。
【０２７３】バスステートコントローラＢＳＣは、キャ
ッシュデータ部ＣＡＣＨＥ−Ｄ１，Ｄ２とにより中央処
理装置ＣＰＵを挟むように配置される。図示しない第２
のバスに接続されるブレークコントローラＵＢＣと除算
器ＤＩＶＵと割り込みコントロール回路ＩＮＴ１，ＩＮ
Ｔ２及び直接メモリアクセス制御装置ＤＭＡＣと、その
データバッファＤＡＴＡ１，ＤＡＴＡ２がチップの左下
部に集中して配置される。
【０２７４】そして、図示しない第３のバスに接続され
るタイマＦＲＴ，ＷＤＴ及びシリアルコミニュケーショ
ンインターフェイスＳＣＩが並んで配置される。これら
の周辺モジュールは、そのバスサイクルが遅くされるこ
とにより、出力回路の動作が相対的に遅い、既存の回路
をそのまま利用することにより、その占有面積が小さく
できる。チップの周辺には、前記のような端子に対応し
た入力バッファ、出力バッファ及び入出力バッファが配
置される。
【０２７５】図４１には、この発明に係るシングルチッ
プマイクロコンピュータの応用例が示されている。同図
（Ａ）には、そのブロック図が示され、（Ｂ）には外観
図が示されている。この実施例では、ペン入力の携帯用
マイクロコンピュータに向けられている。
【０２７６】この実施例では、（Ａ）のブロック図に示
すように、マイクロコンピュータ（microcomputer)が前
記図１のようなシングルチップマイクロコンピュータに
より構成されるものであり、それと外部メモリ(Memory)
及びＡＳＩＣ（特定用途向ＩＣ）により構成される周辺
ＬＳＩから構成される。端末装置としてＬＣＤにペン入
力機能を加えた表示装置や、音声入出力回路が設けられ
る。（Ｂ）の外観図に示すように、パームトップ型又は
ノートブック型のような薄型軽量で、ＬＣＤ表示部にペ
ン入力部が備えられ、キー入力用のスイッチパネルが設
けられる。
【０２７７】図４２には、図４０のペン入力の携帯用マ
イクロコンピュータの一実施例のブロック図が示されて
いる。シングルチップマイクロコンピュータＭＣＵは、
バッテリー（Battery)駆動される。マイクロフォン(Mic
rophone)は、音声入力用に用いられる。スピーカー(Spe
aker) は音声出力用に用いられる。
【０２７８】ＮＣＵは、電話回線用の入出力インターフ
ェイスであり、電話器(Telephone)によるデータ入力又
は出力を行うようにされる。マイクロコンピュータシス
テムとしては、外部バスにＬＣＤコントローラを介して
表示とペン入力を行うＬＣＤパネルが設けられる。外部
メモリとしてＳＤＲＡＭ又はＰＳＲＡＭが用いられる。
これらのメモリは、必要に応じて上記電池電圧によりバ
ッテリーバックアップされる。
【０２７９】マスクＲＯＭは、データ処理のためのプロ
グラムや文字パターンが記憶される。ＰＣＭＣＩＡＩ／
Ｆは、パーソナル コンピュータ メモリカード イン
ターナショナル アソシエイション(Personal Computer
Memory Card InternationalAssociation) インターフ
ェイスである。Ｉ／Ｏは、無線ＬＡＮ（ローカル・エリ
ア・ネットワーク）等の拡張周辺インターフェイスであ
る。そして、メモリカード（ROM card) と（RAM card)
が脱着可能な外部メモリとして使用できるようにされ
る。
【０２８０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 内部のバスを３つに分けて、第１のバスには中
央処理装置及びキャッシュメモリが接続し、第２のバス
には直接メモリアクセス制御回路、外部バスインターフ
ァイスを接続し、上記第１のバスと第２のバスには、上
記第１のアドレスバスと第２のアドレスバスとを選択的
にを接続させるバストランシーバ機能を持つブレークコ
ントローラを設け、上記第１及び第２のバスサイクルに
対して低速なバスサイクルとされた第３のバスには、周
辺モジュールを接続し、上記第２のバスと第３のバスと
の間でのデータ転送と同期化を行うバスステートコント
ローラを設けることにより、信号伝達経路の負荷容量が
減少するので信号伝達が高速に行うことができるととも
に、動作速度が要求されない周辺モジュールを分離して
いるため、そこでの電流消費を減らすことができるとい
う効果が得られる。
【０２８１】（２） 内部のバスを３つに分けて、第１
のバスには中央処理装置、上記第１のバスには、固定小
数点方式の積和演算器を接続し、第２のバスには固定小
数点方式の除算器を接続することにより、少ないサイク
ル数により積和演算処理が高速に行えるとともに、第２
のバスには固定小数点方式の除算器を接続するものであ
るので、そこで演算結果をそのまま除算できるので３次
元画像処理を高速に行うようにすることができるという
効果が得られる。
【０２８２】（３） 上記第３のバスに接続される周辺
モジュールとして、フリーランニングタイマ、シリアル
コミュニケーションインターフェイス又はウォッチドッ
グタイマのうち何れか少なくとも１つを設けることによ
り、データ処理の高速化には直接関与しない周辺モジュ
ール用の低速バスサイクルを構成することができ、中央
処理装置の高速化に追従させることなく、既存の周辺モ
ジュールをそのまま使用できるから設計の効率化と周辺
モジュールにおける低消費電力化を図ることができると
いう効果が得られる。
【０２８３】（４） 上記ブレークコントローラは、直
接メモリアクセス制御装置によるキャッシュメモリのデ
ータの書き換えを監視する機能を持たせることにより、
内部バスの分離による高速化や低消費電力化を図りつ
つ、直接メモリアクセス制御装置によるキャッシュメモ
リのデータの書き換えによるキャッシュデータの破壊を
監視することができるという効果が得られる。
【０２８４】（５） 上記の各回路ブロックをフルスタ
ティック型ＣＭＯＳ回路により構成し、各回路ブロック
毎にクロックパルスの供給／停止を制御するレジスタを
含む動作モードコントローラを設けることにより、必要
な回路ブロックに対してのみクロックを供給することが
できるから低消費電力化を図ることができるという効果
が得られる。
【０２８５】（６） 上記外部バスインターフェイス
は、シンクロナスダイナミック型ＲＡＭのバーストリー
ドモード及びシングルライトモードとダイナミック型Ｒ
ＡＭ及び擬似スタティック型ＲＡＭを直接アクセスでき
るインターフェイス機能を持たせることにより、直接に
シンクロナスダイナミック型ＲＡＭ、ダイナミック型Ｒ
ＡＭ及び擬似スタティック型ＲＡＭ等を直接接続できる
から使い勝手を良くすることができるという効果が得ら
れる。
【０２８６】（７） 外部バスインターフェイスのクロ
ックパルスに対して位相を遅らせてクロックパルスを形
成して中央処理装置に供給させることにより、シンクロ
ナスダイナミック型ＲＡＭのセットアップ／ホールド時
間を確保でき動作マージンの拡大を図ることができると
いう効果が得られる。
【０２８７】（８） シンクロナスダイナミック型ＲＡ
Ｍのバーストモードにより読み出されるデータと上記キ
ャッシュメモリの１ブロックのデータ及び直接メモリア
クセス制御装置による単位のデータ転送とには整合性を
持たせることにより、効率のよいデータ転送が可能にな
るという効果が得られる。
【０２８８】（９） 外部バスインターフェイスにおい
て、中央処理装置が特定のアドレス空間をアクセスする
ことにより起動がかけられて、ロウアドレスストローブ
信号、カラムアドレスストローブ信号及びライトイネー
ブル信号を共にロウレベルにし、アドレス信号の一部を
用いてシンクロナスダイナミック型ＲＡＭの動作モード
設定の設定に必要な制御信号を発生させるメモリ制御信
号発生回路を設けることにより、中央処理装置によるシ
ンクロナスダイナミック型ＲＡＭのモード設定を簡単に
行うことができるという効果が得られる。
【０２８９】（１０） 上記キャッシュメモリとして
は、複数からなるタグメモリ及びそれぞれに対応したデ
ータメモリにより構成し、上記タグメモリ及びデータメ
モリにはＣＭＯＳスタティック型メモリセルを用い、そ
の読み出し信号を増幅するセンスアンプとしてＣＭＯＳ
ラッチ回路と、かかるＣＭＯＳラッチ回路に動作電流を
供給するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴからなるパワースイッチＭＯＳＦＥＴから
なるＣＭＯＳセンスアンプを用いることにより、信号増
幅を行った後には直流電流が流れなくできるからキャッ
シュメモリにおける低消費電力化を図ることができると
いう効果が得られる。
【０２９０】（１１） 上記複数からなるデータメモリ
に設けられるセンスアンプ又はセンスアンプとワード線
の双方を、タグメモリからのヒット信号に対応したもの
のみを活性化させるようにすることにより、低消費電力
化を図ることができるという効果が得られる。
【０２９１】（１２） 上記複数からなるデータメモリ
は、キャッシュコントローラによって全部又は一部につ
いてタグメモリからのヒット信号の伝達を無効にして中
央処理装置による直接アクセスを可能にすることによ
り、ユーザーの多様な要求に応じた使い方に適合できる
という効果が得られる。
【０２９２】（１３） 中央処理装置とキャシュメモリ
とを含むシングルチップのマイクロコンピュータにおい
て、キャッシュメモリとしてＣＭＯＳスタティック型メ
モリセルを記憶素子として用い、その読み出し信号を増
幅するセンスアンプとしてＣＭＯＳラッチ回路及びかか
るＣＭＯＳラッチ回路に動作電流を供給するＰチャンネ
ル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからな
るパワースイッチＭＯＳＦＥＴからなるＣＭＯＳセンス
アンプを用いることにより、センスアンプでの信号増幅
を行った後には直流電流が流れないから内蔵キャッシュ
メモリでの低消費電力化を図ることができるという効果
が得られる。
【０２９３】（１４） 上記複数からなるデータメモリ
は、タグメモリからのヒット信号に対応したもののセン
スアンプのみを活性化させることにより、キャッシュメ
モリ内蔵のシングルチップのマイクロコンピュータの低
消費電力化を図ることができるという効果が得られる。
【０２９４】（１５） バス使用権制御信号に従ってス
レーブモードに設定されたときには第１の端子をバスリ
クエスト信号に、第２の端子をバスアクノリッジ信号に
それぞれ使用し、マスターモードにされるとき上記第１
の端子をバスグラント信号に、上記第２の端子をバスレ
リーズ信号にそれぞれ切り換えて使用することにより、
１つのシングルチップマイクロコンピュータがバス使用
権制御信号に従ってスレーブモード又はマスターモード
として使用でき、しかも同じ端子を切り換えて使用する
ものであるから、外部端子数が減るとともに接続が簡単
となって使い勝手が良くなるという効果が得られる。
【０２９５】（１６） 遠近処理されたＮ−１番目座標
に対するクリピング処理を中央処理装置により行い、特
定の物体固有のＮ＋１番目座標点を指定された視点を原
点とする座標に変換する座標変換処理を中央処理装置と
積和演算器により行い、上記クリッピング処理と座標変
換処理と時間的に並行して座標変換処理が終わったＮ番
目座標について遠近処理を除算器により行うことによ
り、中央処理装置又はこれと積和演算器によるクリピン
グ処理と座標変換処理と時間的に同時並行して比較的長
い時間を費やす遠近処理を除算器により行うことによ
り、高速な３次元画像処理が実現できるという効果が得
られる。
【０２９６】（１７） 上記中央処理装置と積和演算器
はキャッシュメモリとともに第１のバスに接続され、上
記除算器は直接メモリアクセス制御回路、外部バスイン
ターファイスとともに第２のバスに接続され、上記第１
と第２のバスに接続されるとともに、第１のバスのアド
レスバスを第２のバスのアドレスバスに選択的に接続さ
せるバストランシーバ機能を持つブレークコントローラ
が設けられ、上記第１及び第２のバスサイクルに対して
低速なバスサイクルを持つ周辺モジュールが接続される
第３のバスと、上記第２のバスと第３のバスとの間での
信号転送と同期化を行うバスステートコントローラとが
設けられるシングルチップのマイクロコンピュータによ
り上記３次元画像処理を行うことにより、比較的簡単な
構成により高速な３次元画像処理を実現することができ
るという効果が得られる。
【０２９７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
の実施例において、中央処理装置ＣＰＵは、ＲＩＳＣ型
プロセッサである必要はなく、種々の実施形態を採るこ
とができる。この実施例のシングルチップマイクロコン
ピュータは、前記のような各回路ブロックを登録してお
いて、ユーザーの仕様に応じて必要な回路ブロックを搭
載するというＡＳＩＣにより構成するものであってもよ
い。
【０２９８】本願におけるシングルチップマイクロコン
ピュータとは、ＲＯＭとＲＡＭを内蔵したマイクロコン
ピュータという狭い意味ではなく、１個の半導体基板上
に形成されてなるデータ処理装置といような広い意味で
用いている。それ故、本願に係るシングルチッブマイク
ロコンピュータは、中央処理装置と、積和演算器と、除
算器とを有し、少なくとも上記積和演算器と除算器とが
並列処理可能とされ、単一の半導体基板上に形成されて
なるデータ処理装置というように表現できる。あるい
は、連続読み出し可能な外部メモリが接続可能とされ、
キャッシュメモリと、上記キャッシュメモリと１ライン
のデータ長に等しいデータを外部メモリから連続して読
み込み可能な手段とを単一の半導体基板上に備えてなる
データ処理装置ともいうことができる。
【０２９９】また、モード設定可能な外部メモリが接続
可能とされ、上記モード設定をするためのデータバス端
子以外の外部端子を介して上記メモリに転送可能な手段
を単一の半導体基板上に備えてなるデータ処理装置とい
うこともできる。さらに、クロックに同期して、アドレ
ス、データを入出力する外部メモリが接続可能とされる
データ処理装置であって、上記メモリ及び当該データ処
理装置に必要なクロックを形成する手段を単一の半導体
基板上に形成してなるデータ処理装置、あるいは３２ビ
ット単位でメモリアクセスし、１６ビット固定長命令を
実行する中央処理装置と、命令／データ混在型のキャッ
シュメモリとを具備し、メモリからのロード／ストアを
行う命令を偶数ワード・バウンダリに置くようにしてな
るデータ処理装置ともいうことができる。
【０３００】この発明は、上記のような広い意味でのシ
ングルチップマイクロコンピュータ及びそれを用いた３
次元画像処理に適用できるものである。
【０３０１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、内部のバスを３つに分け
て、第１のバスには中央処理装置及びキャッシュメモリ
が接続し、第２のバスには直接メモリアクセス制御回
路、外部バスインターフェイスを接続し、上記第１のバ
スと第２のバスには、上記第１のアドレスバスと第２の
アドレスバスとを選択的にを接続させるバストランシー
バ機能を持つブレークコントローラを設け、上記第１及
び第２のバスサイクルに対して低速なバスサイクルとさ
れた第３のバスには、周辺モジュールを接続し、上記第
２のバスと第３のバスとの間でのデータ転送と同期化を
行うバスステートコントローラを設けることにより、信
号伝達経路の負荷容量が減少するので信号伝達が高速に
行うことができるとともに、動作速度が要求されない周
辺モジュールを分離しているため、そこでの電流消費を
減らすことができる。
【０３０２】内部のバスを３つに分けておき、第１のバ
スには中央処理装置、上記第１のバスには、固定小数点
方式の積和演算器を接続し、第２のバスには固定小数点
方式の除算器を接続することにより、少ないサイクル数
により積和演算処理が高速に行えるとともに、第２のバ
スには固定小数点方式の除算器を接続するものであるの
で、正規化処理がなくそこで演算結果をそのまま除算で
きるので３次元画像処理を高速に行うようにすることが
できる。
【０３０３】上記第３のバスに接続される周辺モジュー
ルとして、フリーランニングタイマ、シリアルコミュニ
ケーションインターフェイス又はウォッチドッグタイマ
のうち何れか少なくとも１つを設けることにより、デー
タ処理の高速化には直接関与しない周辺モジュール用の
低速バスサイクルを構成することができ、中央処理装置
の高速化に追従させることなく、既存の周辺モジュール
をそのまま使用できるから設計の効率化と周辺モジュー
ルにおける低消費電力化を図ることができる。
【０３０４】上記ブレークコントローラは、直接メモリ
アクセス制御装置によるキャッシュメモリのデータの書
き換えを監視する機能を持たせることにより、内部バス
の分離による高速化や低消費電力化を図りつつ、直接メ
モリアクセス制御装置によるキャッシュメモリのデータ
の書き換えによるキャッシュデータの破壊を監視するこ
とができる。
【０３０５】上記の各回路ブロックをフルスタティック
型ＣＭＯＳ回路により構成し、各回路ブロック毎にクロ
ックパルスの供給／停止を制御するレジスタを含む動作
モードコントローラを設けることにより、必要な回路ブ
ロックに対してのみクロックを供給することができるか
ら低消費電力化を図ることができる。
【０３０６】上記外部バスインターフェイスは、シンク
ロナスダイナミック型ＲＡＭのバーストリードモード及
びシングルライトモードとダイナミック型ＲＡＭ及び擬
似スタティック型ＲＡＭを直接アクセスできるインター
フェイス機能を持たせることにより、直接にシンクロナ
スダイナミック型ＲＡＭ、ダイナミック型ＲＡＭ及び擬
似スタティック型ＲＡＭ等を直接接続できるから使い勝
手を良くすることができる。
【０３０７】外部バスインターフェイスとしては、中央
処理装置のクロックパルスに対して位相が進められたク
ロックパルスを形成してシンクロナスダイナミック型Ｒ
ＡＭのクロック端子に供給させることにより、シンクロ
ナスダイナミック型ＲＡＭのセットアップ／ホールド時
間を確保でき動作マージンの拡大を図ることができる。
【０３０８】シンクロナスダイナミック型ＲＡＭのバー
ストモードにより読み出されるデータと上記キャッシュ
メモリの１ブロックのデータ及び直接メモリアクセス制
御装置による単位のデータ転送とには整合性を持たせる
ことにより、効率のよいデータ転送が可能になる。
【０３０９】外部バスインターフェイスにおいて、中央
処理装置が特定のアドレス空間をアクセスすることによ
り起動がかけられて、ロウアドレスストローブ信号、カ
ラムアドレスストローブ信号及びライトイネーブル信号
を共にロウレベルにし、アドレス信号の一部を用いてシ
ンクロナスダイナミック型ＲＡＭの動作モード設定の設
定に必要な制御信号を発生させるメモリ制御信号発生回
路を設けることにより、中央処理装置によるシンクロナ
スダイナミック型ＲＡＭのモード設定を簡単に行うこと
ができる。
【０３１０】上記キャッシュメモリとしては、複数から
なるタグメモリ及びそれぞれに対応したデータメモリに
より構成し、上記タグメモリ及びデータメモリにはＣＭ
ＯＳスタティック型メモリセルを用い、その読み出し信
号を増幅するセンスアンプとしてＣＭＯＳラッチ回路
と、かかるＣＭＯＳラッチ回路に動作電流を供給するＰ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
ＴからなるパワースイッチＭＯＳＦＥＴからなるＣＭＯ
Ｓセンスアンプを用いることにより、信号増幅を行った
後には直流電流が流れなくできるからキャッシュメモリ
における低消費電力化を図ることができる。
【０３１１】上記複数からなるデータメモリに設けられ
るセンスアンプ又はセンスアンプとワード線を、タグメ
モリからのヒット信号に対応したもののみを活性化させ
るようにすることにより、低消費電力化を図ることがで
きる。
【０３１２】上記複数からなるデータメモリは、キャッ
シュコントローラによって全部又は一部についてタグメ
モリからのヒット信号の伝達を無効にして中央処理装置
による直接アクセスを可能にすることにより、ユーザー
の多様な要求に応じた使い方に適合できる。
【０３１３】中央処理装置とキャシュメモリとを含むシ
ングルチップのマイクロコンピュータにおいて、キャッ
シュメモリとしてＣＭＯＳスタティック型メモリセルを
記憶素子として用い、その読み出し信号を増幅するセン
スアンプとしてＣＭＯＳラッチ回路及びかかるＣＭＯＳ
ラッチ回路に動作電流を供給するＰチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるパワース
イッチＭＯＳＦＥＴからなるＣＭＯＳセンスアンプを用
いることにより、センスアンプでの信号増幅を行った後
には直流電流が流れないから内蔵キャッシュメモリでの
低消費電力化を図ることができる。
【０３１４】上記複数からなるデータメモリは、タグメ
モリからのヒット信号に対応したもののセンスアンプ又
はセンスアンプとワード線のみを活性化させることによ
り、キャッシュメモリ内蔵のシングルチップのマイクロ
コンピュータの低消費電力化を図ることができる。
【０３１５】バス使用権制御信号に従ってスレーブモー
ドに設定されたときには第１の端子をバスリクエスト信
号に、第２の端子をバスアクノリッジ信号にそれぞれ使
用し、マスターモードにされるとき上記第１の端子をバ
スグラント信号に、上記第２の端子をバスレリーズ信号
にそれぞれ切り換えて使用することにより、１つのシン
グルチップマイクロコンピュータがバス使用権制御信号
に従ってスレーブモード又はマスターモードとして使用
でき、しかも同じ端子を切り換えて使用するものである
から、外部端子数が減るとともに接続が簡単となって使
い勝手が良くなる。
【０３１６】遠近処理されたＮ−１番目座標に対するク
リピング処理を中央処理装置により行い、特定の物体固
有のＮ＋１番目座標点を指定された視点を原点とする座
標に変換する座標変換処理を中央処理装置と積和演算器
により行い、上記クリッピング処理と座標変換処理と時
間的に並行して座標変換処理が終わったＮ番目座標につ
いて遠近処理を除算器により行うことにより、中央処理
装置又はこれと積和演算器によるクリピング処理と座標
変換処理と時間的に同時並行して比較的長い時間を費や
す遠近処理を除算器により行うことにより、高速な３次
元画像処理が実現できる。
【０３１７】上記中央処理装置と積和演算器はキャッシ
ュメモリとともに第１のバスに接続され、上記除算器は
直接メモリアクセス制御回路、外部バスインターファイ
スとともに第２のバスに接続され、上記第１と第２のバ
スに接続されるとともに、第１のバスのアドレスバスを
第２のバスのアドレスバスに選択的に接続させるバスト
ランシーバ機能を持つブレークコントローラが設けら
れ、上記第１及び第２のバスサイクルに対して低速なバ
スサイクルを持つ周辺モジュールが接続される第３のバ
スと、上記第２のバスと第３のバスとの間での信号転送
と同期化を行うバスステートコントローラとが設けられ
るシングルチップのマイクロコンピュータにより上記３
次元画像処理を行うことにより、比較的簡単な構成によ
り高速な３次元画像処理を実現することができる。
【図面の簡単な説明】
【図１】この発明に係るシングルチップマイクロコンピ
ュータの一実施例を示すブロック図である。
【図２】この発明に係るシングルチップマイクロコンピ
ュータの一実施例の左半分を示すピン配置図である。
【図３】この発明に係るシングルチップマイクロコンピ
ュータの一実施例の右半分を示すピン配置図である。
【図４】この発明に係るシングルチップマイクロコンピ
ュータに内蔵される動作モードコントローラＭＣの一実
施例を示すブロック図である。
【図５】この発明に係るシングルチップマイクロコンピ
ュータに内蔵されるブレークコントローラＵＢＣの基本
的な一実施例を示すブロック図である。
【図６】この発明に係るシングルチップマイクロコンピ
ュータに内蔵されるブレークコントローラＵＢＣの一実
施例を示す詳細なブロック図である。
【図７】この発明に係るシングルチップマイクロコンピ
ュータに内蔵されるバスステートコントローラＢＳＣの
一実施例を示すブロック図である。
【図８】この発明に係るシングルチップマイクロコンピ
ュータに内蔵されるバスステートコントローラＢＳＣと
外部バスインターフェイスＯＢＩＦとによるシンクロナ
スダイナミック型ＲＡＭとの接続例を示すブロック図で
ある。
【図９】図８のＳＤＲＡＭのバーストリード動作を説明
するためのバスサイクル波形図である。
【図１０】図８のＳＤＲＡＭのシングルライト動作を説
明するためのバスサイクル波形図である。
【図１１】この発明に係るシングルチップマイクロコン
ピュータにおける基本バスサイクルを説明するための波
形図である。
【図１２】この発明に係るシングルチップマイクロコン
ピュータに内蔵されるバスステートコントローラＢＳＣ
と外部バスインターフェイスＯＢＩＦとによるダイナミ
ック型ＲＡＭとの接続例を示すブロック図である。
【図１３】図１２のＤＲＡＭの高速ページモードを説明
するためのバスサイクル波形図である。
【図１４】この発明に係るシングルチップマイクロコン
ピュータに内蔵されるバスステートコントローラＢＳＣ
と外部バスインターフェイスＯＢＩＦとによる擬似スタ
ティック型ＲＡＭとの接続例を示すブロック図である。
【図１５】この発明に係るシングルチップマイクロコン
ピュータを用いてマルチプロセッサ接続した場合の一実
施例を示すブロック図である。
【図１６】図１５のＳ−ＭＣＵからメインバス上のＳＤ
ＲＡＭをアクセスする場合を説明するためのタイミング
図である。
【図１７】この発明に係るシングルチップマイクロコン
ピュータに内蔵されるキャッシュメモリの一実施例を示
すブロック図である。
【図１８】この発明に係るキャッシュメモリの一実施例
を示すブロック図である。
【図１９】この発明に係るシングルチップマイクロコン
ピュータに内蔵されるキャッシュメモリの一実施例を示
すブロック図である。
【図２０】この発明に係るキャッシュメモリを説明する
ための動作概念図である。
【図２１】この発明に係るシングルチップマイクロコン
ピュータに内蔵される上記直接メモリアクセス制御装置
ＤＭＡＣの一実施例を示すブロック図である。
【図２２】この発明に係るＤＡＭＣとその周辺部の一実
施例を示す概略ブロック図である。
【図２３】この発明に係るシングルチップマイクロコン
ピュータに内蔵される除算器ＤＩＶＵの一実施例を示す
ブロック図である。
【図２４】３次元物体を２次元からなる表示画面上に遠
近法により表示するための３次元画像処理の概念を説明
するための説明図である。
【図２５】この発明に係るシングルチップマイクロコン
ピュータを用いた３次元画像処理方法を説明するための
信号処理図である。
【図２６】命令／データ混在型キャッシュのミス率とラ
イン・サイズとの関係の一例を説明するための特性図で
ある。
【図２７】命令／データ混在型キャッシュのミス率とラ
イン・サイズとの関係の他の一例を説明するための特性
図である。
【図２８】命令／データ混在型キャッシュのミス率とラ
イン・サイズとの関係の他の一例を説明するための特性
図である。
【図２９】キャッシュメモリに対するアクセスの説明図
である。
【図３０】平均アクセス時間とライン・サイズとの関係
を説明するための特性図である。
【図３１】この発明に係るキャッシュメモリの一実施例
を示すブロック図である。
【図３２】図３１のキャッシュメモリの動作の説明図で
ある。
【図３３】この発明に係るシングルチップマイクロコン
ピュータにおける各バスサイクルを説明するためのタイ
ミング図である。
【図３４】ＳＤＲＡＭのモード設定動作を説明するたの
タイミング図である。
【図３５】ＳＤＲＡＭの一実施例を示すブロック図であ
る。
【図３６】積和演算動作を説明するためのブロック図で
ある。
【図３７】３次元画像処理の座標変換処理のための積和
演算動作の説明図である。
【図３８】この発明に係る除算器の一実施例を示すブロ
ック図である。
【図３９】上記乗算器の動作を説明するための状態遷移
図である。
【図４０】図１のシングルチップマイクロコンピュータ
の一実施例を示すレイアウト図である。
【図４１】この発明に係るシングルチップマイクロコン
ピュータの応用例が示す概略構成図である。
【図４２】この発明に係るシングルチップマイクロコン
ピュータの応用例であるペン入力の携帯用マイクロコン
ピュータの一実施例を示すブロック図である。
【符号の説明】
ＣＰＵ…中央処理装置、ＭＵＬＴ…乗算器、ＩＮＴＣ…
割り込みコントーラ、ＤＭＡＣ…直接メモリアクセス制
御装置、ＤＩＶＵ…除算器、ＦＲＭ…フリーランニング
タイマ、ＷＤＴ…ウォッチドッグタイマ、ＳＣＩ…シリ
アルコミュニケーションインターフェイス、ＡＢ１〜Ａ
Ｂ４…アドレスバス、ＤＢ１〜ＤＢ４…データバス、Ｂ
ＳＣ…バスステートコントローラ、ＤＭＡＣ…直接メモ
リアクセス制御装置、ＯＢＩＦ…外部バスインターフェ
イス、ＭＣＴＧ…メモリ制御信号発生回路、ＵＢＣ…ブ
レークコントローラ、ＩＮＴＣ…割り込みコントロー
ラ、ＣＤＭ…データメモリ（キャッシュ）ＴＡＧ…タグ
メモリ（キャッシュ）、ＣＡＣ…キャッシュコントロー
ラ、ＣＰＧ…パルス発生回路。ＡＢ１…第１アドレスバ
ス、ＤＢ１…第１データバス、ＡＢ２…第２アドレスバ
ス、ＤＢ２…第２データバス、ＡＢ３…第３アドレスバ
ス、ＤＢ３…第３データバス、ＣＢ…コントールバス、
ＡＢ４…外部アドレスバス、ＤＢ４…外部データバス、
Ｂ１…第１バス、Ｂ２…第２バス、Ｂ３…第３バス、Ｂ
４…第４バス。ＭＣＵ…シングルチップマイクロコンピ
ュータ、ＤＲＡＭ…ダイナミック型ＲＡＭ、ＳＤＲＡＭ
…シンクロナスダイナミック型ＲＡＭ、ＰＳＲＡＭ…擬
似スタティック型ＲＡＭ、ＳＲＡＭ…スタティック型Ｒ
ＡＭ。Ｓ−ＭＣＵ…スレーブ側マイクロコンピュータ、
Ｍ−ＭＣＵ…マスタ側マイクロコンピュータ。Ｑ１〜Ｑ
２９…ＭＯＳＦＥＴ、Ｎ１〜Ｎ７…ＣＭＯＳインバータ
回路、Ｗ０，Ｗ１…ワード線、ＤＬ０，／ＤＬ０〜ＤＬ
１，／ＤＬ１…相補データ線、ＣＤＬ０，／ＣＤＬ０…
共通データ線。ＩＲ…命令レジスタ、ＡＢ…アドレスバ
ッファ、ＤＢ…データバッファ、ＪＲ…除数レジスタ、
ＨＲＬ…被除数下位＆商保存レジスタ、ＨＲＨ…被除数
上位＆余保存レジスタ、ＣＯＮＴ…制御レジスタ、ＶＣ
Ｔ…割り込みベクタ、ＲＡＲ…余長期保存レジスタ、Ｒ
ＳＲ…商長期保存レジスタ、ＦＡ＆ＣＬＡ…フルアダー
＆キャリールックアヘッド、ＡＵＤＡ＆ＡＵＣＬＡ…１
加算器、ＬＤＭＣＡ…状態制御回路、ＬＤＭＣＢ…オー
バーフロー処理回路、ＬＤＰＲＭ…Ｉ／Ｏ制御回路。２
２…ＳＤＲＡＭ、３０…モードレジスタ、２００Ａ，２
００Ｂ…メモリアレイ、２０１Ａ，２０１Ｂ…ロウデコ
ーダ、２０２Ａ，２０２Ｂ…センスアンプ及びカラム選
択回路、２０３Ａ，２０３Ｂ…カラムデコーダ、２０５
…カラムアドレスバッファ、２０６…ロウアドレスバッ
ファ、２０７…カラムアドレスカウンタ、２０８…リフ
レッシュカウンタ、２１０…入力バッファ、２１１…出
力バッファ、２１２…コントローラ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 淳 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 松原 清 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 野口 孝樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 早川 秋夫 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 伊東 良高 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 赤尾 泰 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大須賀 宏 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 中央処理装置及びキャッシュメモリが接
    続される第１のバスと、直接メモリアクセス制御回路及
    び外部バスインターファイスが接続される第２のバス
    と、上記第１と第２のバスに接続されるとともに、第１
    のバスのアドレス信号を第２のバスに選択的に伝達する
    バストランシーバ機能を持つブレークコントローラと、
    上記第１及び第２のバスサイクルに対して低速なバスサ
    イクルを持つ周辺モジュールが接続される第３のバス
    と、上記第２のバスと第３のバスとの間での信号授受と
    同期化を行うバスステートコントローラとを備えてなる
    ことを特徴とするシングルチップマイクロコンピュー
    タ。
  2. 【請求項２】 上記第１のバスには固定小数点方式の積
    和演算器が接続され、第２のバスには固定小数点方式の
    除算器が接続されるものであることを特徴とする請求項
    １のシングルチップマイクロコンピュータ。
  3. 【請求項３】 上記第３のバスに接続される周辺モジュ
    ールは、フリーランニングタイマ、シリアルコミュニケ
    ーションインターフェイス又はウォッチドッグタイマの
    うち何れか少なくとも１つを含むものであることを特徴
    とする請求項１のシングルチップマイクロコンピュー
    タ。
  4. 【請求項４】 上記ブレークコントローラは、直接メモ
    リアクセス制御装置によるキャッシュメモリのデータの
    書き換えを監視する機能を備えるものであることを特徴
    とする請求項１のシングルチップマイクロコンピュー
    タ。
  5. 【請求項５】 上記各回路ブロックは、フルスタティッ
    ク型ＣＭＯＳ回路により構成されるものであり、上記各
    回路ブロック毎にクロックパルスの供給／停止を制御す
    るレジスタを含む動作モードコントローラが設けられる
    ものであることを特徴とする請求項１、請求項２、請求
    項３又は請求項４のシングルチップマイクロコンピュー
    タ。
  6. 【請求項６】 上記外部バスインターフェイスは、シン
    クロナスダイナミック型ＲＡＭのバーストリードモード
    及びシングルライトモード、ダイナミック型ＲＡＭ及び
    擬似スタティック型ＲＡＭを直接アクセスできるインタ
    ーフェイスを含むものであることを特徴とする請求項１
    のシングルチップマイクロコンピュータ。
  7. 【請求項７】 上記外部バスインターフェイスは、中央
    処理装置のクロックパルスに対して位相が進められたク
    ロックパルスを形成してシンクロナスダイナミック型Ｒ
    ＡＭのクロック端子に供給する機能を持つものであるこ
    とを特徴とする請求項６のシングルチップマイクロコン
    ピュータ。
  8. 【請求項８】 上記シンクロナスダイナミック型ＲＡＭ
    のバーストモードにより読み出されるデータと上記キャ
    ッシュメモリの単位ブロックのデータ及び直接メモリア
    クセス制御装置による単位のデータ転送は整合性を持つ
    ものであることを特徴とする請求項６又は請求項７のシ
    ングルチップマイクロコンピュータ。
  9. 【請求項９】 上記外部バスインターフェイスに、中央
    処理装置が特定のアドレス空間をアクセスすることによ
    り起動がかけられて、ロウアドレスストローブ信号、カ
    ラムアドレスストローブ信号及びライトイネーブル信号
    を共にロウレベルにし、アドレス信号の一部を用いて上
    記シンクロナスダイナミック型ＲＡＭに対するモード設
    定信号を出力させるメモリ制御信号発生回路を持つもの
    であることを特徴とする請求項６のシングルチップマイ
    クロコンピュータ。
  10. 【請求項１０】 上記キャッシュメモリは、複数からな
    るタグメモリ及びそれぞれに対応したデータメモリから
    構成され、上記タグメモリ及びデータメモリは、ＣＭＯ
    Ｓスタティック型メモリセルがマトリッスク配置されて
    なるメモリアレイ部と、上記メモリアレイ部からの読み
    出し信号を増幅するＣＭＯＳラッチ回路と、かかるＣＭ
    ＯＳラッチ回路に動作電流を供給するＰチャンネル型Ｍ
    ＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるパワ
    ースイッチＭＯＳＦＥＴからなるセンスアンプを含むも
    のであることを特徴とする請求項１のシングルチップマ
    イクロコンピュータ。
  11. 【請求項１１】 上記複数からなるデータメモリは、タ
    グメモリからのヒット信号に対応したもののみが活性化
    されるものであることを特徴とする請求項１０のシング
    ルチップマイクロコンピュータ。
  12. 【請求項１２】 上記複数からなるデータメモリは、キ
    ャッシュコントローラによって全部又は一部についてタ
    グメモリからのヒット信号の伝達を無効にして中央処理
    装置によるアクセスが可能にされるものであることを特
    徴とする請求項１０又は請求項１１のシングルチップマ
    イクロコンピュータ。
  13. 【請求項１３】 中央処理装置と、ＣＭＯＳスタティッ
    ク型メモリセルを記憶素子として用い、その読み出し信
    号を増幅するセンスアンプとしてＣＭＯＳラッチ回路及
    びかかるＣＭＯＳラッチ回路に動作電流を供給するＰチ
    ャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ
    からなるパワースイッチＭＯＳＦＥＴを用いてなるキャ
    ッシュメモリとを備えてなることを特徴とするシングル
    チップマイクロコンピュータ。
  14. 【請求項１４】 上記複数からなるデータメモリは、タ
    グメモリからのヒット信号に対応したもののみが活性化
    されるものであることを特徴とする請求項１３のシング
    ルチップマイクロコンピュータ。
  15. 【請求項１５】 バス使用権制御信号に従ってスレーブ
    モードに設定されたときには、第１の端子をバスリクエ
    スト信号に、第２の端子をバスアクノリッジ信号にそれ
    ぞれ使用し、マスターモードにされるときは、上記第１
    の端子をバスグラント信号に、上記第２の端子をバスレ
    リーズ信号にそれぞれ切り換えて使用する機能を持つ外
    部バスインターフェイスを備えてなることを特徴とする
    シングルチップマイクロコンピュータ。
  16. 【請求項１６】 上記中央処理装置は、３次元画像処理
    のうちの遠近処理されたクリッピング処理と、上記積和
    演算器と協同して特定の物体固有の座標点を指定された
    視点を原点とする座標に変換する座標変換処理とを行
    い、上記除算器は上記中央処理装置及び積和演算器と同
    時並行して座標変換処理が終わった座標についての遠近
    処理を行うものであることを特徴とする請求項２のシン
    グルチップマイクロコンピュータ。
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