JPH07135497A - フレーム同期パターン検出装置 - Google Patents
フレーム同期パターン検出装置Info
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- JPH07135497A JPH07135497A JP5279517A JP27951793A JPH07135497A JP H07135497 A JPH07135497 A JP H07135497A JP 5279517 A JP5279517 A JP 5279517A JP 27951793 A JP27951793 A JP 27951793A JP H07135497 A JPH07135497 A JP H07135497A
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Abstract
(57)【要約】
【目的】 シリアル伝送されてくるディジタル映像信号
受信装置において、フレーム同期の誤同期を減少させ
る。 【構成】 オール１検出器１０２とオール０検出器１０
３の出力結果と８つのビットを検査する第４ワード検出
器１０４の出力に基づいてフレーム同期信号を生成させ
る構成により、誤同期検出を少なくし、正確なフレーム
同期信号を生成する。
受信装置において、フレーム同期の誤同期を減少させ
る。 【構成】 オール１検出器１０２とオール０検出器１０
３の出力結果と８つのビットを検査する第４ワード検出
器１０４の出力に基づいてフレーム同期信号を生成させ
る構成により、誤同期検出を少なくし、正確なフレーム
同期信号を生成する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル映像信号のフ
レーム同期信号を出力するフレーム同期パターン検出装
置に関する。
レーム同期信号を出力するフレーム同期パターン検出装
置に関する。
【０００２】
【従来の技術】ＢＴＡ（放送技術開発協議会）において
はＨＤＴＶ機器のうち、スタジオ用として番組制作用に
使用され、かつディジタル映像入力または出力を有する
映像機器間のインターフェースの規格として、ＢＴＡ
Ｓ−００２ １１２５／６０方式ＨＤＴＶ映像信号の符
号化とビット並列インターフェース規格（以下ＢＴＡＳ
−００２規格と記す。）を決定した。
はＨＤＴＶ機器のうち、スタジオ用として番組制作用に
使用され、かつディジタル映像入力または出力を有する
映像機器間のインターフェースの規格として、ＢＴＡ
Ｓ−００２ １１２５／６０方式ＨＤＴＶ映像信号の符
号化とビット並列インターフェース規格（以下ＢＴＡＳ
−００２規格と記す。）を決定した。
【０００３】ＢＴＡ Ｓ−００２規格において映像信号
とアナログ同期波形間のタイミング関係を明確にするた
めに映像タイミング基準コードとして各映像データブロ
ックのはじめにＳＡＶ（START OF ACTIVE VIDEO）を、
各映像データブロックのおわりにＥＡＶ（END OF ACTIV
E VIDEO）を置く。各映像機器においては、送られてく
るディジタル信号の中からＳＡＶ、ＥＡＶを検出し、映
像信号の映像信号のフレーム同期タイミングを検出す
る。ここでいう１フレームとはアナログのＨＤＴＶの１
水平ラインに対応する。
とアナログ同期波形間のタイミング関係を明確にするた
めに映像タイミング基準コードとして各映像データブロ
ックのはじめにＳＡＶ（START OF ACTIVE VIDEO）を、
各映像データブロックのおわりにＥＡＶ（END OF ACTIV
E VIDEO）を置く。各映像機器においては、送られてく
るディジタル信号の中からＳＡＶ、ＥＡＶを検出し、映
像信号の映像信号のフレーム同期タイミングを検出す
る。ここでいう１フレームとはアナログのＨＤＴＶの１
水平ラインに対応する。
【０００４】図７にＳＡＶ、ＥＡＶとアナログのＨＤＴ
Ｖの１水平ラインのタイミング関係を示す。ＢＴＡ Ｓ
−００２規格の映像タイミング基準コードを表１に示
す。なお、表１中、Ｔはクロック周期13.468nsである。
Ｖの１水平ラインのタイミング関係を示す。ＢＴＡ Ｓ
−００２規格の映像タイミング基準コードを表１に示
す。なお、表１中、Ｔはクロック周期13.468nsである。
【０００５】
【表１】
【０００６】各タイミング基準コードは１６進表現で３
ＦＦ、０００、０００、ＸＹＺの４ワードからなる。最
初の３ワードは固定値の前置情報である。第４番目のワ
ードはフィールドの識別、フィールドブランキング期間
の識別、およびＳＡＶ、ＥＡＶの識別を示す情報であ
る。
ＦＦ、０００、０００、ＸＹＺの４ワードからなる。最
初の３ワードは固定値の前置情報である。第４番目のワ
ードはフィールドの識別、フィールドブランキング期間
の識別、およびＳＡＶ、ＥＡＶの識別を示す情報であ
る。
【０００７】またＨＤＴＶビットのシリアルインターフ
ェースを図８に示す。図８（ａ）はＹ、Ｐｂ／Ｐｒシス
テムのシリアルインターフェース、図８（ｂ）はＲ，
Ｇ，Ｂシステムのディジタルのインターフェースであ
る。
ェースを図８に示す。図８（ａ）はＹ、Ｐｂ／Ｐｒシス
テムのシリアルインターフェース、図８（ｂ）はＲ，
Ｇ，Ｂシステムのディジタルのインターフェースであ
る。
【０００８】Ｙ、Ｐｂ／Ｐｒシステム、Ｒ、Ｇ、Ｂシス
テムともに、ＢＴＡ Ｓ−００２のパラレルインターフ
ェースを時分割多重し、ラインナンバーなどの付加デー
タを加え、ＬＳＢから伝送する形となっている。
テムともに、ＢＴＡ Ｓ−００２のパラレルインターフ
ェースを時分割多重し、ラインナンバーなどの付加デー
タを加え、ＬＳＢから伝送する形となっている。
【０００９】図９は従来のフレーム同期パターン検出回
路の構成を示すものである。図９において、９０１はデ
ータ入力端子、９０２は２０ビット連続の１を検出する
オール１検出器、９０３は２０ビット連続の０を検出す
るオール０検出器、９０４はＨビット検出器、９０５、
９０６、９０７、９０８、９０９はＤ型フリップフロッ
プ、９１０はアンド素子、９１１はデータ出力端子であ
る。
路の構成を示すものである。図９において、９０１はデ
ータ入力端子、９０２は２０ビット連続の１を検出する
オール１検出器、９０３は２０ビット連続の０を検出す
るオール０検出器、９０４はＨビット検出器、９０５、
９０６、９０７、９０８、９０９はＤ型フリップフロッ
プ、９１０はアンド素子、９１１はデータ出力端子であ
る。
【００１０】図１０は従来のフレーム同期パターン検出
装置を包含したフレーム同期装置である。図１０におい
て、1001はデータ入力端子、1002はシリアル／パラレル
変換回路、1003はフレーム同期パターン検出装置、1004
はビットシフト発生回路、1005はパラレルデータ出力端
子、1006はフレーム同期信号出力端子である。
装置を包含したフレーム同期装置である。図１０におい
て、1001はデータ入力端子、1002はシリアル／パラレル
変換回路、1003はフレーム同期パターン検出装置、1004
はビットシフト発生回路、1005はパラレルデータ出力端
子、1006はフレーム同期信号出力端子である。
【００１１】図１０の従来のフレーム同期パターン検出
回路において、データ入力端子1001から入力されてく
る、シリアルのディジタル信号はシリアル／パラレル変
換回路1002においてパラレル信号に変換される、変換さ
れたパラレル信号はフレーム同期パターン検出装置1003
においてフレーム同期信号を検出し、フレーム同期信号
を出力する。
回路において、データ入力端子1001から入力されてく
る、シリアルのディジタル信号はシリアル／パラレル変
換回路1002においてパラレル信号に変換される、変換さ
れたパラレル信号はフレーム同期パターン検出装置1003
においてフレーム同期信号を検出し、フレーム同期信号
を出力する。
【００１２】パラレルデータ出力端子1005からパラレル
データが出力され、フレーム同期信号出力端子1006から
フレーム同期信号が出力され、後段の回路においてはこ
れらの信号を利用して、水平同期信号の再生を初め、映
像信号処理が行われる。ビットシフト発生回路1004はビ
ットのずれを検出し、シリアル／パラレル変換回路1002
にビットのずれを補正する、ビットシフト信号を発生さ
せる。
データが出力され、フレーム同期信号出力端子1006から
フレーム同期信号が出力され、後段の回路においてはこ
れらの信号を利用して、水平同期信号の再生を初め、映
像信号処理が行われる。ビットシフト発生回路1004はビ
ットのずれを検出し、シリアル／パラレル変換回路1002
にビットのずれを補正する、ビットシフト信号を発生さ
せる。
【００１３】図１０中のフレーム同期パターン検出装置
の構成を示したブロック図が図９である。図９の従来の
フレーム同期パターン検出装置の動作を示す信号波形図
が図１１である。図９のフレーム同期パターン検出回路
はＥＡＶを検出するものである。まず、タイミングｔに
おいてオール１検出器９０２が２０ビット連続の１を検
出する、またタイミングｔ＋１においてはオール０検出
器９０３が２０ビット連続の０を検出する。オール１検
出器９０２、オール０検出器９０３で検出された信号
は、信号ｂ、信号ｃのようになり、アンド素子９１０に
入力されるときは、信号ｅ、信号ｆ、信号ｇのようにな
る。信号ｈはＥＡＶとＳＡＶを識別のため、Ｈビットが
１であることを検出するものである。
の構成を示したブロック図が図９である。図９の従来の
フレーム同期パターン検出装置の動作を示す信号波形図
が図１１である。図９のフレーム同期パターン検出回路
はＥＡＶを検出するものである。まず、タイミングｔに
おいてオール１検出器９０２が２０ビット連続の１を検
出する、またタイミングｔ＋１においてはオール０検出
器９０３が２０ビット連続の０を検出する。オール１検
出器９０２、オール０検出器９０３で検出された信号
は、信号ｂ、信号ｃのようになり、アンド素子９１０に
入力されるときは、信号ｅ、信号ｆ、信号ｇのようにな
る。信号ｈはＥＡＶとＳＡＶを識別のため、Ｈビットが
１であることを検出するものである。
【００１４】タイミングｔ＋３においてアンド素子９１
０に入力される、すべての信号は１となり、フレーム同
期信号入力端子からフレーム同期信号が出力される。
０に入力される、すべての信号は１となり、フレーム同
期信号入力端子からフレーム同期信号が出力される。
【００１５】
【発明が解決しようとする課題】図１２はＨＤＴＶシリ
アルディジタルインターフェースのＳＡＶ、ＥＡＶの部
分である。図１２（ａ）はビットずれが起きなかった場
合のシリアル／パラレル変換後のＥＡＶを示すものであ
る。
アルディジタルインターフェースのＳＡＶ、ＥＡＶの部
分である。図１２（ａ）はビットずれが起きなかった場
合のシリアル／パラレル変換後のＥＡＶを示すものであ
る。
【００１６】伝送の順番はＬＳＢからＭＳＢの方向に伝
送されてくるので、図１２（ａ）中の矢印の方向に伝送
されてくる。たとえば、第ＶワードのＰｂ／ＰｒのＬＳ
Ｂから、ＹのＭＳＢまで伝送されると、次は第Ｖ＋１ワ
ードのＰｂ／ＰｒのＬＳＢから伝送される。
送されてくるので、図１２（ａ）中の矢印の方向に伝送
されてくる。たとえば、第ＶワードのＰｂ／ＰｒのＬＳ
Ｂから、ＹのＭＳＢまで伝送されると、次は第Ｖ＋１ワ
ードのＰｂ／ＰｒのＬＳＢから伝送される。
【００１７】図９に示す従来のフレーム同期検出装置は
図１２（ａ）の実線で囲まれた部分を検出して、ＥＡＶ
であると認識している。
図１２（ａ）の実線で囲まれた部分を検出して、ＥＡＶ
であると認識している。
【００１８】図１２（ｂ）はシリアルパラレル変換装置
で１ビットずれがおこった場合の、ＥＡＶである。図の
ように、ＥＡＶに１ビットのずれが生じているため、通
常であれば、図のパターンを誤って、ＥＡＶであると検
出することはない。それは第Ｗ＋１ワード目のＰｂ／Ｐ
ｒのＬＳＢが０ではなく、１であるからである。ところ
が、第Ｗ＋１ワード目のＰｂ／ＰｒのＬＳＢに誤りが発
生することにより、図１２（ｂ）信号は、ＥＡＶと誤検
出する確率が高くなる。その確率はＷ＋１ワード目の、
Ｐｂ／ＰｒのＬＳＢが誤る確率に加えて、第Ｗワードの
Ｐｂ／ＰｒのＬＳＢが偶然１となり、かつ第Ｗ＋３ワー
ドの第６ビットが偶然１となり、かつ第Ｗ＋３ワードＹ
の第６ビットが１となる確率となる。
で１ビットずれがおこった場合の、ＥＡＶである。図の
ように、ＥＡＶに１ビットのずれが生じているため、通
常であれば、図のパターンを誤って、ＥＡＶであると検
出することはない。それは第Ｗ＋１ワード目のＰｂ／Ｐ
ｒのＬＳＢが０ではなく、１であるからである。ところ
が、第Ｗ＋１ワード目のＰｂ／ＰｒのＬＳＢに誤りが発
生することにより、図１２（ｂ）信号は、ＥＡＶと誤検
出する確率が高くなる。その確率はＷ＋１ワード目の、
Ｐｂ／ＰｒのＬＳＢが誤る確率に加えて、第Ｗワードの
Ｐｂ／ＰｒのＬＳＢが偶然１となり、かつ第Ｗ＋３ワー
ドの第６ビットが偶然１となり、かつ第Ｗ＋３ワードＹ
の第６ビットが１となる確率となる。
【００１９】伝送されてくるデータの１と０の発生確率
が１／２であり、図１２中のＸビットとＦビット、Ｈビ
ット、Ｖビット、Ｐ３ビット、Ｐ２ビット、Ｐ１ビッ
ト、Ｐ０ビットの１と０との発生確率も１／２であると
すると３つのビットが偶然１となる確率はそれぞれ１／
２となる。また、誤りが発生する確率をＰｅとすると、
誤同期が発生する確率は、以下の（１）式に示すように
なる。 Ｐ１＝（Ｐｅ）・（１−Ｐｅ）58・（１／２）3 ・・・ （１） また図１２（ｃ）のように逆に１ビットずれたパターン
を誤同期と検出してしまう、確率は以下の（２）式に示
すようになる。 Ｐ２＝（Ｐｅ）・（１−Ｐｅ）59・（１／２）2 ・・・ （２） また図１２（ｄ）のように２ビットずれたパターンを誤
って、誤同期として検出してしまう確率は第Ｘワードの
Ｐｂ／ＰｒのＬＳＢと第１ビットに誤りが発生しないと
行けないため、図１２（ｄ）のパターンを図１２（ａ）
のパターンとして誤って検出してしまう確率は、以下の
（３）式に示すようになる。 Ｐ３＝（Ｐｅ）2・（１−Ｐｅ）56・（１／２）4 ・・・ （３） 同様に３ビットずれ、４ビットずれの誤同期確率を検討
していくと、誤同期確率に、（Ｐｅ）3、（Ｐｅ）4の項
が含まれていくこととなる。
が１／２であり、図１２中のＸビットとＦビット、Ｈビ
ット、Ｖビット、Ｐ３ビット、Ｐ２ビット、Ｐ１ビッ
ト、Ｐ０ビットの１と０との発生確率も１／２であると
すると３つのビットが偶然１となる確率はそれぞれ１／
２となる。また、誤りが発生する確率をＰｅとすると、
誤同期が発生する確率は、以下の（１）式に示すように
なる。 Ｐ１＝（Ｐｅ）・（１−Ｐｅ）58・（１／２）3 ・・・ （１） また図１２（ｃ）のように逆に１ビットずれたパターン
を誤同期と検出してしまう、確率は以下の（２）式に示
すようになる。 Ｐ２＝（Ｐｅ）・（１−Ｐｅ）59・（１／２）2 ・・・ （２） また図１２（ｄ）のように２ビットずれたパターンを誤
って、誤同期として検出してしまう確率は第Ｘワードの
Ｐｂ／ＰｒのＬＳＢと第１ビットに誤りが発生しないと
行けないため、図１２（ｄ）のパターンを図１２（ａ）
のパターンとして誤って検出してしまう確率は、以下の
（３）式に示すようになる。 Ｐ３＝（Ｐｅ）2・（１−Ｐｅ）56・（１／２）4 ・・・ （３） 同様に３ビットずれ、４ビットずれの誤同期確率を検討
していくと、誤同期確率に、（Ｐｅ）3、（Ｐｅ）4の項
が含まれていくこととなる。
【００２０】ＢＴＡ Ｓ−００２規格および、ＨＤＴＶ
ディジタルインターフェース規格においては映像区間の
信号においては、オール１のワードとオール０のワード
は禁止されている。よって映像データワードを誤って、
誤同期パターンとして検出してしまうためには、少なく
とも、１ワードにつき１ビットの誤りが発生しなければ
ならない。
ディジタルインターフェース規格においては映像区間の
信号においては、オール１のワードとオール０のワード
は禁止されている。よって映像データワードを誤って、
誤同期パターンとして検出してしまうためには、少なく
とも、１ワードにつき１ビットの誤りが発生しなければ
ならない。
【００２１】図１２（ｅ）のパターンパターンは同期検
出パターンが、映像データワードがビットずれしたパタ
ーンで構成されている場合のものをしめしたものであ
る。
出パターンが、映像データワードがビットずれしたパタ
ーンで構成されている場合のものをしめしたものであ
る。
【００２２】図中のＺ0〜Ｚ9、Ａ0〜Ａ9、Ｂ0〜Ｂ9、Ｃ
0〜Ｃ9、Ｄ0〜Ｄ9、Ｅ0〜Ｅ9、Ｆ0〜Ｆ9、Ｇ0〜Ｇ9、Ｈ
0〜Ｈ9はそれぞれ、映像データワードを示したものであ
る。
0〜Ｃ9、Ｄ0〜Ｄ9、Ｅ0〜Ｅ9、Ｆ0〜Ｆ9、Ｇ0〜Ｇ9、Ｈ
0〜Ｈ9はそれぞれ、映像データワードを示したものであ
る。
【００２３】図１２（ｅ）の実線で囲んだ部分を誤っ
て、同期パターンであるとして、検出してしまうために
は、まずＡ０〜Ａ９がオール１とならなければならな
い。またＣ０〜Ｃ９、Ｄ０〜Ｄ９、Ｅ０〜Ｅ９のデータ
ワードがオール０とならなければならない。それぞれの
４つのデータワードにおいて、少なくとも１ビット以上
の誤りが発生しないと誤同期とはならないため、図６
（ｅ）のパターンの誤同期確率には、（Ｐｅ）4の項が
含まれる。
て、同期パターンであるとして、検出してしまうために
は、まずＡ０〜Ａ９がオール１とならなければならな
い。またＣ０〜Ｃ９、Ｄ０〜Ｄ９、Ｅ０〜Ｅ９のデータ
ワードがオール０とならなければならない。それぞれの
４つのデータワードにおいて、少なくとも１ビット以上
の誤りが発生しないと誤同期とはならないため、図６
（ｅ）のパターンの誤同期確率には、（Ｐｅ）4の項が
含まれる。
【００２４】伝送路の誤り率をＰｅ＝１０-5以下である
とすると、誤同期確率がもっと高くなるのは図１２
（ｂ）、（ｃ）のパターンで、ＳＡＶ、ＥＡＶがビット
ずれを起こしたパターンと言うことになる。
とすると、誤同期確率がもっと高くなるのは図１２
（ｂ）、（ｃ）のパターンで、ＳＡＶ、ＥＡＶがビット
ずれを起こしたパターンと言うことになる。
【００２５】図１２（ｂ）のパターンに誤りが発生し、
図１２（ａ）と同じパターンとなってしまうことによ
り、図５の区間２のように、誤同期パターンから、あや
まったタイミング位置にフレーム同期信号をつくってし
まう。後段の回路で、誤ったフレーム同期信号をもとに
同期信号再生等の映像信号処理を行うことにより、さら
に誤りの大きな信号を作り出すことになる。
図１２（ａ）と同じパターンとなってしまうことによ
り、図５の区間２のように、誤同期パターンから、あや
まったタイミング位置にフレーム同期信号をつくってし
まう。後段の回路で、誤ったフレーム同期信号をもとに
同期信号再生等の映像信号処理を行うことにより、さら
に誤りの大きな信号を作り出すことになる。
【００２６】尚、従来例では、パラレル信号へ変換後に
フレーム同期パターン検出をする、フレーム同期パター
ン検出装置について記述したが、シリアル信号のまま、
フレーム同期検出を行うフレーム同期装置も、検出する
シリアルのフレーム同期パターンの区間が１ビットずれ
た状態においては、誤同期の確率が極めて高くなる。
フレーム同期パターン検出をする、フレーム同期パター
ン検出装置について記述したが、シリアル信号のまま、
フレーム同期検出を行うフレーム同期装置も、検出する
シリアルのフレーム同期パターンの区間が１ビットずれ
た状態においては、誤同期の確率が極めて高くなる。
【００２７】本発明はかかる点に鑑み、シリアル伝送さ
れてくるディジタル映像信号受信装置において、フレー
ム同期の誤同期を減少させるフレーム同期パターン検出
装置を提供することを目的とする。
れてくるディジタル映像信号受信装置において、フレー
ム同期の誤同期を減少させるフレーム同期パターン検出
装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】本発明は上記目的を達す
るため、２０ビット連続の１を検出するオール１検出器
と、４０ビット連続の０を検出するオール０検出器と、
ＭＳＢが１で第１ビットとＬＳＢが０であり第６ビット
が１もしくは０であることを検出することを検出する第
４ワード検出器とを具備する構成である。
るため、２０ビット連続の１を検出するオール１検出器
と、４０ビット連続の０を検出するオール０検出器と、
ＭＳＢが１で第１ビットとＬＳＢが０であり第６ビット
が１もしくは０であることを検出することを検出する第
４ワード検出器とを具備する構成である。
【００２９】
【作用】本発明は上記した構成によって、ＳＡＶ、ＥＡ
Ｖのビットずれパターンが入力されてきた場合において
もオール１検出器、オール０検出器で誤同期検出できな
い、ビットずれを第４ワード検出器において検出し、誤
ったフレーム同期信号の発生を防ぐものである。
Ｖのビットずれパターンが入力されてきた場合において
もオール１検出器、オール０検出器で誤同期検出できな
い、ビットずれを第４ワード検出器において検出し、誤
ったフレーム同期信号の発生を防ぐものである。
【００３０】
【実施例】以下本発明の一実施例のフレーム同期パター
ン検出装置について、図面を参照しながら説明する。
ン検出装置について、図面を参照しながら説明する。
【００３１】図１は本発明の一実施例のフレーム同期装
置の構成を示すものである。図１において、１０１はデ
ータ入力端子、１０２は２０ビット連続の１を検出す
る、オール１検出器、１０３は２０ビット連続の０を検
出するオール０検出器、１０４は第４ワードを検出する
第４ワード検出器、１０５、１０６、１０７、１０８、
１０９はＤフィリップフロップ、１１０はＡＮＤ素子、
１１１はデータ出力端子である。
置の構成を示すものである。図１において、１０１はデ
ータ入力端子、１０２は２０ビット連続の１を検出す
る、オール１検出器、１０３は２０ビット連続の０を検
出するオール０検出器、１０４は第４ワードを検出する
第４ワード検出器、１０５、１０６、１０７、１０８、
１０９はＤフィリップフロップ、１１０はＡＮＤ素子、
１１１はデータ出力端子である。
【００３２】図２は本発明の一実施例のフレーム同期装
置の動作を示す信号波形図、図３はＳＡＶ、ＥＡＶのビ
ットずれパターンを示すものである。本発明の一実施例
のフレーム同期検出装置は図３（ａ）の実線で囲んだ部
分のパターンの検出を行うものである。従来のフレーム
同期装置にくらべて、第４ワードのＰｂ／Ｐｒ、Ｙとも
に、ＬＳＢ、第１ビットおよび、ＭＳＢの検出を多く行
っている。
置の動作を示す信号波形図、図３はＳＡＶ、ＥＡＶのビ
ットずれパターンを示すものである。本発明の一実施例
のフレーム同期検出装置は図３（ａ）の実線で囲んだ部
分のパターンの検出を行うものである。従来のフレーム
同期装置にくらべて、第４ワードのＰｂ／Ｐｒ、Ｙとも
に、ＬＳＢ、第１ビットおよび、ＭＳＢの検出を多く行
っている。
【００３３】図３（ａ）はＳＡＶ、ＥＡＶのビットずれ
が起きていないパターンである。図３（ａ）の第ｌワー
ドの２０ビット連続の１は図１、オール１検出器１０２
で検出する。第ｌ＋１、ｌ＋２ワード目の４０ビット連
続０のパターンはオール０検出器１０３および、Ｄフリ
ップフロップ１０８とＡＮＤ素子１１０で検出を行う。
第ｌ＋３ワード目の第４ワードの検出は第４ワード検出
器１０４で検出を行う。
が起きていないパターンである。図３（ａ）の第ｌワー
ドの２０ビット連続の１は図１、オール１検出器１０２
で検出する。第ｌ＋１、ｌ＋２ワード目の４０ビット連
続０のパターンはオール０検出器１０３および、Ｄフリ
ップフロップ１０８とＡＮＤ素子１１０で検出を行う。
第ｌ＋３ワード目の第４ワードの検出は第４ワード検出
器１０４で検出を行う。
【００３４】図２の区間１に示す通り、１０２、１０
３、１０４それぞれの検出器で検出された信号は、Ｄフ
リップフロップでタイミングが調整され、４つの信号、
信号ｄ、信号ｅ、信号ｆ、信号ｇが同じタイミングで入
力されてはじめて、ＡＮＤ素子１１０からフレーム同期
信号、信号ｈが出力される。
３、１０４それぞれの検出器で検出された信号は、Ｄフ
リップフロップでタイミングが調整され、４つの信号、
信号ｄ、信号ｅ、信号ｆ、信号ｇが同じタイミングで入
力されてはじめて、ＡＮＤ素子１１０からフレーム同期
信号、信号ｈが出力される。
【００３５】図３（ｂ）はＳＡＶ、ＥＡＶが１ビットず
れたパターンである。ＹのＬＳＢにＰｂ／ＰｒのＭＳＢ
がシフトしてくる。このため、第ｍ＋１ワード、Ｐｂ／
ＰｒのＬＳＢに誤りが発生すると同時に、第ｍ＋３ワー
ド目のＹのＬＳＢにも誤りが発生しなければならない。
れたパターンである。ＹのＬＳＢにＰｂ／ＰｒのＭＳＢ
がシフトしてくる。このため、第ｍ＋１ワード、Ｐｂ／
ＰｒのＬＳＢに誤りが発生すると同時に、第ｍ＋３ワー
ド目のＹのＬＳＢにも誤りが発生しなければならない。
【００３６】このため図３（ｂ）のパターンを誤って同
期パターンであるとして、誤検出してしまう確率は１ビ
ットの誤る確率をＰｅとすると以下の（４）式に示すよ
うになる。 Ｐ４＝（Ｐｅ）2・（１−Ｐｅ）61・（１／２）5 ・・・ （４） いま１ビットの誤る確率がＰｅ＝１０ー8〜１０ー5である
とすると従来例の同じパターンの誤同期確率Ｐ１＝（Ｐ
ｅ）・（１−Ｐｅ）58・（１／２）3と比較して格段に
誤同期確率が低くなる。
期パターンであるとして、誤検出してしまう確率は１ビ
ットの誤る確率をＰｅとすると以下の（４）式に示すよ
うになる。 Ｐ４＝（Ｐｅ）2・（１−Ｐｅ）61・（１／２）5 ・・・ （４） いま１ビットの誤る確率がＰｅ＝１０ー8〜１０ー5である
とすると従来例の同じパターンの誤同期確率Ｐ１＝（Ｐ
ｅ）・（１−Ｐｅ）58・（１／２）3と比較して格段に
誤同期確率が低くなる。
【００３７】図３（ｃ）はＳＡＶ、ＥＡＶが逆に１ビッ
トずれたパターンである。枠で囲んだ部分を誤って誤同
期する確率は、第ｎワードのＹのＭＳＢに誤りが発生
し、第ｎ＋３ワード目のＰｂ／ＰｒのＭＳＢに誤りが発
生しなければならない。よって誤同期確率は以下の
（５）式に示すようになる。 Ｐ５＝（Ｐｅ）2・（１ーＰｅ）61・（１／２）5 ・・・ （５） 同様に図３（ｄ）の２ビットずれパターンを同期パター
ンと誤同期検出してしまう確率は以下の（６）式に示す
ようになり、 Ｐ６＝（Ｐｅ）3・（１−Ｐｅ）58・（１／２）7 ・・・ （６） 誤同期確率はどのパターンについても、Ｐｅ2以上の項
を持ち、従来例と比較して誤同期確率は低くなる。
トずれたパターンである。枠で囲んだ部分を誤って誤同
期する確率は、第ｎワードのＹのＭＳＢに誤りが発生
し、第ｎ＋３ワード目のＰｂ／ＰｒのＭＳＢに誤りが発
生しなければならない。よって誤同期確率は以下の
（５）式に示すようになる。 Ｐ５＝（Ｐｅ）2・（１ーＰｅ）61・（１／２）5 ・・・ （５） 同様に図３（ｄ）の２ビットずれパターンを同期パター
ンと誤同期検出してしまう確率は以下の（６）式に示す
ようになり、 Ｐ６＝（Ｐｅ）3・（１−Ｐｅ）58・（１／２）7 ・・・ （６） 誤同期確率はどのパターンについても、Ｐｅ2以上の項
を持ち、従来例と比較して誤同期確率は低くなる。
【００３８】図３（ｅ）のようにＳＡＶ、ＥＡＶのパタ
ーンが１ビットずれたパターンが入力されてくるとす
る。第ｐ＋１ワードのＰｂ／Ｐｒを誤って、第ｐ＋１ワ
ードがオール０のパターンになってしまったとする。ま
た第ｐワードＰｂ／ＰｒのＬＳＢが１、第ｐ＋３ワード
目のＰｂ／Ｐｒの第６ビットが１、ＭＳＢが１、Ｙの第
６ビットが１、ＭＳＢが１となって、入力されてきた場
合の動作を図２の区間２に示す。
ーンが１ビットずれたパターンが入力されてくるとす
る。第ｐ＋１ワードのＰｂ／Ｐｒを誤って、第ｐ＋１ワ
ードがオール０のパターンになってしまったとする。ま
た第ｐワードＰｂ／ＰｒのＬＳＢが１、第ｐ＋３ワード
目のＰｂ／Ｐｒの第６ビットが１、ＭＳＢが１、Ｙの第
６ビットが１、ＭＳＢが１となって、入力されてきた場
合の動作を図２の区間２に示す。
【００３９】第ｐワードにおいて、信号ｂが検出され、
第ｐ＋１ワードと第ｐ＋２ワードにおいて、信号ｃが検
出される。しかし、第ｐ＋３ワード目のＹのＬＳＢにお
いては、Ｐｂ／ＰｒのＭＳＢの１がシフトしてくるた
め、１ー４の第４ワード検出器において、パターンの検
出ができない。このため、信号ｄは検出できず、フレー
ム同期信号、信号ｈは出力されない。
第ｐ＋１ワードと第ｐ＋２ワードにおいて、信号ｃが検
出される。しかし、第ｐ＋３ワード目のＹのＬＳＢにお
いては、Ｐｂ／ＰｒのＭＳＢの１がシフトしてくるた
め、１ー４の第４ワード検出器において、パターンの検
出ができない。このため、信号ｄは検出できず、フレー
ム同期信号、信号ｈは出力されない。
【００４０】図４は本発明の他の実施例のＲＧＢ対応の
フレーム同期装置の構成を示すものである。図４におい
て、４０１はデータ入力端子、４０２はオール１検出
器、４０３はオール０検出器、４０４は第４ワード検出
器、４０５、４０６、４０７、４０８、４０９はＤフリ
ップフロップ、４０１０はＡＮＤ素子、４０１１はデー
タ出力端子である。
フレーム同期装置の構成を示すものである。図４におい
て、４０１はデータ入力端子、４０２はオール１検出
器、４０３はオール０検出器、４０４は第４ワード検出
器、４０５、４０６、４０７、４０８、４０９はＤフリ
ップフロップ、４０１０はＡＮＤ素子、４０１１はデー
タ出力端子である。
【００４１】図５は従来のフレーム同期装置の動作を示
す信号波形図である。図６はＨＤＴＶディジタルシリア
ルインターフェースＧＢＲシステムのＳＡＶ、ＥＡＶの
ビットずれパターンを示したものである。
す信号波形図である。図６はＨＤＴＶディジタルシリア
ルインターフェースＧＢＲシステムのＳＡＶ、ＥＡＶの
ビットずれパターンを示したものである。
【００４２】図４において、オール１検出器４０２が３
０ビット連続の１を検出する。オール０検出器４０３と
Ｄフリップフロップ４０８とＡＮＤ素子４１０において
６０ビット連続の０を検出する。第４ワード検出器４０
４がＳＡＶ、ＥＡＶの第４ワードの検出を行う。また図
４のフレーム同期パターン検出装置は、図６のＳＡＶ、
ＥＡＶのパターン中の実線で囲んだ部分のパターンの検
出を行うものである。
０ビット連続の１を検出する。オール０検出器４０３と
Ｄフリップフロップ４０８とＡＮＤ素子４１０において
６０ビット連続の０を検出する。第４ワード検出器４０
４がＳＡＶ、ＥＡＶの第４ワードの検出を行う。また図
４のフレーム同期パターン検出装置は、図６のＳＡＶ、
ＥＡＶのパターン中の実線で囲んだ部分のパターンの検
出を行うものである。
【００４３】図５に図６（ａ）に示す様な、正常なＳＡ
Ｖ、ＥＡＶのパターンが伝送されてきたとする。図６
（ａ）のＳＡＶ、ＥＡＶパターンの第ｑワードが入力さ
れてきたタイミングでオール１検出器４０２からの信号
ｂが１となる。第ｑ＋１ワードが入力されてきた時点
で、オール０検出器４０３の出力、信号ｃが１となり、
第ｑ＋３ワード目が入力されてきた時点で、信号ｄが１
となる。フリップフロップ４０５、４０６、４０７、４
０８、４０９でタイミング調整された信号は、信号ｅ、
信号ｆ、信号ｇ、信号ｈとなり、第ｑ＋３ワード目にお
いて、全ての信号が同時に１となる。このことにより、
ＡＮＤ素子４１０からフレーム同期信号、信号ｈが出力
される。
Ｖ、ＥＡＶのパターンが伝送されてきたとする。図６
（ａ）のＳＡＶ、ＥＡＶパターンの第ｑワードが入力さ
れてきたタイミングでオール１検出器４０２からの信号
ｂが１となる。第ｑ＋１ワードが入力されてきた時点
で、オール０検出器４０３の出力、信号ｃが１となり、
第ｑ＋３ワード目が入力されてきた時点で、信号ｄが１
となる。フリップフロップ４０５、４０６、４０７、４
０８、４０９でタイミング調整された信号は、信号ｅ、
信号ｆ、信号ｇ、信号ｈとなり、第ｑ＋３ワード目にお
いて、全ての信号が同時に１となる。このことにより、
ＡＮＤ素子４１０からフレーム同期信号、信号ｈが出力
される。
【００４４】図６の（ｂ）はＳＡＶ，ＥＡＶのパターン
が１ビットずれた場合のフレーム同期パターンの信号で
ある。
が１ビットずれた場合のフレーム同期パターンの信号で
ある。
【００４５】１ビットのビットずれが発生しているた
め、第ｒワード目のＲ信号のＭＳＢの１が第ｒ＋１ワー
ド目のＧのＬＳＢにずれて入力される。このため本来０
が入力されるべき部分に１が入力される。
め、第ｒワード目のＲ信号のＭＳＢの１が第ｒ＋１ワー
ド目のＧのＬＳＢにずれて入力される。このため本来０
が入力されるべき部分に１が入力される。
【００４６】また第ｒ＋３ワード目のＧのＭＳＢの１
が、第ｒ＋３ワード目のＢのＬＳＢに入力される。この
ため本来０が入力される部分に１が入力される。
が、第ｒ＋３ワード目のＢのＬＳＢに入力される。この
ため本来０が入力される部分に１が入力される。
【００４７】また第ｒ＋３ワード目のＢのＭＳＢの１が
ＲのＬＳＢに入力される。今、ビット誤りが発生し、１
が０となるか、０が１となる確率をＰｅとし、Ｆ、Ｖ、
Ｈ、Ｐ３、Ｐ２、Ｐ１、Ｐ０ビットとＸとかかれている
ビットがそれぞれ、１と２の発生確率を１／２とする
と、前記３つのビットに誤りが発生してはじめて、図６
（ｂ）のパターンを誤って同期パターンとして検出する
ことになる。このため図６（ｂ）のパターンを誤って、
同期パターンとして誤検出してしまう確率は以下の
（７）式に示すようになる。 Ｐ７＝（Ｐｅ）3・（１ーＰｅ）92・（１／２）7 ・・・ （７） 従来のように、ＳＡＶ、ＥＡＶの第１、第２、第３ワー
ドと第４ワードの第６ビットのみを検出するようにする
と、誤同期確率は以下の（８）式に示すようになり、 Ｐ８＝（Ｐｅ）・（１−Ｐｅ）88・（１／２）4 ・・・ （８） ビット誤り率Ｐｅ＝１０ー5以下程度であれば、（Ｐｅ）
3の項が含まれている分、誤同期確率が大きく改善され
ることとなる。
ＲのＬＳＢに入力される。今、ビット誤りが発生し、１
が０となるか、０が１となる確率をＰｅとし、Ｆ、Ｖ、
Ｈ、Ｐ３、Ｐ２、Ｐ１、Ｐ０ビットとＸとかかれている
ビットがそれぞれ、１と２の発生確率を１／２とする
と、前記３つのビットに誤りが発生してはじめて、図６
（ｂ）のパターンを誤って同期パターンとして検出する
ことになる。このため図６（ｂ）のパターンを誤って、
同期パターンとして誤検出してしまう確率は以下の
（７）式に示すようになる。 Ｐ７＝（Ｐｅ）3・（１ーＰｅ）92・（１／２）7 ・・・ （７） 従来のように、ＳＡＶ、ＥＡＶの第１、第２、第３ワー
ドと第４ワードの第６ビットのみを検出するようにする
と、誤同期確率は以下の（８）式に示すようになり、 Ｐ８＝（Ｐｅ）・（１−Ｐｅ）88・（１／２）4 ・・・ （８） ビット誤り率Ｐｅ＝１０ー5以下程度であれば、（Ｐｅ）
3の項が含まれている分、誤同期確率が大きく改善され
ることとなる。
【００４８】また図６（ｃ）のＳＡＶ、ＥＡＶの逆１ビ
ットずれパターンについても、第Ｓ＋１ワード目、Ｇ信
号のＬＳＢの０が第Ｓワード目、Ｒ信号のＭＳＢに入力
されている。
ットずれパターンについても、第Ｓ＋１ワード目、Ｇ信
号のＬＳＢの０が第Ｓワード目、Ｒ信号のＭＳＢに入力
されている。
【００４９】また第Ｓ＋３ワード目、ＢのＬＳＢの０が
ＧのＭＳＢに誤って入力されてきている。
ＧのＭＳＢに誤って入力されてきている。
【００５０】また第Ｓ＋３ワード目、ＲのＬＳＢの０が
ＢのＭＳＢに誤って入力されてきている。
ＢのＭＳＢに誤って入力されてきている。
【００５１】このため図Ｃのパターンを誤って、誤同期
パターンとして検出してしまう確率は、以下の（９）式
に示すようになる。 Ｐ９＝（Ｐｅ）3・（１−Ｐｅ）92・（１／２）7 ・・・ （９） 従来のようにＳＡＶ、ＥＡＶの第１、第２、第３ワード
と第４ワードの第６ビットのみを検出する場合は、誤同
期確率は以下の（１０）式に示すようになる。 Ｐ１０＝（Ｐｅ）・（１−Ｐｅ）89・（１／２）3 ・・・ （１０） このパターンもビット誤り率、Ｐｅ１０ー5以下程度であ
れば、誤同期確率は大きく改善される。
パターンとして検出してしまう確率は、以下の（９）式
に示すようになる。 Ｐ９＝（Ｐｅ）3・（１−Ｐｅ）92・（１／２）7 ・・・ （９） 従来のようにＳＡＶ、ＥＡＶの第１、第２、第３ワード
と第４ワードの第６ビットのみを検出する場合は、誤同
期確率は以下の（１０）式に示すようになる。 Ｐ１０＝（Ｐｅ）・（１−Ｐｅ）89・（１／２）3 ・・・ （１０） このパターンもビット誤り率、Ｐｅ１０ー5以下程度であ
れば、誤同期確率は大きく改善される。
【００５２】
【発明の効果】以上のように、本発明の一実施例のフレ
ーム同期装置は、ＳＡＶ、ＥＡＶの第１ワードを検出す
る、オール１検出器、第２、第３ワードを検出するオー
ル検出器に加えて、第４ワードのＭＳＢの０、第６ワー
ドの０または１、第１ビットの０、ＬＳＢの０を検出す
る第４ワード検出器を具備することにより、ビットずれ
が起きたパターンについても、誤同期確率を小さくする
ことができる。
ーム同期装置は、ＳＡＶ、ＥＡＶの第１ワードを検出す
る、オール１検出器、第２、第３ワードを検出するオー
ル検出器に加えて、第４ワードのＭＳＢの０、第６ワー
ドの０または１、第１ビットの０、ＬＳＢの０を検出す
る第４ワード検出器を具備することにより、ビットずれ
が起きたパターンについても、誤同期確率を小さくする
ことができる。
【００５３】このことにより、誤りが発生したデータ信
号を受信した場合においても、正確なフレーム同期信号
を発生でき、誤りのない、映像信号の処理を行うことが
できる。
号を受信した場合においても、正確なフレーム同期信号
を発生でき、誤りのない、映像信号の処理を行うことが
できる。
【図１】本発明の一実施例のフレーム同期パターン検出
装置の構成を示すブロック図
装置の構成を示すブロック図
【図２】本発明の一実施例のフレーム同期パターン検出
装置の動作を示す信号波形図
装置の動作を示す信号波形図
【図３】本発明の一実施例のフレーム同期パターン検出
装置に入力されるＳＡＶ、ＥＡＶのビットずれパターン
を示す図
装置に入力されるＳＡＶ、ＥＡＶのビットずれパターン
を示す図
【図４】本発明の他の実施例のフレーム同期パターン検
出装置の構成を示すブロック図
出装置の構成を示すブロック図
【図５】同実施例のフレーム同期パターン検出装置の動
作を示す信号波形図
作を示す信号波形図
【図６】同実施例のフレーム同期パターン検出装置に入
力されるＳＡＶ、ＥＡＶのビットずれパターンを示す図
力されるＳＡＶ、ＥＡＶのビットずれパターンを示す図
【図７】ＳＡＶ、ＥＡＶとアナログのＨＤＴＶの１水平
ラインのタイミング図
ラインのタイミング図
【図８】（ａ）はＹ，Ｐｂ／ＰｒシステムＨＤＴＶディ
ジタルシリアルインターフェースを示す図 （ｂ）はＲ、Ｇ、ＢシステムＨＤＴＶディジタルシリア
ルインターフェースを示す図
ジタルシリアルインターフェースを示す図 （ｂ）はＲ、Ｇ、ＢシステムＨＤＴＶディジタルシリア
ルインターフェースを示す図
【図９】従来のフレーム同期パターン検出装置の構成を
示すブロック図
示すブロック図
【図１０】従来のフレーム同期パターン検出装置を含ん
だフレーム同期装置の構成を示すブロック図
だフレーム同期装置の構成を示すブロック図
【図１１】従来のフレーム同期パターン検出装置の動作
を示す信号波形図
を示す信号波形図
【図１２】従来のフレーム同期パターン検出装置に入力
される、ＳＡＶ，ＥＡＶの１ビットずれパターンを示す
図
される、ＳＡＶ，ＥＡＶの１ビットずれパターンを示す
図
１０２ オール１検出器 １０３ オール０検出器 １０４ 第４ワード検出器 １０５ Ｄフリップフロップ １０６ Ｄフリップフロップ １０７ Ｄフリップフロップ １０８ Ｄフリップフロップ １０９ Ｄフリップフロップ １１０ ＡＮＤ素子 ４０２ オール１検出器 ４０３ オール０検出器 ４０４ 第４ワード検出器 ４０５ Ｄフリップフロップ ４０６ Ｄフリップフロップ ４０７ Ｄフリップフロップ ４０８ Ｄフリップフロップ ４０９ Ｄフリップフロップ ４１０ ＡＮＤ素子
Claims (4)
- 【請求項１】シリアル伝送されてくるディジタル映像信
号を受信する受信部において、２０ビット連続の１を検
出するオール１検出器と、４０ビット連続の０を検出す
るオール０検出器と、ＭＳＢが１で第１ビットとＬＳＢ
が０であり第６ビットが１もしくは０であることを検出
する第４ワード検出器とを具備することを特徴とするフ
レーム同期パターン検出装置。 - 【請求項２】受信するディジタル映像信号が、ＢＴＡ規
格のＨＤＴＶビットシリアルインターフェースであるこ
とを特徴とする請求項１記載のフレーム同期パターン検
出装置。 - 【請求項３】シリアル伝送されてくるディジタルＨＤＴ
Ｖ信号を受信する受信部において、３０ビット連続の１
を検出するオール１検出器と、６０ビット連続の０を検
出するオール０検出器と、ＭＳＢが１で第１ビットとＬ
ＳＢが０であり第６ビットが１もしくは０であることを
検出することを検出する第４ワード検出器とを具備する
ことを特徴とするフレーム同期パターン検出装置。 - 【請求項４】受信するディジタル映像信号が、ＢＴＡ規
格のＨＤＴＶビットシリアルインターフェースであるこ
とを特徴とする請求項３記載のフレーム同期パターン検
出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279517A JPH07135497A (ja) | 1993-11-09 | 1993-11-09 | フレーム同期パターン検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279517A JPH07135497A (ja) | 1993-11-09 | 1993-11-09 | フレーム同期パターン検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135497A true JPH07135497A (ja) | 1995-05-23 |
Family
ID=17612141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279517A Pending JPH07135497A (ja) | 1993-11-09 | 1993-11-09 | フレーム同期パターン検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034568A1 (fr) * | 1997-12-29 | 1999-07-08 | Kabushiki Kaisha Kenwood | Circuit d'acquisition de signal de synchronisation de trame dans un recepteur |
-
1993
- 1993-11-09 JP JP5279517A patent/JPH07135497A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034568A1 (fr) * | 1997-12-29 | 1999-07-08 | Kabushiki Kaisha Kenwood | Circuit d'acquisition de signal de synchronisation de trame dans un recepteur |
| US6625239B1 (en) | 1997-12-29 | 2003-09-23 | Kabushiki Kaisha Kenwood | Circuit for capturing frame sync signal in receiver |
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