JPH0713779B2 - シ−ケンスコントロ−ラ - Google Patents
シ−ケンスコントロ−ラInfo
- Publication number
- JPH0713779B2 JPH0713779B2 JP62199809A JP19980987A JPH0713779B2 JP H0713779 B2 JPH0713779 B2 JP H0713779B2 JP 62199809 A JP62199809 A JP 62199809A JP 19980987 A JP19980987 A JP 19980987A JP H0713779 B2 JPH0713779 B2 JP H0713779B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- command
- sequence
- bit register
- sequence controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シーケンス処理を高速に行うシーケンスコン
トローラに関するものである。
トローラに関するものである。
従来のシーケンスコントローラとして、特開昭60−1818
36号記載のものがある。ここには、シーケンスコントロ
ーラ内にプロセス入出力装置（以下、PIOと略す。）と
の間でデータ授受を行うためのビツトレジスタと、演算
器と、演算結果を記憶するアキユムレータとが設けら
れ、AND命令やOR命令実行時には、次にPIOからビツトレ
ジスタにデータを読出し、次に演算器による論理演算を
行い、最後に演算結果をアキユムレータに記憶するとい
う処理が示されている。また、ここには、シーケンス命
令のプログラムを構成するところのラダー図に従つて、
全ての命令に対して上記処理を行うことが示されてい
る。このような処理方法では、全てのシーケンス命令に
対する実行時間が必要であり、かつ、各シーケンス命令
では論理演算時間が必要であつた。
36号記載のものがある。ここには、シーケンスコントロ
ーラ内にプロセス入出力装置（以下、PIOと略す。）と
の間でデータ授受を行うためのビツトレジスタと、演算
器と、演算結果を記憶するアキユムレータとが設けら
れ、AND命令やOR命令実行時には、次にPIOからビツトレ
ジスタにデータを読出し、次に演算器による論理演算を
行い、最後に演算結果をアキユムレータに記憶するとい
う処理が示されている。また、ここには、シーケンス命
令のプログラムを構成するところのラダー図に従つて、
全ての命令に対して上記処理を行うことが示されてい
る。このような処理方法では、全てのシーケンス命令に
対する実行時間が必要であり、かつ、各シーケンス命令
では論理演算時間が必要であつた。
本発明の目的は、不必要なシーケンス命令をバイパスす
るともに、論理演算を実行せずに、PIOとビツトレジス
タ間のデータ授受のみで論理演算を実行したのと同じ結
果が得られるようにし、これにより、シーケンス処理を
高速化することにある。
るともに、論理演算を実行せずに、PIOとビツトレジス
タ間のデータ授受のみで論理演算を実行したのと同じ結
果が得られるようにし、これにより、シーケンス処理を
高速化することにある。
上記目的を達成するための原理を、図を用いて説明す
る。
る。
第10項は、AND処理の一例を示したラダー図である。I1
は読出し命令（以下、LD命令と略す。）,I2はAND命令,I
3は出力命令であり、これら命令の対象となるPIOのアド
レスがそれぞれPIO1〜３で示してある。
は読出し命令（以下、LD命令と略す。）,I2はAND命令,I
3は出力命令であり、これら命令の対象となるPIOのアド
レスがそれぞれPIO1〜３で示してある。
このAND処理を、従来のシーケンスコントローラは第11
図に示すフローで行つていた。ここで、Drはビツトレジ
スタ、Accはアキユムレータ、→はデータ転送を示す。
しかし、PIO1が“0"の場合には、PIO2の値にかかわらず
演算結果は“0"となる。従つて、第12図に示すフローを
行えば良く、第11図における（ｃ），（ｄ），（ｅ），
（ｆ），（ｈ）の各処理を省略することができ、処理が
高速化できる。一方、PIO1が“1"の場合には、演算結果
はPIO2の値と同じとなる。従つて、第12図に示すフロー
を行えば良く、第11図における（ｃ），（ｆ），（ｈ）
の各処理を省略でき、処理が高速化できる。つまり、ビ
ツトレジスタの内容が“0"の場合にはAND命令をバイパ
スすれば良く、ビツトレジスタの内容が“1"の場合には
AND命令を実行するが、演算処理は不要であり、単にPIO
のデータをビツトレジスタに読出せば良いわけである。
図に示すフローで行つていた。ここで、Drはビツトレジ
スタ、Accはアキユムレータ、→はデータ転送を示す。
しかし、PIO1が“0"の場合には、PIO2の値にかかわらず
演算結果は“0"となる。従つて、第12図に示すフローを
行えば良く、第11図における（ｃ），（ｄ），（ｅ），
（ｆ），（ｈ）の各処理を省略することができ、処理が
高速化できる。一方、PIO1が“1"の場合には、演算結果
はPIO2の値と同じとなる。従つて、第12図に示すフロー
を行えば良く、第11図における（ｃ），（ｆ），（ｈ）
の各処理を省略でき、処理が高速化できる。つまり、ビ
ツトレジスタの内容が“0"の場合にはAND命令をバイパ
スすれば良く、ビツトレジスタの内容が“1"の場合には
AND命令を実行するが、演算処理は不要であり、単にPIO
のデータをビツトレジスタに読出せば良いわけである。
第13図は、OR処理の一例を示したラダー図である。I4は
LD命令、I5はOR命令、I6は出力命令である。
LD命令、I5はOR命令、I6は出力命令である。
このOR処理を、従来のシーケンスコントローラは第14図
に示すフローで行つていた。しかし、PIO4が“1"の場合
には、PIO5の値にかかわらず演算結果は“1"となる。ま
た、PIO4が“0"の場合には、演算結果はPIO5の値と同じ
となる。従つて、第15図に示すフローを行えば良く、処
理が高速化できる。つまり、ビツトレジスタの内容が
“1"の場合にはOR命令をバイパスすれば良く、逆にビツ
トレジスタの内容が“0"の場合にはOR命令を実行する
が、演算処理は不要であり、単にPIOのデータをビツト
レジスタに読出せば良いわけである。
に示すフローで行つていた。しかし、PIO4が“1"の場合
には、PIO5の値にかかわらず演算結果は“1"となる。ま
た、PIO4が“0"の場合には、演算結果はPIO5の値と同じ
となる。従つて、第15図に示すフローを行えば良く、処
理が高速化できる。つまり、ビツトレジスタの内容が
“1"の場合にはOR命令をバイパスすれば良く、逆にビツ
トレジスタの内容が“0"の場合にはOR命令を実行する
が、演算処理は不要であり、単にPIOのデータをビツト
レジスタに読出せば良いわけである。
以上述べた原理を実現するための技術手段は、シーケン
ス命令が格納されている命令メモリとPIOとに接続さ
れ、命令メモリから命令を読出す手段と、PIOから読み
出した論理データを記憶するビツトレジスタと、PIOと
ビツトレジスタ間でデータの授受を行う手段を備えたシ
ーケンスコントローラにおいて、シーケンス命令には、
２つの異なるシーケンス命令を指し示す第１の命令アド
レス部と第２の命令アドレス部を備え、シーケンスコン
トローラには、シーケンス命令を記憶する命令レジスタ
と、ビツトレジスタの内容が“1",“0"の場合に対応し
てそれぞれ第１の命令アドレス部、第２の命令アドレス
部を選択するセレクタと、セレクタで選択された命令ア
ドレスで指し示されたシーケンス命令を順次実行する制
御回路により達成される。
ス命令が格納されている命令メモリとPIOとに接続さ
れ、命令メモリから命令を読出す手段と、PIOから読み
出した論理データを記憶するビツトレジスタと、PIOと
ビツトレジスタ間でデータの授受を行う手段を備えたシ
ーケンスコントローラにおいて、シーケンス命令には、
２つの異なるシーケンス命令を指し示す第１の命令アド
レス部と第２の命令アドレス部を備え、シーケンスコン
トローラには、シーケンス命令を記憶する命令レジスタ
と、ビツトレジスタの内容が“1",“0"の場合に対応し
てそれぞれ第１の命令アドレス部、第２の命令アドレス
部を選択するセレクタと、セレクタで選択された命令ア
ドレスで指し示されたシーケンス命令を順次実行する制
御回路により達成される。
より詳しく述べるならば、ラダー図は、AND命令をある
定められた第１の方向に並ぶように表記し、OR命令を第
１の方向と異なる第２の方向に並ぶように表記する。各
シーケンス命令の第１の命令アドレス部は、ラダー図に
おいて第１の方向に接続されたAND命令を指し示すが、A
ND命令が無い場合は出力命令を指し示し、第２の命令ア
ドレス部は第２の方向に接続されたOR命令を指し示す
が、OR命令が無い場合は出力命令を指し示す。以上のよ
うに第１の命令アドレス部と第２の命令アドレス部とを
定めることによつて、ビツトレジスタの内容が“1"の場
合はOR命令の実行をバイパスしてAND命令または出力命
令へ進み、ビツトレジスタの内容が“0"の場合にはAND
命令をバイパスしてOR命令または出力命令へ進むように
なる。更に、上記バイパス後のOR命令又はAND命令の実
行においては、演算処理は不要で、PIOのデータを読み
出してビットレジスタに格納するようにしたものであ
る。
定められた第１の方向に並ぶように表記し、OR命令を第
１の方向と異なる第２の方向に並ぶように表記する。各
シーケンス命令の第１の命令アドレス部は、ラダー図に
おいて第１の方向に接続されたAND命令を指し示すが、A
ND命令が無い場合は出力命令を指し示し、第２の命令ア
ドレス部は第２の方向に接続されたOR命令を指し示す
が、OR命令が無い場合は出力命令を指し示す。以上のよ
うに第１の命令アドレス部と第２の命令アドレス部とを
定めることによつて、ビツトレジスタの内容が“1"の場
合はOR命令の実行をバイパスしてAND命令または出力命
令へ進み、ビツトレジスタの内容が“0"の場合にはAND
命令をバイパスしてOR命令または出力命令へ進むように
なる。更に、上記バイパス後のOR命令又はAND命令の実
行においては、演算処理は不要で、PIOのデータを読み
出してビットレジスタに格納するようにしたものであ
る。
以下、本発明の一実施例を図を用いて説明する。
第１図は、本発明の一実施例を示したものであり、命令
メモリ1,PIO2,シーケンスコントローラ３から構成さ
れ、シーケンスコントローラ３は、命令レジスタ4,セレ
クタ5,制御回路6,ビツトレジスタ7,ゲート８〜9,命令デ
ータバス11,命令アドレスバス12,バス13〜15,信号線16
〜20などから構成されている。
メモリ1,PIO2,シーケンスコントローラ３から構成さ
れ、シーケンスコントローラ３は、命令レジスタ4,セレ
クタ5,制御回路6,ビツトレジスタ7,ゲート８〜9,命令デ
ータバス11,命令アドレスバス12,バス13〜15,信号線16
〜20などから構成されている。
制御回路６は、クロツク回路61と５進カウンタ62,ゲー
ト回路63,64を主構成要素としており、後述する命令リ
ード信号18,読出し信号19,書込み信号20を出力する。
ト回路63,64を主構成要素としており、後述する命令リ
ード信号18,読出し信号19,書込み信号20を出力する。
第２図は、本発明に用いられるシーケンス命令のフオー
マツトの一例を示すものであり、OP,PAD,AD1,AD2から構
成される。OPは命令の種別を示すオペレーシヨンコード
であり、本実施例においては１ビツトであり、“0"のと
きにPIOからの読出し（以下リードと称する）処理、
“1"のときにPIOへの書込み処理（以下ライト処理と称
する）を行うようになつている。PADは、PIOのアドレス
である。AD1とAD2は、２つの異なるシーケンス命令を指
し示す第１の命令アドレス部と第２の命令アドレス部で
あるが、本実施例においては両者ともシーケンス命令の
絶対アドレスとなつている。
マツトの一例を示すものであり、OP,PAD,AD1,AD2から構
成される。OPは命令の種別を示すオペレーシヨンコード
であり、本実施例においては１ビツトであり、“0"のと
きにPIOからの読出し（以下リードと称する）処理、
“1"のときにPIOへの書込み処理（以下ライト処理と称
する）を行うようになつている。PADは、PIOのアドレス
である。AD1とAD2は、２つの異なるシーケンス命令を指
し示す第１の命令アドレス部と第２の命令アドレス部で
あるが、本実施例においては両者ともシーケンス命令の
絶対アドレスとなつている。
次に、本実施例の動作を説明する。
命令の読出しは、制御回路６から命令リード信号が信号
線18上に出力され、命令メモリ１内の命令がバス11を介
して命令レジスタ４にセツトされる。このときの命令ア
ドレスは、セレクタ５からバス12を介して命令メモリ１
に出力される。命令レジスタ４からは、オペレーシヨン
コードOPが信号線16を介して制御回路６に出力され、PA
Dがバス15を介してPIO2に出力され、命令アドレスAD1と
AD2がそれぞれバス13,14を介してセレクタ５に出力され
る。制御回路６は、オペレーシヨンコードOPが“0"のと
きに所定のタイミングでゲート64がオンし、リード動作
を実施し、OPが“1"のときに所定のタイミングで、ゲー
ト63がオンし、ライト動作を実施する。リード動作にお
いては、制御回路６からPIOリード信号が信号線19上に
出力され、PIO2内のデータが信号線17,ゲート８を介し
てビツトレジスタ７にセツトされる。ライト動作におい
ては、制御回路６からPIOライト信号が信号線20上に出
力され、データレジスタ７内のデータが、ゲート9,信号
線17を介してPIO2に書込まれる。セレクタ５は、ビツト
レジスタ７の内容が“1"のときに命令アドレスAD1を、
“0"のときに命令アドレスAD2を、バス12を介して命令
メモリ１に出力する。制御回路６は、リード動作または
ライト動作を終了すると、命令読出しを開始する。この
とき読出す命令のアドレスは、セレクタ５から出力され
たアドレスとなるから、ビツトレジスタ７の内容が“1"
のときにAD1にて指定された命令に進み、ビツトレジス
タ７の内容が“0"のときにAD2にて指定された命令に進
むこととなる。
線18上に出力され、命令メモリ１内の命令がバス11を介
して命令レジスタ４にセツトされる。このときの命令ア
ドレスは、セレクタ５からバス12を介して命令メモリ１
に出力される。命令レジスタ４からは、オペレーシヨン
コードOPが信号線16を介して制御回路６に出力され、PA
Dがバス15を介してPIO2に出力され、命令アドレスAD1と
AD2がそれぞれバス13,14を介してセレクタ５に出力され
る。制御回路６は、オペレーシヨンコードOPが“0"のと
きに所定のタイミングでゲート64がオンし、リード動作
を実施し、OPが“1"のときに所定のタイミングで、ゲー
ト63がオンし、ライト動作を実施する。リード動作にお
いては、制御回路６からPIOリード信号が信号線19上に
出力され、PIO2内のデータが信号線17,ゲート８を介し
てビツトレジスタ７にセツトされる。ライト動作におい
ては、制御回路６からPIOライト信号が信号線20上に出
力され、データレジスタ７内のデータが、ゲート9,信号
線17を介してPIO2に書込まれる。セレクタ５は、ビツト
レジスタ７の内容が“1"のときに命令アドレスAD1を、
“0"のときに命令アドレスAD2を、バス12を介して命令
メモリ１に出力する。制御回路６は、リード動作または
ライト動作を終了すると、命令読出しを開始する。この
とき読出す命令のアドレスは、セレクタ５から出力され
たアドレスとなるから、ビツトレジスタ７の内容が“1"
のときにAD1にて指定された命令に進み、ビツトレジス
タ７の内容が“0"のときにAD2にて指定された命令に進
むこととなる。
リード動作のタイムチヤートを第３図に示す。本図にお
いては、PIOからの読出しデータをｘで示してある。命
令アドレスは、ｘが“1"の場合にAD1となり、“0"の場
合にAD2となる。また、命令レジスタ４のラツチタイミ
ングは命令リード信号の立下り、ビツトレジスタ７のラ
ツチタイミングはPIOリード信号の立下りである。
いては、PIOからの読出しデータをｘで示してある。命
令アドレスは、ｘが“1"の場合にAD1となり、“0"の場
合にAD2となる。また、命令レジスタ４のラツチタイミ
ングは命令リード信号の立下り、ビツトレジスタ７のラ
ツチタイミングはPIOリード信号の立下りである。
ライト動作のタイムチヤートを第４図に示す。本図にお
いては、ビツトレジスタの内容をｙで示してある。命令
アドレスは、ｙが“1"の場合にAD1となり、“0"の場合
にAD2となる。
いては、ビツトレジスタの内容をｙで示してある。命令
アドレスは、ｙが“1"の場合にAD1となり、“0"の場合
にAD2となる。
次に、シーケンス命令のコーデイングを、次の演算式
（Ｓ）を例にとり説明する。
（Ｓ）を例にとり説明する。
（PIO10・PIO11＋（PIO12＋PIO13）・PIO14）・（PIO15
＋PIO16）＝PIO17…演算式（Ｓ） ここで、・，＋，＝はそれぞれAND記号,OR記号，出力記
号であり、これら記号のつく処理はそれぞれAND命令,OR
命令，出力命令で実行する。また、記号無しの処理は、
LD命令で実行する。
＋PIO16）＝PIO17…演算式（Ｓ） ここで、・，＋，＝はそれぞれAND記号,OR記号，出力記
号であり、これら記号のつく処理はそれぞれAND命令,OR
命令，出力命令で実行する。また、記号無しの処理は、
LD命令で実行する。
演算式（Ｓ）をラダー図に表記するわけであるが、本実
施例においては、AND命令を右方向に並ぶように表記
し、OR命令を下方向に表記することとする。第５図は、
本発明の一実施例における表記方法の概念を示したもの
である。イの命令に対するAND命令はイの右側のロの位
置に表記し、ロの命令に対するAND命令はロの右側のハ
の位置に表記し、イの命令に対するOR命令はイの下側の
ニの位置に表記し、この命令に対するOR命令はニの下側
のホの位置に表記するわけである。
施例においては、AND命令を右方向に並ぶように表記
し、OR命令を下方向に表記することとする。第５図は、
本発明の一実施例における表記方法の概念を示したもの
である。イの命令に対するAND命令はイの右側のロの位
置に表記し、ロの命令に対するAND命令はロの右側のハ
の位置に表記し、イの命令に対するOR命令はイの下側の
ニの位置に表記し、この命令に対するOR命令はニの下側
のホの位置に表記するわけである。
本表方法に従つて、演算式（Ｓ）をラダー図に表記した
ものが第６図である。I10はLD命令,I11,I14,I15はAND命
令,I12,I13,I16はOR命令,I17は出力命令であり、これら
命令の対象となるPIOアドレスがPIO10〜17で示してあ
る。
ものが第６図である。I10はLD命令,I11,I14,I15はAND命
令,I12,I13,I16はOR命令,I17は出力命令であり、これら
命令の対象となるPIOアドレスがPIO10〜17で示してあ
る。
各命令におけるAD1は、ラダー図において右方向に接続
されたAND命令を指し示すように決めており、AND命令が
無い場合は出力命令を指し示すように決めている。従つ
て、各命令のAD1が指し示す次命令は、第７図の矢印が
示す命令となる。
されたAND命令を指し示すように決めており、AND命令が
無い場合は出力命令を指し示すように決めている。従つ
て、各命令のAD1が指し示す次命令は、第７図の矢印が
示す命令となる。
また、各命令におけるAD2は、ラダー図において下方向
に接続されたOR命令を指し示すように決めているが、OR
命令が無い場合は出力命令を指し示すようにしている。
従つて、各命令のAD2が指し示す命令は、第８図の矢印
が示す命令となる。
に接続されたOR命令を指し示すように決めているが、OR
命令が無い場合は出力命令を指し示すようにしている。
従つて、各命令のAD2が指し示す命令は、第８図の矢印
が示す命令となる。
以上の解析により、第６図に示したラダー図をコーデイ
ングすると第９図となる。出力命令はライト動作を行う
のでOPは“1"となり、出力命令以外はリード動作を行う
のでOPは“0"となる。また、各命令におけるAD1,AD2
は、それぞれ第７図，第８図の矢印が示す命令となる。
ングすると第９図となる。出力命令はライト動作を行う
のでOPは“1"となり、出力命令以外はリード動作を行う
のでOPは“0"となる。また、各命令におけるAD1,AD2
は、それぞれ第７図，第８図の矢印が示す命令となる。
第９図の命令を実行すると、演算式（Ｓ）の演算結果と
同じ結果が得られ、演算式（Ｓ）のコーデイングが第９
図であることを示している。
同じ結果が得られ、演算式（Ｓ）のコーデイングが第９
図であることを示している。
本実施例におけるラダー図表記方法は、AND命令を右方
向に並ぶように表記し、OR命令を下方向に並ぶように表
記しているが、左方向，上方向、その他いかなる方向で
あつても問題はなく、その場合の原理同じであり、同様
の効果であることは明白である。
向に並ぶように表記し、OR命令を下方向に並ぶように表
記しているが、左方向，上方向、その他いかなる方向で
あつても問題はなく、その場合の原理同じであり、同様
の効果であることは明白である。
本実施例における第１の命令アドレス部AD1と第２の命
令アドレス部AD2はともにシーケンス命令の絶対アドレ
スであつたがいかなるアドレツシングであつてもよい。
令アドレス部AD2はともにシーケンス命令の絶対アドレ
スであつたがいかなるアドレツシングであつてもよい。
また、本実施例は、１ビツトのシーケンス演算を実行す
るシーケンスコントローラの例を示しているが、１ビツ
トのシーケンス演算機能と数値演算機能を合わせもつシ
ーケンスコントローラで実行した場合においても、何ら
問題はなく、本発明の動作原理は同じであり、同様の効
果であることは明白である。
るシーケンスコントローラの例を示しているが、１ビツ
トのシーケンス演算機能と数値演算機能を合わせもつシ
ーケンスコントローラで実行した場合においても、何ら
問題はなく、本発明の動作原理は同じであり、同様の効
果であることは明白である。
本発明によれば、不要なシーケンス命令をバイパスする
とともに、論理演算を実行せずに、PIOとビツトレジス
タ間のデータ授受のみで論理演算を実行したのと同じ結
果が得られるので、シーケンス処理を高速化する効果が
ある。
とともに、論理演算を実行せずに、PIOとビツトレジス
タ間のデータ授受のみで論理演算を実行したのと同じ結
果が得られるので、シーケンス処理を高速化する効果が
ある。
【図面の簡単な説明】 第１図は本発明の一実施例の構成図、第２図は命令のフ
オーマツト図、第３図，第４図はタイムチヤート、第５
図はラダー図表記方法の概念図、第６図，第７図，第８
図はラダー図，第９図は第６図のコーデイング図、第10
図はラダー図、第11図，第12図は第10図の処理フロー
図、第13図はラダー図、第14図，第15図は第13図の処理
フロー図である。 １…命令メモリ、２…PIO、３…シーケンスコントロー
ラ、４…命令レジスタ、５…セレクタ、６…制御回路、
７…ビツトレジスタ。
オーマツト図、第３図，第４図はタイムチヤート、第５
図はラダー図表記方法の概念図、第６図，第７図，第８
図はラダー図，第９図は第６図のコーデイング図、第10
図はラダー図、第11図，第12図は第10図の処理フロー
図、第13図はラダー図、第14図，第15図は第13図の処理
フロー図である。 １…命令メモリ、２…PIO、３…シーケンスコントロー
ラ、４…命令レジスタ、５…セレクタ、６…制御回路、
７…ビツトレジスタ。
Claims (1)
- 【請求項１】シーケンス命令が格納されている命令メモ
リと、プロセス入出力装置とに接続され、命令メモリか
ら命令を読出す手段と、プロセス入出力装置から読出し
た論理データを記憶するビットレジスタと、プロセス入
出力装置とビットレジスタ間でデータの授受を行う手段
を有するシーケンスコントローラにおいて、 前記シーケンス命令は、ラダー図においてある定められ
た第１の方向に接続されたAND命令と、前記第１の方向
とは異なる第２の方向に接続されたOR命令を含み、前記
AND命令のアドレスを指定する第１の命令アドレス部
と、前記OR命令のアドレスを指定する第２の命令アドレ
ス部とを有し、前記シーケンスコントローラは、前記シ
ーケンス命令を記憶する命令レジスタと、当該命令レジ
スタに記憶された第１の命令アドレス部と第２の命令ア
ドレス部とを入力して、前記プロセス入出力装置から論
理データを転送した前記ビットレジスタの内容が論理
「１」の場合に第１の命令アドレス部を、また、論理
「０」の場合に第２の命令アドレス部を選択するセレク
タとを有し、前記セレクタにより、前記ビットレジスタ
の内容が論理「１」の場合に、第１の命令アドレス部を
選択することにより、前記OR命令の実行をバイパスして
前記AND命令へ移行し、また、論理「０」の場合には、
第２の命令アドレス部を選択することにより、前記AND
命令の実行をバイパスして前記OR命令へ移行し、更に、
当該AND命令またはOR命令を実行する場合、前記プロセ
ス入出力装置から前記ビットレジスタへ論理データを転
送することのみで演算結果を得ることを特徴とするシー
ケンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199809A JPH0713779B2 (ja) | 1987-08-12 | 1987-08-12 | シ−ケンスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199809A JPH0713779B2 (ja) | 1987-08-12 | 1987-08-12 | シ−ケンスコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444508A JPS6444508A (en) | 1989-02-16 |
| JPH0713779B2 true JPH0713779B2 (ja) | 1995-02-15 |
Family
ID=16413995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62199809A Expired - Lifetime JPH0713779B2 (ja) | 1987-08-12 | 1987-08-12 | シ−ケンスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713779B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS555129B2 (ja) * | 1974-05-28 | 1980-02-04 | ||
| JPS52140784A (en) * | 1976-05-19 | 1977-11-24 | Hitachi Ltd | Sequence controller |
| JPS586970B2 (ja) * | 1979-12-19 | 1983-02-07 | 富士通株式会社 | Ｒｏｍアドレスのシ−ケンス制御方式 |
| JPS57166605A (en) * | 1981-04-06 | 1982-10-14 | Matsushita Electric Ind Co Ltd | Sequence controller |
| JPS60166008U (ja) * | 1985-03-22 | 1985-11-05 | 三菱電機株式会社 | 演算装置 |
| JPS6282402A (ja) * | 1985-10-07 | 1987-04-15 | Toshiba Corp | シ−ケンス制御装置 |
-
1987
- 1987-08-12 JP JP62199809A patent/JPH0713779B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6444508A (en) | 1989-02-16 |
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