JPH0713848B2 - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPH0713848B2 JPH0713848B2 JP62059501A JP5950187A JPH0713848B2 JP H0713848 B2 JPH0713848 B2 JP H0713848B2 JP 62059501 A JP62059501 A JP 62059501A JP 5950187 A JP5950187 A JP 5950187A JP H0713848 B2 JPH0713848 B2 JP H0713848B2
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- Japan
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- bit line
- memory device
- semiconductor memory
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- blocks
- Prior art date
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ダイナミック型半導体記憶装置に関し、特
に、ピーク消費電力の低減を図るように改良されたダイ
ナミック型の半導体記憶装置に関する。
に、ピーク消費電力の低減を図るように改良されたダイ
ナミック型の半導体記憶装置に関する。
［従来の技術］ 従来、ダイナミック型半導体記憶装置では、アクティブ
サイクル内での消費電流が平均化しておらず、１サイク
ル内で数箇所の鋭いピークを呈する。この様子を第５図
〜第７図に示す従来例に従って述べる。
サイクル内での消費電流が平均化しておらず、１サイク
ル内で数箇所の鋭いピークを呈する。この様子を第５図
〜第７図に示す従来例に従って述べる。
第５図は、従来のダイナミック型半導体記憶装置として
のダイナミック型MOS・RAM（1Mビット）の構成を示すブ
ロック図である。図において、メモリセルアレイMAは、
たとえば４つのブロック＃１〜＃４に分割されており、
各ブロックはコラムデコーダCDを備えている。これらブ
ロックに共通してロウデコーダRDが設けられている。メ
モリセルアレイMAにおける各ブロックのアクセスは、外
部から時分割で入力されるアドレス信号A0〜A9（ロウア
ドレスRA0〜RA9と、コラムアドレスCA0〜CA9とを含む）
によって行なわれる。このアドレス信号A0〜A9は一旦ア
ドレスバッファABに蓄えられた後にロウデコーダRD、コ
ラムデコーダCDに与えられる。なお、ロウアドレスRA9
は他のアドレス信号とは分離されて各ブロックに与えら
れる。
のダイナミック型MOS・RAM（1Mビット）の構成を示すブ
ロック図である。図において、メモリセルアレイMAは、
たとえば４つのブロック＃１〜＃４に分割されており、
各ブロックはコラムデコーダCDを備えている。これらブ
ロックに共通してロウデコーダRDが設けられている。メ
モリセルアレイMAにおける各ブロックのアクセスは、外
部から時分割で入力されるアドレス信号A0〜A9（ロウア
ドレスRA0〜RA9と、コラムアドレスCA0〜CA9とを含む）
によって行なわれる。このアドレス信号A0〜A9は一旦ア
ドレスバッファABに蓄えられた後にロウデコーダRD、コ
ラムデコーダCDに与えられる。なお、ロウアドレスRA9
は他のアドレス信号とは分離されて各ブロックに与えら
れる。
このロウアドレスRA9によってデータの読出または書込
を行なうべき２つのブロックが選択される。たとえば、
RA9＝０の場合は、＃１と＃３のブロックが選択され、R
A9＝１の場合は＃２と＃４のブロックが選択される。
を行なうべき２つのブロックが選択される。たとえば、
RA9＝０の場合は、＃１と＃３のブロックが選択され、R
A9＝１の場合は＃２と＃４のブロックが選択される。
RA9以外のロウアドレス信号RA0〜RA8はロウデコーダRD
に与えられるが、これによって各ブロックにおけるいず
れかのワード線が選択される。したがって、ロウアドレ
ス信号RA9によって選択されたブロックであるか否かに
かかわらず、外部からアドレス信号A0〜A9が入力されれ
ば、各ブロックのいずれかのワード線が選択状態にな
り、立ち上がる。
に与えられるが、これによって各ブロックにおけるいず
れかのワード線が選択される。したがって、ロウアドレ
ス信号RA9によって選択されたブロックであるか否かに
かかわらず、外部からアドレス信号A0〜A9が入力されれ
ば、各ブロックのいずれかのワード線が選択状態にな
り、立ち上がる。
すなわち、ブロック＃1,＃2,＃3,＃４の中でそれぞれ対
応のワード線が１本ずつ立ち上がる。これは、たとえデ
ータの読出または書込が行なわれないブロックであって
も、各ワード線につながるメモリセルをリフレッシュす
るためである。
応のワード線が１本ずつ立ち上がる。これは、たとえデ
ータの読出または書込が行なわれないブロックであって
も、各ワード線につながるメモリセルをリフレッシュす
るためである。
▲▼バッファRBは、外部から入力されるロウアド
レスストローブ信号▲▼に基づいて、各種の制御
信号WL,φs,▲▼を出力し、メモリセルアレイMAに
与える。▲▼バッファCBは、外部から入力される
コラムアドレスストローブ信号▲▼に基づいて、
データの入出力を制御するための信号をデータ入力バッ
ファDIBおよびデータ出力バッファDOBに与える。これら
データ入力バッファDIBおよびデータ出力バッファDOB
は、データ線対I/O,▲▼を介して各ブロック＃１
〜＃４と接続されている。
レスストローブ信号▲▼に基づいて、各種の制御
信号WL,φs,▲▼を出力し、メモリセルアレイMAに
与える。▲▼バッファCBは、外部から入力される
コラムアドレスストローブ信号▲▼に基づいて、
データの入出力を制御するための信号をデータ入力バッ
ファDIBおよびデータ出力バッファDOBに与える。これら
データ入力バッファDIBおよびデータ出力バッファDOB
は、データ線対I/O,▲▼を介して各ブロック＃１
〜＃４と接続されている。
ここで、データ入力バッファDIBは外部から入力される
デーDinを一時的に記憶するものであり、データ出力バ
ッファDOBはメモリセルアレイMAから読出されたデータ
を一時的に記憶し、出力データDoutとして外部に出力す
るものである。▲▼バッファWBは、外部から入力さ
れるライトイネーブル信号▲▼に基づいて、データ
入力バッファDIBとデータ出力バッファDOBにおける読出
モードと書込モードとの制御を行なうものである。
デーDinを一時的に記憶するものであり、データ出力バ
ッファDOBはメモリセルアレイMAから読出されたデータ
を一時的に記憶し、出力データDoutとして外部に出力す
るものである。▲▼バッファWBは、外部から入力さ
れるライトイネーブル信号▲▼に基づいて、データ
入力バッファDIBとデータ出力バッファDOBにおける読出
モードと書込モードとの制御を行なうものである。
第６図は、第５図に示すブロック＃１〜＃４のいずれか
１つの構成を示した図である。
１つの構成を示した図である。
図において、複数本のワード線１と複数組のビット線対
BL,▲▼（第６図では１組だけを示している）が直
交して設けられている。各ワード線１とビット線BLおよ
び▲▼との各交点には、たとえば１つのMOSFETと１
つのキャパシタとから構成されるメモリセルMCが配置さ
れている。各ワード線１はワード線駆動回路２に接続さ
れている。このワード線駆動回路２は、第５図に示す▲
▼バッファRBからワード線駆動信号WLが与えられ
たとき、そのときロウデコーダRDで選択されているワー
ド線１の電位を上げるためのものである。
BL,▲▼（第６図では１組だけを示している）が直
交して設けられている。各ワード線１とビット線BLおよ
び▲▼との各交点には、たとえば１つのMOSFETと１
つのキャパシタとから構成されるメモリセルMCが配置さ
れている。各ワード線１はワード線駆動回路２に接続さ
れている。このワード線駆動回路２は、第５図に示す▲
▼バッファRBからワード線駆動信号WLが与えられ
たとき、そのときロウデコーダRDで選択されているワー
ド線１の電位を上げるためのものである。
各ビット線対BL,▲▼には、２個のＰチャネルMOSFE
Tで構成されるリストア回路RSと、２個のＮチャネルMOS
FETで構成されるセンスアンプSAとが設けられている。
Tで構成されるリストア回路RSと、２個のＮチャネルMOS
FETで構成されるセンスアンプSAとが設けられている。
各ビット線対におけるリストア回路RSは共通接続される
とともに、ＰチャネルMOSFET3を介して電源Vccと接続さ
れている。このＰチャネルMOSFET3のゲート電極には、
▲▼バッファRBからのリストア回路駆動信号▲
▼が与えられる。これら各ビット線対におけるリスト
ア回路RSとＰチャネルMOSFET3とによって、リストア系
が構成されている。
とともに、ＰチャネルMOSFET3を介して電源Vccと接続さ
れている。このＰチャネルMOSFET3のゲート電極には、
▲▼バッファRBからのリストア回路駆動信号▲
▼が与えられる。これら各ビット線対におけるリスト
ア回路RSとＰチャネルMOSFET3とによって、リストア系
が構成されている。
また、各ビット線対におけるセンスアンプSAは共通接続
されるとともに、ＮチャネルMOSFET4を介して接地に接
続されている。
されるとともに、ＮチャネルMOSFET4を介して接地に接
続されている。
ＮチャネルMOSFET4のゲート電極には、▲▼バッ
ファRBからのセンスアンプ駆動信号φｓが与えられる。
これら各ビット線対におけるセンスアンプSAとＮチャネ
ルMOSFET4とによってセンスアンプ系が構成されてい
る。
ファRBからのセンスアンプ駆動信号φｓが与えられる。
これら各ビット線対におけるセンスアンプSAとＮチャネ
ルMOSFET4とによってセンスアンプ系が構成されてい
る。
また、各ビット線対における一方のビット線BLは、Ｎチ
ャネルMOSFET5を介してデータ線I/Oと接続され、他方の
ビット線▲▼はＮチャネルMOSFET6を介してデータ
線▲▼と接続されている。これらＮチャネルMOSF
ET5および６の各ゲート電極には、コラムデコーダCDの
対応のデコード出力が与えられる。
ャネルMOSFET5を介してデータ線I/Oと接続され、他方の
ビット線▲▼はＮチャネルMOSFET6を介してデータ
線▲▼と接続されている。これらＮチャネルMOSF
ET5および６の各ゲート電極には、コラムデコーダCDの
対応のデコード出力が与えられる。
さらに、ビット線BL,▲▼は、それぞれ、Ｎチャネ
ルMOSFET7,8を介してビット線プリチャージ線９に接続
されている。このビット線プリチャージ線９には、電源
電圧Vccの1/2の電圧VSLが印加されている。MOSFET7およ
び８の各ゲート端子には、プリチャージクロックφEQが
与えられる。また、このプリチャージクロックφEQは、
ビット線BL,▲▼の間に挿入されたＮチャネルMOSFE
T10のゲート端子にも与えられる。
ルMOSFET7,8を介してビット線プリチャージ線９に接続
されている。このビット線プリチャージ線９には、電源
電圧Vccの1/2の電圧VSLが印加されている。MOSFET7およ
び８の各ゲート端子には、プリチャージクロックφEQが
与えられる。また、このプリチャージクロックφEQは、
ビット線BL,▲▼の間に挿入されたＮチャネルMOSFE
T10のゲート端子にも与えられる。
第７図は、第５図および第６図に示す従来回路の動作を
説明するためのタイミングチャートである。以下、この
第７図を参照して、上記従来回路の１サイクルの動作を
説明する。
説明するためのタイミングチャートである。以下、この
第７図を参照して、上記従来回路の１サイクルの動作を
説明する。
まず、ロウアドレスRA0,RA8によって特定されたワード
線１が立ち上がり、メモリセルデータに対応した信号電
圧がビット線対BL,▲▼に現われた後、センスアン
プ駆動信号φｓが立ち上がり、センスアンプ系が動作す
る。これにより、ビット線対BL,▲▼のうち、電位
の低い側が接地電位になる。
線１が立ち上がり、メモリセルデータに対応した信号電
圧がビット線対BL,▲▼に現われた後、センスアン
プ駆動信号φｓが立ち上がり、センスアンプ系が動作す
る。これにより、ビット線対BL,▲▼のうち、電位
の低い側が接地電位になる。
この後、リストア回路駆動信号▲▼が立ち下がり、
リストア系が動作し、ビット線対BL,▲▼のうち電
位の高い側が、電源電位Vccにまでプルアップされる。
リストア系が動作し、ビット線対BL,▲▼のうち電
位の高い側が、電源電位Vccにまでプルアップされる。
この後、コラムアドレスストローブ信号▲▼の立
ち下がり時にラッチされたコラムアドレスCA0〜CA9に従
ってコラムデコーダCDが動作し、これにより選択された
ビット線対BL,▲▼がデータ線対I/O,▲▼と
接続され、データの入出力が行なわれる。
ち下がり時にラッチされたコラムアドレスCA0〜CA9に従
ってコラムデコーダCDが動作し、これにより選択された
ビット線対BL,▲▼がデータ線対I/O,▲▼と
接続され、データの入出力が行なわれる。
１サイクルが終了し、ロウアドレスストローブ信号▲
▼が立ち上がると、選択ワード線が立ち下がるとと
もに、プリチャージ信号φEQによってMOSFET7,8,10がオ
ンされ、各ビット線BL,▲▼は電圧VBLにプリチャー
ジされる。
▼が立ち上がると、選択ワード線が立ち下がるとと
もに、プリチャージ信号φEQによってMOSFET7,8,10がオ
ンされ、各ビット線BL,▲▼は電圧VBLにプリチャー
ジされる。
このような１サイクルの動作時に、電源からの消費電流
Iccを考察する。第７図に示すごとく、消費電流Iccは５
つのピークP1〜P5を有するが、これら５つのピークP1〜
P5は、それぞれ、 P1:▲▼系クロック発生時の消費電流 P2:センス動作のクロック発生時およびリストア動作時
のビット線充電電流 P3:▲▼系クロック発生時の消費電流 P4:▲▼系クロック発生時の消費電流 P5:▲▼系クロック発生時の消費電流 が主なものである。
Iccを考察する。第７図に示すごとく、消費電流Iccは５
つのピークP1〜P5を有するが、これら５つのピークP1〜
P5は、それぞれ、 P1:▲▼系クロック発生時の消費電流 P2:センス動作のクロック発生時およびリストア動作時
のビット線充電電流 P3:▲▼系クロック発生時の消費電流 P4:▲▼系クロック発生時の消費電流 P5:▲▼系クロック発生時の消費電流 が主なものである。
特に、最近のように、周辺回路部をCMOSで構成し、ロウ
デコーダRDおよびコラムデコーダCDをスタティック回路
で構成し、かつビット線をVccの電位にプリチャージす
る方式では、ピークP2が、他のピークに比べて非常に大
きく、これが電源系に対する負担となっている。
デコーダRDおよびコラムデコーダCDをスタティック回路
で構成し、かつビット線をVccの電位にプリチャージす
る方式では、ピークP2が、他のピークに比べて非常に大
きく、これが電源系に対する負担となっている。
［発明が解決しようとする問題点］ 従来の半導体記憶装置は、以上のように構成されている
ので、プルアップ動作（リストア動作）時に生じる消費
電流のピーク値が大きく、電源系に対する負担が大きく
なっているという問題点があった。
ので、プルアップ動作（リストア動作）時に生じる消費
電流のピーク値が大きく、電源系に対する負担が大きく
なっているという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、消費電流のピークを低減することができる
ダイナミック型半導体記憶装置を提供することを目的と
する。
れたもので、消費電流のピークを低減することができる
ダイナミック型半導体記憶装置を提供することを目的と
する。
［問題点を解決するための手段］ この発明に係るダイナミック型半導体記憶装置は、分割
された複数のブロックのうち、アドレス信号により選択
されたブロックに対しては、リストア動作をセンス動作
後これに続いて行ない、非選択ブロックに対しては、リ
ストア動作を信号▲▼の立ち上がり時（外部信号
がアクティブ状態からスタンドバイ状態に移行すると
き）に、これをトリガとして行なうことにより、両者の
リストア動作のタイミングをずらし、消費電流ピークを
低減させるようにしたものである。
された複数のブロックのうち、アドレス信号により選択
されたブロックに対しては、リストア動作をセンス動作
後これに続いて行ない、非選択ブロックに対しては、リ
ストア動作を信号▲▼の立ち上がり時（外部信号
がアクティブ状態からスタンドバイ状態に移行すると
き）に、これをトリガとして行なうことにより、両者の
リストア動作のタイミングをずらし、消費電流ピークを
低減させるようにしたものである。
［作用］ この発明におけるリストア動作軌道信号は、２系統に分
かれており、一方は、センス動作後これをトリガとして
発生し、もう一方は、信号▲▼の立ち上がり時に
これをトリガとして発生する。
かれており、一方は、センス動作後これをトリガとして
発生し、もう一方は、信号▲▼の立ち上がり時に
これをトリガとして発生する。
［発明の実施例］ 第１図は、この発明の一実施例によるダイナミック型半
導体記憶装置の概略構成を示すブロック図である。第２
図は、第１図に示すメモリセルアレイMAにおいて、分割
されたブロックのいずれかを示す回路図である。第１図
および第２図においては、先に説明した第５図および第
６図の従来回路と対応する部分には、同一符号が付され
ている。
導体記憶装置の概略構成を示すブロック図である。第２
図は、第１図に示すメモリセルアレイMAにおいて、分割
されたブロックのいずれかを示す回路図である。第１図
および第２図においては、先に説明した第５図および第
６図の従来回路と対応する部分には、同一符号が付され
ている。
第１図および第２図に示す実施例は、リストア回路駆動
信号が、 の２系統に分かれており、この２系統に分かれた信号の
それぞれが、ロウアドレスRA9＝“0"により選択される
ブロック＃1,＃３と、ロウアドレスRA9＝“1"により選
択されるブロック＃2,＃４に入力されている点が特徴で
ある。
信号が、 の２系統に分かれており、この２系統に分かれた信号の
それぞれが、ロウアドレスRA9＝“0"により選択される
ブロック＃1,＃３と、ロウアドレスRA9＝“1"により選
択されるブロック＃2,＃４に入力されている点が特徴で
ある。
次に、上記２系統に分けられたリストア回路駆動信号 の発生回路を、第３図に示す。
第３図を参照して、リストア回路駆動信号 は、信号φｓ、RA9、▲▼および▲▼に基
づいて発生されている。より詳しく言えば、φｓがイン
バータ31で反転されたものと、▲▼がインバータ
32で反転されたものとがノアゲート33に与えられ、φｓ
がインバータ31で反転された信号とRA9がインバータ34
で反転されたものとがノアゲート35に与えられる。一
方、▲▼とそれを３つのインバータ36,37,38で時
刻τだけ遅延させた反転信号とがナンドゲート39に与え
られて、ナンドゲート39の出力はインバータ40で反転さ
れて信号φとなる。
づいて発生されている。より詳しく言えば、φｓがイン
バータ31で反転されたものと、▲▼がインバータ
32で反転されたものとがノアゲート33に与えられ、φｓ
がインバータ31で反転された信号とRA9がインバータ34
で反転されたものとがノアゲート35に与えられる。一
方、▲▼とそれを３つのインバータ36,37,38で時
刻τだけ遅延させた反転信号とがナンドゲート39に与え
られて、ナンドゲート39の出力はインバータ40で反転さ
れて信号φとなる。
ノアゲート33の出力およびノアゲート35の出力は、それ
ぞれ、ノアゲート41および42で信号φと論理差がとられ
て、その出力が、それぞれ、リストア回路駆動信号 となる。
ぞれ、ノアゲート41および42で信号φと論理差がとられ
て、その出力が、それぞれ、リストア回路駆動信号 となる。
第４図は、第１図ないし第３図に示す回路の動作を説明
するためのタイミングチャードある。以下、この第４図
を参照して、この発明の一実施例の回路１サイクルの動
作を説明する。
するためのタイミングチャードある。以下、この第４図
を参照して、この発明の一実施例の回路１サイクルの動
作を説明する。
なお、第４図において、実線は外部から入力されるロウ
アドレスext RA9＝“0"の場合、破線は、ext RA9＝“1"
の場合を示している。
アドレスext RA9＝“0"の場合、破線は、ext RA9＝“1"
の場合を示している。
外部から入力されるロウアドレスストローブ信号▲
▼の立ち下がり後、センス信号φｓが立ち上がってセ
ンス動作が行なわれるまでの動作は、先に説明した従来
回路同様であるので、その説明については省略する。
▼の立ち下がり後、センス信号φｓが立ち上がってセ
ンス動作が行なわれるまでの動作は、先に説明した従来
回路同様であるので、その説明については省略する。
次に、たとえば、外部入力ロウアドレスext RA9＝“0"
の場合（第４図の実線の場合）、センス動作後に、選択
ブロック＃1,＃３については、リストア回路駆動信号 が立ち下がることによりリストア動作が行なわれ、“H"
レベル側のビット線がVcc電位までプルアップされる。
一方、非選択ブロック＃2,＃４については、センス動作
により、“L"レベル側のビット線が接地電位にプルダウ
ンされた状態で待機する。
の場合（第４図の実線の場合）、センス動作後に、選択
ブロック＃1,＃３については、リストア回路駆動信号 が立ち下がることによりリストア動作が行なわれ、“H"
レベル側のビット線がVcc電位までプルアップされる。
一方、非選択ブロック＃2,＃４については、センス動作
により、“L"レベル側のビット線が接地電位にプルダウ
ンされた状態で待機する。
次に、ロウアドレスストローブ信号▲▼が立ち上
がって、外部状態がアクティブ状態からスタンドバイ状
態に移行するときに、この信号▲▼立ち上がりを
トリガとして、リストア回路駆動信号 が立ち下がり、非選択ブロック＃2,＃４に対してリスト
ア動作が行なわれ、リストア動作に必要な時間τを経過
した後に、内部スタンドバイ状態に移行する。
がって、外部状態がアクティブ状態からスタンドバイ状
態に移行するときに、この信号▲▼立ち上がりを
トリガとして、リストア回路駆動信号 が立ち下がり、非選択ブロック＃2,＃４に対してリスト
ア動作が行なわれ、リストア動作に必要な時間τを経過
した後に、内部スタンドバイ状態に移行する。
外部入力ロウアドレスext RA9＝“1"の場合（第４図の
破線の場合）は、上述とは逆に、選択ブロック＃2,＃４
に対してリストア動作がセンス後に行なわれ、非選択ブ
ロック＃1,＃３に対しては、ロウアドレスストローブ信
号▲▼立ち上がり後にリストア動作が行なわれる
ように、リストア回路駆動信号 の波形が、上述の場合とは逆になる。
破線の場合）は、上述とは逆に、選択ブロック＃2,＃４
に対してリストア動作がセンス後に行なわれ、非選択ブ
ロック＃1,＃３に対しては、ロウアドレスストローブ信
号▲▼立ち上がり後にリストア動作が行なわれる
ように、リストア回路駆動信号 の波形が、上述の場合とは逆になる。
このように、ロウアドレスRA9＝“0"に対応するブロッ
クとRA9＝“1"に対応するブロックとを、所定の時間差
を持たせて動作させることにより、消費電流のピークを
生ずる原因となる回路動作を、内部でずらせて行なうこ
とができ、その結果、第４図中にIccとして示したよう
に、消費電流のピーク値を低減することができる。
クとRA9＝“1"に対応するブロックとを、所定の時間差
を持たせて動作させることにより、消費電流のピークを
生ずる原因となる回路動作を、内部でずらせて行なうこ
とができ、その結果、第４図中にIccとして示したよう
に、消費電流のピーク値を低減することができる。
なお、たとえばロウアドレスRA9＝“0"のとき、RA9＝
“1"に対応するブロック＃２および＃４は、前述のよう
に、リフレッシュ動作のみを行ない、外部とのデータ入
出力は行なわないので、リストア動作をセンス動作後に
行なわないことにより、このブロックの動作が遅れて
も、アクセスタイム，データ書込タイミング等を損うこ
とはない。
“1"に対応するブロック＃２および＃４は、前述のよう
に、リフレッシュ動作のみを行ない、外部とのデータ入
出力は行なわないので、リストア動作をセンス動作後に
行なわないことにより、このブロックの動作が遅れて
も、アクセスタイム，データ書込タイミング等を損うこ
とはない。
なお、この発明は、上記に例示したメモリセルアレイブ
ロックの構成に限らず、一般に、ロウアドレスにより選
択され動作するブロックと非選択状態でリフレッシュ動
作のみを行なうブロックとが共存する構成のすべてに適
用することが可能である。
ロックの構成に限らず、一般に、ロウアドレスにより選
択され動作するブロックと非選択状態でリフレッシュ動
作のみを行なうブロックとが共存する構成のすべてに適
用することが可能である。
［発明の効果］ 以上のように、この発明によれば、メモリ動作に何ら支
障をきたすことなく、極めて効果的に消費電流のピーク
値を低減させることができる。
障をきたすことなく、極めて効果的に消費電流のピーク
値を低減させることができる。
第１図は、この発明の一実施例によるダイナミック型半
導体記憶装置の概略構成を示すブロック図である。第２
図は、第１図に示すブロック＃１〜＃４のいずれかの回
路構成を示す図である。第３図は、時間差を有した２つ
のリストア回路駆動信号を発生するための回路構成の一
例を示した図である。第４図は、第１図〜第３図に示す
実施例の動作を説明するためのタイミングチャートであ
る。第５図は、従来のダイナミック型半導体記憶装置の
概略構成を示すブロック図である。第６図は、第５図に
示すブロック＃１〜＃４のいずれかの構成を示す回路図
である。第７図は、第５図および第６図に示す従来例の
動作を説明するためのタイミングチャートである。 図において、MAは４つのブロック＃１〜＃４に分割され
たメモリセルアレイ、CDはコラムデコーダ、RDはロウデ
コーダ、ABはアドレスバッファ、RBは▲▼バッフ
ァ、CBは▲▼バッファ、WBは▲▼バッファ、
DIBはDinバッファ、DOBはDoutバッファ、１はワード
線、BL,▲▼はビット線対、MCはメモリセル、RSは
リストア回路、SAはセンスアンプを示す。
導体記憶装置の概略構成を示すブロック図である。第２
図は、第１図に示すブロック＃１〜＃４のいずれかの回
路構成を示す図である。第３図は、時間差を有した２つ
のリストア回路駆動信号を発生するための回路構成の一
例を示した図である。第４図は、第１図〜第３図に示す
実施例の動作を説明するためのタイミングチャートであ
る。第５図は、従来のダイナミック型半導体記憶装置の
概略構成を示すブロック図である。第６図は、第５図に
示すブロック＃１〜＃４のいずれかの構成を示す回路図
である。第７図は、第５図および第６図に示す従来例の
動作を説明するためのタイミングチャートである。 図において、MAは４つのブロック＃１〜＃４に分割され
たメモリセルアレイ、CDはコラムデコーダ、RDはロウデ
コーダ、ABはアドレスバッファ、RBは▲▼バッフ
ァ、CBは▲▼バッファ、WBは▲▼バッファ、
DIBはDinバッファ、DOBはDoutバッファ、１はワード
線、BL,▲▼はビット線対、MCはメモリセル、RSは
リストア回路、SAはセンスアンプを示す。
Claims (1)
- 【請求項１】複数のワード線、複数のビット線およびこ
れらの交点に位置する複数のメモリセルからなるメモリ
セルアレイを有し、当該メモリセルアレイは、複数のブ
ロックに分割されており、アドレス信号によって選択さ
れたブロックにのみメモリセルへのデータの入出力を行
ない、非選択ブロックでは、メモリセルのリフレッシュ
動作を行なうようなダイナミック型半導体記憶装置にお
いて、 前記選択されたブロックに対しては、ビット線のプルア
ップ動作をセンス動作と同時またはセンス動作後一定時
間遅れて行ない、前記非選択ブロックに対しては、ビッ
ト線のプルアップ動作をスタンドバイ状態が始まるとき
に外部▲▼信号をトリガとして行なうようにした
ことを特徴とする、ダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059501A JPH0713848B2 (ja) | 1987-03-13 | 1987-03-13 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059501A JPH0713848B2 (ja) | 1987-03-13 | 1987-03-13 | ダイナミツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224099A JPS63224099A (ja) | 1988-09-19 |
| JPH0713848B2 true JPH0713848B2 (ja) | 1995-02-15 |
Family
ID=13115087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62059501A Expired - Fee Related JPH0713848B2 (ja) | 1987-03-13 | 1987-03-13 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713848B2 (ja) |
-
1987
- 1987-03-13 JP JP62059501A patent/JPH0713848B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63224099A (ja) | 1988-09-19 |
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Legal Events
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