JPH07282583A

JPH07282583A - 半導体メモリ

Info

Publication number: JPH07282583A
Application number: JP6068318A
Authority: JP
Inventors: Miki Takeuchi; 幹竹内; Shinji Horiguchi; 真志堀口; Takeshi Sakata; 健阪田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-04-06
Filing date: 1994-04-06
Publication date: 1995-10-27

Abstract

(57)【要約】【目的】カラムアドレスの異なるデータを、連続して
高速に読み出し書き換えするメモリを提供する。【構成】ＤＲＡＭにおいて、各データ線対ＤＬｉ、Ｂ
Ｌｉを２つの入出力線対Ｉ／Ｏａ、Ｉ／Ｏｂのいずれに
も、スイッチの制御により電気的に接続できる構成とす
る。カラムアドレスの異なるデータを連続してアクセス
するページモードやバーストモードにおいて、上記２つ
の入出力線を交互に使う。【効果】ページモードやバーストモードにおいて、ひ
とつのセンスアンプＳＡｉを入出力線Ｉ／Ｏａに接続し
データの入出力を行っているときに、次のセンスアンプ
ＳＡｊをＩ／Ｏｂに接続してデータ入出力を開始するこ
とができる。したがって、連続データを高速に入出力で
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速の半導体メモリに
係わり、特にカラムアドレスの異なるデータを、連続し
て高速にアクセスできる方式に関するものである。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）は、一般に広く用いられている半導体
メモリである。一般によく知られたそのメモリアレー構
成を図９に示す。各データ線対たとえばＤＬ１、ＢＬ１
には、ＭＣ１１などの複数のメモリセル、データ線をプ
リチャージする回路ＰＣ１、記憶情報を検知、増幅する
センスアンプＳＡ１、データ線対を入出力線Ｉ／Ｏｃに
接続するスイッチＹＳＷｃ１などが設けられている。

【０００３】ＤＲＡＭにおいて、記憶情報を読出す場
合、ロウデコーダＸＤＥＣによりたとえばワード線ＷＬ
１を活性化する。すると、これに接続する複数のメモリ
セルの情報が各データ線に流出し、各センスアンプで増
幅されラッチされる。これらの記憶情報のうちひとつを
選択して外部端子ＤＱに出力するために、上記スイッチ
のうちひとつ、たとえばＹＳＷｃ１を信号線ＹＳｃ１に
よりオン状態とする。この結果、ＳＡ１がＩ／Ｏｃに接
続され、ＳＡ１にラッチされた記憶情報はメインアンプ
ＭＡｃに送られる。そして、該記憶情報は、入出力回路
Ｄｉｎ／Ｄｏｕｔを経て外部端子に読み出される。記憶
情報を書き換える場合には、上記読み出し動作において
以前の記憶情報が各センスアンプにラッチされた状態
で、所望のメモリセルに接続するセンスアンプを、スイ
ッチたとえばＹＳＷｃ１の選択によりＩ／Ｏｃに接続
し、外部端子ＤＱからＤｉｎ／ＤｏｕｔおよびＩ／Ｏｃ
を経て書き換え情報を送ればよい。なお、信号ＹＳｃ１
などの制御は、カラムアドレスをデコードするカラムデ
コーダＹＤＥＣによって行なわれる。

【０００４】最近のＤＲＡＭは、コンピュータシステム
の大規模化及び高速化に伴い、データを連続かつ高速に
入出力する、ページモードやバーストモードと呼ばれる
機能を有するようになってきている。ページモードで
は、複数のセンスアンプにラッチされた、ロウアドレス
が同じ（同一のワード線に接続された）メモリセルの情
報を、カラムアドレスの選択により、高速に入力あるい
は出力する。すなわち、図９において、カラムアドレス
によりスイッチＹＳＷｃ１などを選択することにより連
続して読み出しあるいは書き換え動作を行なう。ワード
線を再び活性化し直して、始めから読み出しあるいは書
き換え動作を繰り返す場合に比べ、ロウアドレスが同じ
で異なるカラムアドレスの情報を、連続かつ高速に読み
出し、書き換えできる。図１０に、従来の読み出し動作
の波形を示す。センスアンプ列にデータがラッチされた
状態で、スイッチＹＳｃｈをオンし、Ｉ／Ｏｃに現れる
記憶情報をＭＡｃにより検知、増幅する。この記憶情報
は、Ｄｉｎ／Ｄｏｕｔを経て外部端子ＤＱに転送される
一方、ＭＡｃは次のデータ検知に備えてプリチャージさ
れる。そして、別のスイッチＹＳｃｉがオンとなり、次
のデータが出力される。この様にして、センスアンプ列
にラッチされたデータが、カラムアドレスの選択によ
り、連続かつ高速に読み出される。バーストモードも上
記ページモードと同様であるが、連続するアドレスの
（隣接するセンスアンプの）記憶情報が、連続かつ高速
に入力あるいは出力される。

【０００５】

【発明が解決しようとする課題】ところが、図９の従来
のアレー構成において、ページモードやバーストモード
を行なおうとすると、読み出し時のデータ転送周期は、
スイッチＹＳＷｃ１などをオンしてからメインアンプＭ
Ａｃにデータが確定し、次のデータを検知するための準
備が整うまでの時間より短くできない問題がある。ある
いは、書込み時のデータ転送周期はスイッチＹＳＷｃ１
などをオンしてからセンスアンプＳＡ１にデータが書き
込まれるまでの時間より短くできない問題がある。この
理由は、従来のアレー構成では、１つの共通の入出力線
を通して読み出し、書き込みのデータ転送が行なわれる
ので、並列の動作ができないからである。この問題を解
決する方法として、隣接するデータ線を異なる入出力線
に接続する構成がある。この様な構成の例は、たとえば
１９９３年ＶＬＳＩ回路シンポジウム・ダイジェスト
（1993 Symposium on VLSI Circuits, Digest of Techn
ical Papers)ｐｐ．６５−６６に示されている。図１１
にこの構成例を示す。スイッチＹＳＷｃ１とＹＳＷｃ２
は同じ信号線ＹＳｃ１２で制御され、データ線対（ＤＬ
１、ＢＬ１）と（ＤＬ２、ＢＬ２）とをそれぞれ入出力
線Ｉ／ＯｃａとＩ／Ｏ２ｃｂとに接続する。この構成に
よれば、隣接するセンスアンプにラッチされた記憶情報
を、同時に読み出すことができる。あるいは、隣接する
センスアンプに同時に書き込みを行なうことができる。
したがって、図９の従来のアレー構成に比べて、バース
トモードでは約２倍のデータ転送速度が可能となる。し
かしながら、ページモードに対しては、図９のアレー構
成と同じデータ転送速度しか達成できない。なぜなら、
カラムアドレスはランダムなので同じ入出力線に接続す
るセンスアンプを続けて選択することがありうるからで
ある。この場合は、該２つのセンスアンプを同時に選択
しておくことはできないので、データ転送速度は図９の
構成と同じとなる。さらに別の問題として、通常のラン
ダムアクセス、すなわち１ビットのみの選択を行なう場
合、不要なセンスアンプも入出力線に接続される。この
結果、消費電流が増大する問題がある。

【０００６】データ読み出しの並列化を図る別の手段
は、たとえば特開昭５９−６０７９４に提示されてい
る。図１２にこの構成を示す。少なくとも２つのコラム
デコーダＣＤ１およびＣＤ２を備え、データ線ＢＬ、／
ＢＬに接続するメモリセルの情報は出力線Ｂ１、Ｂ２の
いずれからも読みだすことができる。しかしながら、特
開昭５９−６０７９４においては、上記構成をページモ
ードあるいはバーストモードの高速化に適用する手段に
ついては述べられておらず、同じデータ線に接続するメ
モリセルの情報を並列に読みだす方法が述べられている
のみである。しかも、Ｂ２を経由してメモリセルへの情
報書き込みを行うことができず、したがって書き込みに
対するページモードあるいはバーストモードのデータ転
送速度を高速化する手段となりえないのは明らかであ
る。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本発明では各データ線対が複数、例えば２本の入出
力線Ｉ／ＯａとＩ／Ｏｂとのどちらにも接続できる構成
とする。これに対応して、各データ線対、たとえば（Ｄ
Ｌ１、ＢＬ１）は、２つのスイッチＹＳＷａ１とＹＳＷ
ｂ１とを持ち、それぞれ信号線ＹＳａ１およびＹＳｂ１
の制御により上記Ｉ／ＯａおよびＩ／Ｏｂのどちらにも
電気的に接続することができる。そして、連続データ転
送時には、Ｉ／Ｏａ及びＩ／Ｏｂを交互に使う。Ｉ／Ｏ
ａ及びＩ／ＯｂはそれぞれメインアンプＭＡａおよびＭ
Ａｂに接続され、さらにＭＡａおよびＭＡｂはスイッチ
を介して共通の入出力回路Ｄｉｎ／Ｄｏｕｔに接続され
る。該スイッチは信号線ＡＥで制御され、ＭＡａおよび
ＭＡｂのどちらか一方が、１ビットの読み出しまたは書
き込み動作の度に、交互にＤｉｎ／Ｄｏｕｔに電気的に
接続される。

【０００８】

【作用】ページモードあるいはバーストモードにおい
て、１つのセンスアンプがＩ／Ｏａに電気的に接続され
ている時に、別のセンスアンプを選択してＩ／Ｏｂに電
気的に接続しても正常に動作を続けることができる。特
に、Ｉ／ＯａおよびＩ／Ｏｂが交互に使われる効果とし
て、センスアンプをどの順番に選んでも図１１の従来の
構成における問題、すなわち同じ入出力線に２つのセン
スアンプが電気的に接続されてしまう問題はなく、した
がって、ページモードおよびバーストモードにおける書
き込み及び読みだし時のデータ転送速度を、高速化でき
る。たとえば２対の入出力線を設けた場合、従来の約２
倍に高速化できる効果がある。さらに、１ビットのみの
選択を行なう場合、Ｉ／Ｏａ及びＩ／Ｏｂのどちらか一
方のみがセンスアンプに接続され、不要なセンスアンプ
がＩ／ＯａまたはＩ／Ｏｂに接続されることはない。し
たがって、図１１の従来の構成に比較して、消費電流を
低減できる効果がある。

【０００９】

【実施例】以下に、本発明の実施例を説明する。以下で
は、本発明をＤＲＡＭのメモリアレーに適用した場合に
ついて説明するが、本発明の概念が強誘電体メモリやフ
ラッシュメモリのメモリアレーに対しても適用できるこ
とは言うまでもない。

【００１０】図１は、ＤＲＡＭのメモリアレー構成を示
す、本発明の一実施例である。各データ線対たとえば
（ＤＬ１、ＢＬ１）が、スイッチたとえばＹＳＷａ１及
びＹＳＷｂ１を介して２つの入出力線Ｉ／Ｏａ及びＩ／
Ｏｂのいずれにも接続できる点が特徴である。（ＤＬ
１、ＢＬ１）は、信号線ＹＳａ１の活性化によりＩ／Ｏ
ａに、また信号線ＹＳｂ１の活性化によりＩ／Ｏｂに電
気的につながる。信号ＹＳａ１、ＹＳｂ１の制御は、後
に説明するように、カラムデコーダＹＤＥＣによって行
なわれる。Ｉ／Ｏａ、Ｉ／Ｏｂはそれぞれメインアンプ
ＭＡａおよびＭＡｂにつながり、さらにＭＡａ、ＭＡｂ
はスイッチを介して共通の入出力回路Ｄｉｎ／Ｄｏｕｔ
につながる。図１では、入出力回路とメインアンプとの
間にデータラッチ回路ＬＡＴＣＨａおよびＬＡＴＣＨｂ
を設けている。以上述べた入出力系以外のアレー構成
は、通常のＤＲＡＭと同様である。各データ線対たとえ
ば（ＤＬ１、ＢＬ１）には、ＭＣ１１などの複数のメモ
リセル、データ線をプリチャージする回路ＰＣ１、記憶
情報を検知、増幅するセンスアンプＳＡ１などが設けら
れている。

【００１１】図２は、図１の回路における読み出し動作
波形を示す、本発明の一実施例である。図２により、図
１の回路におけるページモードあるいはバーストモード
の読み出し動作を説明する。ロウデコーダＸＤＥＣによ
りワード線ＷＬｉを活性化した後、センスアンプ列を信
号線ＳＡＮ、ＳＡＰにより活性化し、ＷＬｉに接続する
メモリセルの情報を、センスアンプ列にラッチする。カ
ラムアドレスｈの選択により、信号線ＹＳａｈが活性化
され、データ線対ＤＬｈ、ＢＬｈがＩ／Ｏａに接続され
る。これにより、最初のデータがメインアンプＭＡａに
読み出される。まだ、ＹＳａｈが活性化され読み出し動
作が行なわれている段階で、次のカラムアドレスｉが選
択され、信号線ＹＳｂｉが活性化され、データ線対ＤＬ
ｉ、ＢＬｉがＩ／Ｏｂに接続される。そして、２番目の
データがメインアンプＭＡｂに読み出される。この２番
目のデータの読み出し動作の半ばで、最初のデータの読
み出し動作が終了し、引き続き３番目のカラムアドレス
が選択され、ＹＳａｊが活性化される。このように、２
つの入出力線およびメインアンプを交互に使うことによ
り、１つのデータを読み出している途中で別のデータの
読み出し動作を開始することが可能となる。言い替えれ
ば、データ線対・入出力線間のスイッチがオンになって
いる期間をオーバラップさせることができる。この結
果、図８及び９に示す従来の場合に比べ、データ転送速
度を約２倍に高速化できる効果がある。また、図１０に
示すような複数の入出力線に同時にデータを出力する構
成では、カラムアドレスが任意の順番で選択されたとき
に同じ入出力線が続けて使われる可能性があるために、
データ転送速度を図８の構成の場合より高速化できるの
は、条件つきのバーストモードにおいてのみであった。
これに対し、本発明の実施例によれば、任意のページモ
ードおよびバーストモードに対して、データ転送速度の
高速化が可能である。また、図１０の構成では、１ビッ
トのみのデータの読み出し、または書き込みを行なうラ
ンダムアクセス時に、不要のセンスアンプを入出力線に
接続する必要があった。これに対し、本発明の実施例に
よれば、むだな充放電を行なう必要がなく、消費電流を
低減できる効果がある。なお、書き込み動作についても
同様な効果が得られることは言うまでもない。

【００１２】図３は、ひとつの信号線で複数のセンスア
ンプが選択される構成とした、本発明の一実施例であ
る。信号線ＹＳａ１２を活性化すると、センスアンプＳ
Ａ１、ＳＡ２はそれぞれ入出力線Ｉ／Ｏａ１およびＩ／
Ｏａ２に接続される。一方、ＹＳｂ１２を活性化する
と、ＳＡ１およびＳＡ２はそれぞれＩ／Ｏｂ１、Ｉ／Ｏ
ｂ２に接続される。本発明の実施例によれば、ページモ
ードにおける図２の動作と同様に、入出力線の組（Ｉ／
Ｏａ１、Ｉ／Ｏａ２）と（Ｉ／Ｏｂ１、Ｉ／Ｏｂ２）と
を交互に使うことにより、ＹＳａ（ｉ、ｉ＋１）を活性
化してセンスアンプＳＡｉをアクセスしている間に、別
のＹＳｂ（ｊ、ｊ＋１）を活性化してＳＡｊをアクセス
することが可能となる。したがって、図１および図２で
説明したのと同様に、ページモードおよびバーストモー
ドにおいてデータを連続して高速に入出力することがで
きる効果がある。加えて、信号線ＹＳａ１２、ＹＳｂ１
２などの配線ピッチが緩くなり、製造が容易になる効果
がある。本発明の実施例では、２つのデータ線対間で信
号線ＹＳａ１２等を共有しているが、さらに多くのデー
タ線対間で共有しても良い。これにより、信号線ＹＳ
１、ＹＳ２などの配線ピッチがますます緩くなり、製造
が容易になる効果がある。

【００１３】図４は、本発明のメモリ回路を、周辺回路
を含めて示したブロック図である。メモリアレーＭＡｒ
ｒａｙは、図１あるいは図３で示したアレーと同様であ
る。直接周辺回路として、ワード線ＷＬ１などロウアド
レスを選択するロウデコーダＸＤｅｃ、信号線ＹＳａ１
などカラムアドレスを選択するカラムデコーダＹＤｅｃ
が設けられる。周辺回路として、制御信号ＲＡＳ、ＣＡ
Ｓ、ＣＬＫなどを解読してメモリを制御するための制御
回路ＣＮＴＬ、入力アドレスＡ０〜ＡＮをＣＮＴＬから
の信号に呼応して解読するロウプリデコーダＸＰｒｅＤ
ｅｃおよびカラムプリデコーダＹＰｒｅＤｅｃ、Ｉ／Ｏ
ａおよびＩ／Ｏｂを交互に選択するための選択信号を発
生する回路Ｉ／ＯＳｅｌが設けられる。Ｉ／ＯＳｅｌ
は、たとえば２ビットのレジスタＲｅ１およびＲｅ２か
らなり、Ｒｅ１、Ｒｅ２の一方に０、他方に１がラッチ
される。ＣＮＴＬからの信号（ＣＡＳやＣＬＫ）により
カラムアドレスが変化したことを検知したら、Ｒｅ１と
Ｒｅ２の値を交換する。言い替えれば、Ｒｅ１の値をＲ
ｅ２にフィードし、Ｒｅ２の値をＲｅ１にフィードす
る。このような回路において、たとえばＲｅ１にラッチ
された値をたとえばＩ／Ｏａを選択するための信号Ｓと
して、Ｒｅ２にラッチされた値をたとえばＩ／Ｏｂを選
択するための信号／Ｓとして出力する。メモリチップ
を、分割された複数のメモリアレーで構成する場合に
は、Ｉ／ＯＳｅｌをメモリアレー間で共有しても良い
し、各メモリアレーごとに設けても良い。本発明の実施
例によれば、連続データを入出力する場合、Ｉ／Ｏａお
よびＩ／Ｏｂが交互に使われるので、図２に示した動作
波形から明らかなように、データの転送速度を従来の約
２倍に高速化できる利点がある。なお、入出力線は、二
組に限らず、三組以上設けても良い。これにより、さら
にデータ転送速度を速めることができる。

【００１４】図５（ａ）は、図１における信号線ＹＳａ
１等、あるいは図３における信号線ＹＳａ１２等を制御
する方法を示した、本発明の実施例である。従来のＤＲ
ＡＭと同様なカラムデコーダＹＤＥＣ０からの信号線た
とえばＹＳ１は、２つのフリップフロップ回路ＦＦａ１
およびＦＦｂ１に接続している。図４のブロック図にお
ける入出力線選択回路Ｉ／ＯＳｅｌからの信号Ｓおよび
その反転信号／Ｓに応じて、ＹＳ１上の選択信号は、Ｆ
Ｆａ１またはＦＦｂ１に送りこまれる。図５（ｂ）に、
フリップフロップ回路たとえばＦＦａ１の具体的回路例
を示す。

【００１５】図６は、図５（ａ）の動作方法を示す、本
発明の実施例である。図６により、図５（ａ）の具体的
動作を説明する。図６においては、データ線対を入出力
線Ｉ／Ｏａに接続するＹＳａｉとＩ／Ｏｂに接続するＹ
Ｓｂｊとが、次の動作により交互に選択されることによ
り、連続してデータが転送される。すなわち、ＣＬＫの
立下りに呼応して、信号Ｓはたとえば高レベルから低レ
ベルへ変化し、次のＣＬＫの立ち下がりに呼応して、低
レベルから高レベルへ変化する。この様な信号Ｓはたと
えば図４で説明した方法で発生することができる。Ｓが
低レベルのとき、図５（ａ）に示すＳ１ａも低レベルに
ある。ＣＬＫの立下りに呼応して、Ｓが高レベルに変化
すると、Ｓ１ａも高レベルに変化し、ＹＳｉ（ｉ＝１，
２…）の信号がフリップフロップＦＦａｉに送りこまれ
る。奇数段に接続されたインバータおよびＡＮＤ回路の
働きにより、Ｓが高レベルに変化してからしばらくの遅
延の後、Ｓ１ａは再び低レベルに戻る。この結果、ＹＳ
ｉの信号はＦＦａｉにラッチされ、信号線たとえばＹＳ
ａ１が活性化状態のまま保持される。ＣＬＫの次の立下
りに呼応して、Ｓが低レベルに、すなわち／Ｓが高レベ
ルに変化すると、同様な動作により、次のＹＳｉの信号
は、ＦＦｂｉにラッチされ、信号線たとえばＹＳｂ２が
活性化状態のまま保持される。以上の動作によれば、信
号線ＹＳａ１によりデータ線対（ＤＬ１、ＢＬ１）がＩ
／Ｏａに接続され、読み出し又は書込みが行われている
状態で、別のデータ線対たとえば（ＤＬ２、ＢＬ２）を
ＹＳｂ２によりＩ／Ｏｂに接続し、読み出し又は書込み
を開始することができる。この様に、２つのデータの読
み出し、書き込み動作をオーバラップさせることができ
るので、データ転送周期を読み出し及び書き込みに要す
る時間の約半分に高速化できる。いいかえれば、連続し
たデータの転送速度を、従来の約２倍に速めることがで
きる効果がある。

【００１６】図７（ａ）は、図１における信号線ＹＳａ
１等、あるいは図３における信号線ＹＳａ１２等を制御
するための、図５とは異なる方法を示した、本発明の実
施例である。本発明の特徴は、カラムデコーダが２系
統、すなわち、信号線ＹＳａｉを制御するカラムデコー
ダＹＳａｉ系ＹＤＥＣ、および信号線ＹＳｂｉを制御す
るカラムデコーダＹＳｂｉ系ＹＤＥＣが設けられている
ことである。各デコーダの入力部には、ラッチ回路ＡＢ
１およびＡＢ２が設けられている。カラムプリデコーダ
ＹＰｒｅＤｅｃから次々に送られてくるカラムアドレス
情報は、クロックＣＬＫおよび信号Ｓ、／Ｓの制御によ
り、ＡＢ１およびＡＢ２に交互に格納される。図７
（ｂ）に、同図（ａ）におけるバッファたとえばＡＢ１
を構成する、１ビットのラッチ回路の回路例を示す。

【００１７】図８は、図７（ａ）の動作波形を示す本発
明の一実施例である。信号Ｓおよびその反転信号／Ｓ
は、図６の波形と同様に、ＣＬＫの立ち下がりに同期し
て交互に立ち上がる。たとえば、ＣＬＫの立ち下がりに
同期してＳが立ち上がった後、ＣＬＫが再び立ち上がる
と、Ｃ１が立ち下がりカラムアドレス情報がＡＢ１にラ
ッチされ、ＹＳａｉ系ＹＤＥＣに送りこまれる。そし
て、選択されたデータ線対がＩ／Ｏａに接続される。次
にＣＬＫが立ち下がると、Ｓが立ち下がり、／Ｓが立ち
上がる。そして、次のＣＬＫ立ち上がりに同期して次の
カラムアドレス情報はＡＢ２にラッチされ、ＹＳｂｉ系
ＹＤＥＣに送りこまれる。そして、選択されたデータ線
対がＩ／Ｏｂに接続される。本発明の実施例において
も、信号線ＹＳａ１によりデータ線対（ＤＬ１、ＢＬ
１）がＩ／Ｏａに接続され、読み出し又は書込みが行わ
れている状態で、別のデータ線対たとえば（ＤＬ２、Ｂ
Ｌ２）をＹＳｂ２によりＩ／Ｏｂに接続し、読み出し又
は書込みを開始することができる。この様に、２つのデ
ータの読み出し、書き込み動作をオーバラップさせるこ
とができるので、データ転送周期を読み出し及び書き込
みに要する時間の約半分に高速化できる効果がある。す
なわち、連続したデータの転送速度を、従来の約２倍に
速めることができる効果がある。

【００１８】

【発明の効果】本発明によれば、カラムアドレスの異な
るデータを、連続して高速に読み出したり書き換えたり
できるメモリが得られる。

【００１９】また、ページモードやバーストモードにお
いて、ひとつのセンスアンプＳＡｉを入出力線Ｉ／Ｏａ
に接続しデータの入出力を行っているときに、次のセン
スアンプＳＡｊをＩ／Ｏｂに接続してデータ入出力を開
始することができる。したがって、連続データを高速に
入出力できる。また、複数の入出力線を有していても、
各センスアンプが常に同じ入出力線に接続される構成と
なっている従来の方式に比べても、各センスアンプがＩ
／Ｏａ、Ｉ／Ｏｂのいずれにも接続できる効果として、
いかなるカラムアドレスを続けて選択しても、Ｉ／Ｏ
ａ、Ｉ／Ｏｂを交互に選択することにより２つのセンス
アンプが同一の入出力線に接続されることはない。した
がって、任意のページモード、バーストモードにおい
て、高速なデータアクセスが可能となる。さらに、１ビ
ットのみのデータアクセスを行う通常のランダムアクセ
ス時に、不要な入出力線をセンスアンプに接続する必要
がないので、消費電流を低減できる効果がある。

【図面の簡単な説明】

【図１】本発明のメモリアレー構成である。

【図２】図１のメモリアレーにおける読み出し動作であ
る。

【図３】本発明のメモリアレー構成である。

【図４】本発明のメモリのブロック構成である。

【図５】図１または図３における信号線ＹＳａ、ＹＳｂ
の制御方法である。

【図６】図５の回路の動作波形である。

【図７】図１または図３における信号線ＹＳａ、ＹＳｂ
の制御方法である。

【図８】図７の回路の動作波形である。

【図９】従来のメモリアレー構成である。

【図１０】図９のメモリアレーにおける読み出し動作で
ある。

【図１１】従来のメモリアレー構成である。

【図１２】従来のメモリアレー構成である。

【符号の説明】

ＷＬｉ…ワード線、ＤＬｉ、ＤＢｉ…データ線、ＭＣｉ
ｊ…メモリセル、ＰＣｉ…プリチャージ回路、ＳＡｉ…
センスアンプ、ＹＳＷａｉ、ＹＳＷｂｉ、ＹＳＷｉ、Ｙ
ＳＷｃｉ…カラムアドレス選択スイッチ、ＶＰＣ…プリ
チャージ電源線、ＰＣＳ…プリチャージ信号線、ＳＡ
Ｐ、ＳＡＮ…センスアンプ駆動線、ＹＳａｉ、ＹＳｂ
ｉ、ＹＳｉ、ＹＳａ０、ＹＳｂ０、ＹＳａ１２、ＹＳｂ
１２、ＹＳｃｉ、ＹＳｃ１２…カラムアドレス選択信号
線、Ｉ／Ｏａ、Ｉ／Ｏｂ、Ｉ／Ｏａ１、Ｉ／Ｏａ２、Ｉ
／Ｏｂ１、Ｉ／Ｏｂ２、Ｉ／Ｏｃ、Ｉ／Ｏｃａ、Ｉ／Ｏ
ｃｂ…入出力線、ＭＡｒｒａｙ…メモリアレー、ＸＤｅ
ｃ…ロウデコーダ、ＹＤｅｃ…カラムデコーダ、ＣＮＴ
Ｌ…制御回路、ＸＰｒｅＤｅｃ…ロウプリデコーダ、Ｙ
ＰｒｅＤｅｃ…カラムプリデコーダ、Ｉ／ＯＳｅｌ…入
出力線選択回路、Ｒｅ１、Ｒｅ２…レジスタ、ＣＬＫ…
クロック、ＲＡＳ…ロウアドレスストローブ信号、ＣＡ
Ｓ…カラムアドレスストローブ信号、Ａ０、ＡＮ…アド
レス信号、ＭＡａ、ＭＡｂ、ＭＡｃ…メインアンプ、Ｌ
ＡＴＣＨａ、ＬＡＴＣＨｂ…ラッチ回路、ＡＥ…入出力
線切り換え信号、Ｄｉｎ／Ｄｏｕｔ…入出力回路、ＦＦ
ａｉ、ＦＦｂｉ…フリップフロップ回路、Ｓ１ａ、Ｓ１
ｂ…フリップフロップ回路選択信号、ＡＢ１、ＡＢ２…
アドレスラッチ回路、ＣＤ１、ＣＤ２…カラムデコー
ダ、Ｂ１、Ｂ２…出力線。

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルをデータ線とワード線と
の交点にマトリックス状に配置して構成した半導体メモ
リにおいて、上記メモリセルの記憶情報を検知するため
のセンスアンプが複数個設けられ、該センスアンプは、
外部装置に情報を転送したり外部装置からの情報を書き
込んだりするための入出力線をスイッチを介して共有
し、該共有入出力線は複数であって、上記スイッチの制
御により、上記センスアンプは上記複数の入出力線のう
ち少なくとも２つのいずれにも電気的に接続できる構成
となっていることを特徴とする半導体メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、上
記複数のセンスアンプを次々に選択して一連の情報をア
クセスするモードを有し、該モードにおいては、続けて
選択される２つのセンスアンプが異なる入出力線に接続
されるように、上記スイッチの制御が行なわれることを
特徴とする半導体メモリ。
【請求項３】請求項１記載の半導体メモリにおいて、上
記スイッチを制御するひとつの信号線で、複数のセンス
アンプがそれぞれ異なる入出力線に接続されることを特
徴とする半導体メモリ。
【請求項４】請求項１記載の半導体メモリにおいて、カ
ラムアドレスの変化に対応して選択入出力線を切り換え
るための回路を有することを特徴とする半導体メモリ。
【請求項５】請求項１記載の半導体メモリにおいて、上
記スイッチをオン状態に保つためのラッチ回路が、複数
個設けられていることを特徴とする半導体メモリ。