JPH06105550B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06105550B2 JPH06105550B2 JP62171581A JP17158187A JPH06105550B2 JP H06105550 B2 JPH06105550 B2 JP H06105550B2 JP 62171581 A JP62171581 A JP 62171581A JP 17158187 A JP17158187 A JP 17158187A JP H06105550 B2 JPH06105550 B2 JP H06105550B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミツク型半導体記憶装置に関し、特にデ
ータ読み出し時の読み誤りの防止に関するものである。
ータ読み出し時の読み誤りの防止に関するものである。
従来この種の半導体記憶装置としては、第６図にその構
成が示される回路を有するものがある。
成が示される回路を有するものがある。
同図において、BL,▲▼は対をなすビツト線、WL0,W
L1はビット線とマトリクス状に交差するワード線、Cs0,
Cs1はそれらの交点に配せられたメモリセル、TG0,TG1は
ゲートにワード線が接続されビット線とメモリセルCs間
をスイッチングするトランスフアゲートを表わす。ま
た、DWL0,DWL1はビツト線と交差するダミーワード線、C
D0,CD1はそれらの支点に配せられたダミーセル、TD0,T
D1はゲートにダミーワード線が接続されビツト線とダミ
ーセルCD間をスイツチングするダミーゲートを表わす。
ビツト線対の各々に接続されダミーセルCD間をスイツチ
ングするダミーゲートを表わす。ビツト線対の各々に接
続されるダミーセルCDにはプリチヤージ電圧発生器（PV
G）が接続され、ビツト線対間にはこの線対間に生じた
電圧を増幅するフリツプフロツプ回路からなるセンスア
ンプSAが接続されている。また、コラムアドレスに従つ
て選択されたビツト線対をデータ入出力線対I/O,▲
▼に接続するトランスフアゲートQ1,Q′1が設けら
れ、このゲートにはコラムデコーダ２の出力が入力され
る。
L1はビット線とマトリクス状に交差するワード線、Cs0,
Cs1はそれらの交点に配せられたメモリセル、TG0,TG1は
ゲートにワード線が接続されビット線とメモリセルCs間
をスイッチングするトランスフアゲートを表わす。ま
た、DWL0,DWL1はビツト線と交差するダミーワード線、C
D0,CD1はそれらの支点に配せられたダミーセル、TD0,T
D1はゲートにダミーワード線が接続されビツト線とダミ
ーセルCD間をスイツチングするダミーゲートを表わす。
ビツト線対の各々に接続されダミーセルCD間をスイツチ
ングするダミーゲートを表わす。ビツト線対の各々に接
続されるダミーセルCDにはプリチヤージ電圧発生器（PV
G）が接続され、ビツト線対間にはこの線対間に生じた
電圧を増幅するフリツプフロツプ回路からなるセンスア
ンプSAが接続されている。また、コラムアドレスに従つ
て選択されたビツト線対をデータ入出力線対I/O,▲
▼に接続するトランスフアゲートQ1,Q′1が設けら
れ、このゲートにはコラムデコーダ２の出力が入力され
る。
このような構成において、例えばワード線WL0が選択さ
れてこのワード線WL0が立ち上がると、ビツト線BLにつ
ながるメモリセルCs0が選択され、このビツト線BLと反
対側のビツト線▲▼につながつているダミーゲート
TD1が、ダミーワード線DWL1によりオンにされる。ダミ
ーセルCD0,CD1にはプリチヤーヂ電圧があらかじめ与え
られているため、このダミーゲートTD1とつながつてい
るビツト線▲▼にはプリチヤーヂ電圧がダミーセル
CD1から与えられる。このようにして生じたビツト線対
間の電圧は、センスアンプSAにより増幅されてデータが
読み出される。
れてこのワード線WL0が立ち上がると、ビツト線BLにつ
ながるメモリセルCs0が選択され、このビツト線BLと反
対側のビツト線▲▼につながつているダミーゲート
TD1が、ダミーワード線DWL1によりオンにされる。ダミ
ーセルCD0,CD1にはプリチヤーヂ電圧があらかじめ与え
られているため、このダミーゲートTD1とつながつてい
るビツト線▲▼にはプリチヤーヂ電圧がダミーセル
CD1から与えられる。このようにして生じたビツト線対
間の電圧は、センスアンプSAにより増幅されてデータが
読み出される。
しかし、ビツト線間には第７図に示されるような浮遊容
量があるため、ビツト線対間に生じるデータ電圧に雑音
電圧が重畳され、読み出し信号電圧を損ない、動作余裕
の低下ひいては誤動作に至る。
量があるため、ビツト線対間に生じるデータ電圧に雑音
電圧が重畳され、読み出し信号電圧を損ない、動作余裕
の低下ひいては誤動作に至る。
第７図において、一対の とはビツト線対を表わし、C1はセルプレートあるいは基
板を介して接地電圧（固定電位）に対する浮遊容量、C2
はビツト線対間の浮遊容量、C3は隣接するビツト線対の
ビツト線に対する浮遊容量を表わす。
板を介して接地電圧（固定電位）に対する浮遊容量、C2
はビツト線対間の浮遊容量、C3は隣接するビツト線対の
ビツト線に対する浮遊容量を表わす。
このため、第８図に示されるように、ビツト線対の各々
を２箇所で交差させこの交差箇所でビツト線対を３分割
し、隣り合うビツト線対の交差箇所は互いに他の分割の
中央に隣接するように構成した半導体記憶装置が一例と
して提案されている。なお、同図において第６図と同一
または相当部分については同符号を用いてその説明は省
略する。
を２箇所で交差させこの交差箇所でビツト線対を３分割
し、隣り合うビツト線対の交差箇所は互いに他の分割の
中央に隣接するように構成した半導体記憶装置が一例と
して提案されている。なお、同図において第６図と同一
または相当部分については同符号を用いてその説明は省
略する。
第８図において、BLx,▲▼（ｘ＝1,2,3）は上述
のビツト線対、WLy,WLy′（ｙ＝1,2,3）はワード線を表
わし、これらの交点に配せられた符号３で示された印
「○」にはトランスフアゲートTGおよびメモリセルCsが
第６図と同様に接続されているものとする。また、ビツ
ト線対は、CP1〜CP4で示される箇所で交差し、区分a,b,
c,dに分かれている。
のビツト線対、WLy,WLy′（ｙ＝1,2,3）はワード線を表
わし、これらの交点に配せられた符号３で示された印
「○」にはトランスフアゲートTGおよびメモリセルCsが
第６図と同様に接続されているものとする。また、ビツ
ト線対は、CP1〜CP4で示される箇所で交差し、区分a,b,
c,dに分かれている。
このような構成の半導体記憶装置では、ビツト線対の各
々が隣接ビツト線対から受ける容量結合ノイズが全く等
しいものとなり、両者はキャンセルされ、ビツト線対間
に生じる雑音電圧は無視出来るものとなる。
々が隣接ビツト線対から受ける容量結合ノイズが全く等
しいものとなり、両者はキャンセルされ、ビツト線対間
に生じる雑音電圧は無視出来るものとなる。
ところが、上述のようにビツト線対を交差させた半導体
記憶装置には、第６図で用いられたダミーワード線およ
びダミーセルを適用して各ビツト線対にプリチヤーヂ電
圧を与えることは出来ない。
記憶装置には、第６図で用いられたダミーワード線およ
びダミーセルを適用して各ビツト線対にプリチヤーヂ電
圧を与えることは出来ない。
つまり、第８図に一点鎖線で示されるダミーワード線DW
L0,DWL1、これらとビツト線対と交点に配せられた符号
４で示される印「□」に存するダミーゲートTDおよびダ
ミーセルCD（図示せず）を用いて、各ビツト線対の全て
についてはプリチヤーヂ電圧を与えることが出来ない。
次にワード線の選択された種類により場合分けして、こ
のことを説明する。
L0,DWL1、これらとビツト線対と交点に配せられた符号
４で示される印「□」に存するダミーゲートTDおよびダ
ミーセルCD（図示せず）を用いて、各ビツト線対の全て
についてはプリチヤーヂ電圧を与えることが出来ない。
次にワード線の選択された種類により場合分けして、こ
のことを説明する。
第１に区分ａ中のワード線が選択された場合を考える。
ワード線WL0が選択されると、この線上に配せられたメ
モリセルと接するビツト線と反対側のビツト線に存する
ダミーセルが選択されるようにダミーワード線DWL1を立
ち上げれば良い。ワード線WL0′についても同様にダミ
ーワード線DWL0を立ち上げれば良い。
ワード線WL0が選択されると、この線上に配せられたメ
モリセルと接するビツト線と反対側のビツト線に存する
ダミーセルが選択されるようにダミーワード線DWL1を立
ち上げれば良い。ワード線WL0′についても同様にダミ
ーワード線DWL0を立ち上げれば良い。
第２に区分ｂ中のワード線が選択された場合を考える。
ワード線WL1が選択されると、ビツト線対 については、メモリセルが存する反対側のビツト線に存
するダミーセルが選択されるようにダミーワード線DWL1
を立ち上げれば良いが、ビツト線対 については、ダミーワード線DWL0を立ち上げなければな
らない。ワード線WL1′についても同様に、各ビツト線
対により異なるダミーワード線を立ち上げなければなら
ない。このように一本のワード線に対して２本のダミー
ワード線を同時に立ち上げると、全てのダミーセルが選
択されてしまい、正常なダミーセルの選択は不可能とな
る。
ワード線WL1が選択されると、ビツト線対 については、メモリセルが存する反対側のビツト線に存
するダミーセルが選択されるようにダミーワード線DWL1
を立ち上げれば良いが、ビツト線対 については、ダミーワード線DWL0を立ち上げなければな
らない。ワード線WL1′についても同様に、各ビツト線
対により異なるダミーワード線を立ち上げなければなら
ない。このように一本のワード線に対して２本のダミー
ワード線を同時に立ち上げると、全てのダミーセルが選
択されてしまい、正常なダミーセルの選択は不可能とな
る。
なお、区分c,d中のワード線についても上記の第1,第２
の場合と同様になる。
の場合と同様になる。
本発明は上述のような問題点に鑑み、ビツト線に重畳す
る容量結合性ノイズの影響を全く受けず、かつ、ビツト
線対にプリチヤーヂ電圧を一定法則に則して正しく与え
ることが可能な、データ読み出し誤りの全く無い半導体
記憶装置を提供することを目的とする。
る容量結合性ノイズの影響を全く受けず、かつ、ビツト
線対にプリチヤーヂ電圧を一定法則に則して正しく与え
ることが可能な、データ読み出し誤りの全く無い半導体
記憶装置を提供することを目的とする。
本発明は、対をなしこの対の各々は交差するビット線
と、このビット線と交差する４本のダミーワード線と、
これらビツト線とダミーワード線の交点に配せられたダ
ミーセルと、メモリセルが選択，接続されていない側の
ビット線に対応するダミーセルを選択，接続するダミー
ワード線選択系とを半導体記憶装置に設けたものであ
る。
と、このビット線と交差する４本のダミーワード線と、
これらビツト線とダミーワード線の交点に配せられたダ
ミーセルと、メモリセルが選択，接続されていない側の
ビット線に対応するダミーセルを選択，接続するダミー
ワード線選択系とを半導体記憶装置に設けたものであ
る。
ビツト線対の各々に容量結合性ノイズは等しく重畳し、
また選択されたメモリセルに対して正規に対応するダミ
ーセルが全てのビツト線対で得られる。
また選択されたメモリセルに対して正規に対応するダミ
ーセルが全てのビツト線対で得られる。
次に、本発明について図面を参照して説明する。第１図
は本発明の第１の実施例、第２図は第２の実施例、第３
図は第３の実施例を表わす構成図である。なお、同図に
おいては第８図と同一または相当部分については同符号
を用いてその説明は省略する。
は本発明の第１の実施例、第２図は第２の実施例、第３
図は第３の実施例を表わす構成図である。なお、同図に
おいては第８図と同一または相当部分については同符号
を用いてその説明は省略する。
第１図において、DWL0,DWL1はビツト線対端の交差箇所C
P4の外側に配せられた２本のダミーワード線、DWL2,DWL
3はこの交差箇所CP4の内側に配せられた２本のダミーワ
ード線を表わし、それぞれのダミーワード線とビツト線
の交点には印「□」で示される位置にダミーゲートTDお
よびダミーセルCDが存在するものとする。
P4の外側に配せられた２本のダミーワード線、DWL2,DWL
3はこの交差箇所CP4の内側に配せられた２本のダミーワ
ード線を表わし、それぞれのダミーワード線とビツト線
の交点には印「□」で示される位置にダミーゲートTDお
よびダミーセルCDが存在するものとする。
第２図は、ダミーワード線DWL0,DWL1が交差箇所CP4の内
側に、ダミーワード線DWL2,DWL3が交差箇所CP4の外側に
配せられているものを示している。
側に、ダミーワード線DWL2,DWL3が交差箇所CP4の外側に
配せられているものを示している。
第３図は、これら４本のダミーワード線の全てがビツト
線対端の交差箇所CP4の片側に配せられているものを示
している。
線対端の交差箇所CP4の片側に配せられているものを示
している。
また、これら構成図において、各区分ａ〜ｄは、半導体
記憶装置の外部から与えられる信号であるローアドレス
RAi,RAj（ｉ≠ｊ）の値と図示のように対応している。
記憶装置の外部から与えられる信号であるローアドレス
RAi,RAj（ｉ≠ｊ）の値と図示のように対応している。
つまり、以下のごとくである。
区分a:RAi＝0, RAj＝０ 区分b:RAi＝0, RAj＝１ 区分c:RAi＝1, RAj＝０ 区分d:RAi＝1, RAj＝１ また、各ワード線は、ローアドレスRAk（ｋ≠i,k≠ｊ）
と次のように対応している。つまり、ローアドレスRAk
の「０」は、ワード線WL0,WL1,WL2,WL3と対応し、
「１」は、ワード線WL0′，WL1′，WL2′，WL3′と対応
している。すなわち、特定区分の特定ワード線上に各ビ
ツト線対ごとに存する１個のメモリセルは、３種類のロ
ーアドレスの作る１つの論理の組み合せと常に一対一に
対応している。
と次のように対応している。つまり、ローアドレスRAk
の「０」は、ワード線WL0,WL1,WL2,WL3と対応し、
「１」は、ワード線WL0′，WL1′，WL2′，WL3′と対応
している。すなわち、特定区分の特定ワード線上に各ビ
ツト線対ごとに存する１個のメモリセルは、３種類のロ
ーアドレスの作る１つの論理の組み合せと常に一対一に
対応している。
このような構成において、ローアドレスにより選択され
たワード線に応じて、４本のダミーワード線の内の２本
を第１表のように選択すれば、選択されたメモリセルに
対して正規に対応したダミーセルが全てのビツト線対で
得られる。
たワード線に応じて、４本のダミーワード線の内の２本
を第１表のように選択すれば、選択されたメモリセルに
対して正規に対応したダミーセルが全てのビツト線対で
得られる。
第１表は前述の３つの実施例に適用することが出来、ロ
ーアドレスRAi,RAj,RAkが、0,0,0の時には、区分ａ中の
ワード線WL0が選択され、これに対応したダミーワード
線としてDWL1,DWL3を選択すれば良いことを表わしてい
る。他のものも同様な意味を表わす。
ーアドレスRAi,RAj,RAkが、0,0,0の時には、区分ａ中の
ワード線WL0が選択され、これに対応したダミーワード
線としてDWL1,DWL3を選択すれば良いことを表わしてい
る。他のものも同様な意味を表わす。
つまり、第１図，第２図および第３図において、上述の
ワード線WL0が選択された場合には、ビツト線対 に対してはビツト線BL0に接するメモリセルが選ばれ、
ダミーセルはこのビツト線BL0と反対側のビツト線 に接するものを選べば良い。ダミーワード線はDWL1,DWL
3が選択されており、ビツト線対 と接する２個のダミーセルのうち、ダミーワード線DWL1
に接するものが選択されるので、これは上記のダミーセ
ルと一致し正規なものとなつている。ビツト線対 に対しては、ビツト線BL1に接するメモリセルが選ば
れ、これに対応するダミーセルとしてビツト線 に接するものが、ダミーワード線DWL3によつて選択さ
れ、これは正規なものと一致している。他のビツト線対
についても同様なことが言える。
ワード線WL0が選択された場合には、ビツト線対 に対してはビツト線BL0に接するメモリセルが選ばれ、
ダミーセルはこのビツト線BL0と反対側のビツト線 に接するものを選べば良い。ダミーワード線はDWL1,DWL
3が選択されており、ビツト線対 と接する２個のダミーセルのうち、ダミーワード線DWL1
に接するものが選択されるので、これは上記のダミーセ
ルと一致し正規なものとなつている。ビツト線対 に対しては、ビツト線BL1に接するメモリセルが選ば
れ、これに対応するダミーセルとしてビツト線 に接するものが、ダミーワード線DWL3によつて選択さ
れ、これは正規なものと一致している。他のビツト線対
についても同様なことが言える。
これは、選択されるワード線が他の区分のものであつて
も同様であり、隣りあうビツト線は互いに異なる２本の
ダミーワード線によつてダミーセルが選択されるため、
全ての選択メモリセルに対し、正規に対応するダミーセ
ルを選択することが出来、正しいビツト線側にプリチヤ
ーヂ電圧を印加することが可能である。
も同様であり、隣りあうビツト線は互いに異なる２本の
ダミーワード線によつてダミーセルが選択されるため、
全ての選択メモリセルに対し、正規に対応するダミーセ
ルを選択することが出来、正しいビツト線側にプリチヤ
ーヂ電圧を印加することが可能である。
このようなダミーワード線の選択を具体化したものが、
第４図に示される回路図である。
第４図に示される回路図である。
同図において、Aj,Akは前述のローアドレスRAj,RAkが入
力されるアドレス線、▲▼，▲▼はAj,Akの反
転信号が入力されるアドレス線を表わす。5,6はNOR回
路、７はNOT回路、８はゲートが電源電位に吊り上げら
れているブースト用のトランジスタ、９はソースにダミ
ーワード線立ち上げ信号φRが入力されるトランジス
タ、10はトランジスタ９と反対のスイツチングをするト
ランジスタである。また、NOT回路７と、トランジスタ
8,9,10で構成される４箇所の同一回路には、抵抗Ｒを介
してダミーワード線DWL0,DWL1,DWL2,DWL3がそれぞれ接
続されている。
力されるアドレス線、▲▼，▲▼はAj,Akの反
転信号が入力されるアドレス線を表わす。5,6はNOR回
路、７はNOT回路、８はゲートが電源電位に吊り上げら
れているブースト用のトランジスタ、９はソースにダミ
ーワード線立ち上げ信号φRが入力されるトランジス
タ、10はトランジスタ９と反対のスイツチングをするト
ランジスタである。また、NOT回路７と、トランジスタ
8,9,10で構成される４箇所の同一回路には、抵抗Ｒを介
してダミーワード線DWL0,DWL1,DWL2,DWL3がそれぞれ接
続されている。
このような構成において、ローアドレスRAj,RAkに従つ
てアドレス線に与えられたアドレスは、NOR回路5,6およ
びNOT回路７によりデコードされる。ダミーワード線DWL
0,DWL1,DWL2,DWL3と対応するトランジスタ９をそれぞれ
T0,T1,T2,T3と称することにすると、これらはデコード
されたアドレスにより第２表のようにスイツチングさ
れ、１つのアドレスに対し２本のダミーワード線が電源
電圧まで立ち上がる。
てアドレス線に与えられたアドレスは、NOR回路5,6およ
びNOT回路７によりデコードされる。ダミーワード線DWL
0,DWL1,DWL2,DWL3と対応するトランジスタ９をそれぞれ
T0,T1,T2,T3と称することにすると、これらはデコード
されたアドレスにより第２表のようにスイツチングさ
れ、１つのアドレスに対し２本のダミーワード線が電源
電圧まで立ち上がる。
第２表において、「○」はトランジスタのオン、「×」
はオフを表わす。表の見方の一例としては例えば最上段
のアドレス線Aj＝０、かつAk＝０の時、すなわちローア
ドレスRAj＝０、かつRAk＝０の時、トランジスタT1,T3
のゲートはハイレベルとなつてオンし、ダミーワード線
DWL1,DWL3はダミーワード線立ち上げ信号φRの立ち上が
りと共に立ち上がつて選択状態になる。他のものも同様
に第２表に従つてダミーワード線が選択される。
はオフを表わす。表の見方の一例としては例えば最上段
のアドレス線Aj＝０、かつAk＝０の時、すなわちローア
ドレスRAj＝０、かつRAk＝０の時、トランジスタT1,T3
のゲートはハイレベルとなつてオンし、ダミーワード線
DWL1,DWL3はダミーワード線立ち上げ信号φRの立ち上が
りと共に立ち上がつて選択状態になる。他のものも同様
に第２表に従つてダミーワード線が選択される。
なお、上述の３つの実施例は、ビツト線対の交差箇所に
よつて４つの区分（a,b,c,d）に分かれるものについて
説明したが、これは４区分に限らず、これの整数倍（例
えば８区分、12区分、16区分）であつても良く、このよ
うな場合でも４本のダミーワード線によつて全ての選択
メモリに対し、正規に対応するダミーセルを選択するこ
とが出来、上記実施例と同様な効果を奏する。これは、
４本のダミーワード線が２つのローアドレスRAj,RAkの
みによつて選択され、第２表に示されるこれらの４通り
の組合せが、例えば第１表に示される区分ａおよびb,区
分ｃおよびｄのように、２区分ごとに繰り返されている
だけであるからである。第５図に８区分のものの構成例
を示す。なお、同図の符号は第１図のものに相当し、説
明は省略する。
よつて４つの区分（a,b,c,d）に分かれるものについて
説明したが、これは４区分に限らず、これの整数倍（例
えば８区分、12区分、16区分）であつても良く、このよ
うな場合でも４本のダミーワード線によつて全ての選択
メモリに対し、正規に対応するダミーセルを選択するこ
とが出来、上記実施例と同様な効果を奏する。これは、
４本のダミーワード線が２つのローアドレスRAj,RAkの
みによつて選択され、第２表に示されるこれらの４通り
の組合せが、例えば第１表に示される区分ａおよびb,区
分ｃおよびｄのように、２区分ごとに繰り返されている
だけであるからである。第５図に８区分のものの構成例
を示す。なお、同図の符号は第１図のものに相当し、説
明は省略する。
次に、このような構成の半導体記憶装置において、各ビ
ツト線対が隣接ビツト線対から受ける容量結合ノイズに
ついて説明する。その一例として、第１図に示される４
つの区分に分けられたものについて代表して説明する。
ツト線対が隣接ビツト線対から受ける容量結合ノイズに
ついて説明する。その一例として、第１図に示される４
つの区分に分けられたものについて代表して説明する。
ビツト線対 が隣接ビツト線対から受けるノイズ は次式に示されるものとなる。なお、ΔＶに添字が付い
て表わされる符号は、その添字に示されるビツト線から
発生されるノイズを表わす。
て表わされる符号は、その添字に示されるビツト線から
発生されるノイズを表わす。
ただし、α，γは第７図と同様にこの半導体記憶装置に
生じる浮遊容量から、以下のように示される。
生じる浮遊容量から、以下のように示される。
上記のノイズを表わす両式の右辺の（）内の第１項，第
２項，第３項，第４項は、区分a,b,c,dに対応してい
る。このように、両式に示されるノイズは全く等しいも
のとなつている。他のビツト線対についても同様に等し
いものとなつている。
２項，第３項，第４項は、区分a,b,c,dに対応してい
る。このように、両式に示されるノイズは全く等しいも
のとなつている。他のビツト線対についても同様に等し
いものとなつている。
このため、ビツト線対間に現われる電位差は、これらノ
イズが等しくビツト線対の双方に重畳されるため、ノイ
ズからの影響が全くないものとなる。このことは、８区
分などのものについても同様なことが言える。
イズが等しくビツト線対の双方に重畳されるため、ノイ
ズからの影響が全くないものとなる。このことは、８区
分などのものについても同様なことが言える。
なお、上記の全ての実施例は、選択されたメモリセルが
接続されるビツト線と対をなす、反対側のビツト線に接
続されるダミーセルが選択される場合について説明した
が、選択されるメモリセルが接続されるビツト線と同じ
ビツト線に接続されるダミーセルが選択される場合（ダ
ミーリバーサル方式など）についても上記実施例と同様
な効果を奏する。
接続されるビツト線と対をなす、反対側のビツト線に接
続されるダミーセルが選択される場合について説明した
が、選択されるメモリセルが接続されるビツト線と同じ
ビツト線に接続されるダミーセルが選択される場合（ダ
ミーリバーサル方式など）についても上記実施例と同様
な効果を奏する。
以上のように本発明によれば、対をなしこの対の各々が
交差するビツト線と、このビツト線と交差する４本のダ
ミーワード線と、これらビツト線とダミーワード線の交
点に配せられたダミーセルと、メモリセルが選択，接続
されていない側のビツト線に対応するダミーセルを選
択，接続するダミーワード線選択系とを半導体記憶装置
に設けたことにより、ビツト線対の各々に容量結合性ノ
イズは等しく重畳し、また、選択されたメモリセルに対
して正規に対応するダミーセルが全てのビツト線対で得
られるため、容量結合性ノイズの影響を全く受けず、か
つ、ビツト線対にプリチヤーヂ電圧を一定法則に則して
正しく与えることが可能な、データ読み出し誤りの全く
無い半導体記憶装置が得られる効果がある。
交差するビツト線と、このビツト線と交差する４本のダ
ミーワード線と、これらビツト線とダミーワード線の交
点に配せられたダミーセルと、メモリセルが選択，接続
されていない側のビツト線に対応するダミーセルを選
択，接続するダミーワード線選択系とを半導体記憶装置
に設けたことにより、ビツト線対の各々に容量結合性ノ
イズは等しく重畳し、また、選択されたメモリセルに対
して正規に対応するダミーセルが全てのビツト線対で得
られるため、容量結合性ノイズの影響を全く受けず、か
つ、ビツト線対にプリチヤーヂ電圧を一定法則に則して
正しく与えることが可能な、データ読み出し誤りの全く
無い半導体記憶装置が得られる効果がある。
第１図は本発明による第１の実施例を表わす構成図、第
２図は本発明による第２の実施例を表わす構成図、第３
図は本発明による第３の実施例を表わす構成図、第４図
は第1,第2,第３の実施例に適用されるダミーワード線の
デコードに用いられる回路図、第５図は本発明による第
４の実施例を表わす構成図、第６図は従来のダミーセル
を用いた半導体記憶装置を表わす回路図、第７図は浮遊
容量を示す構成図、第８図は従来のビツト線対に交差箇
所を設けた半導体記憶装置を表わす構成図を示す。 BLx,▲▼（ｘ＝0,1,2,3）……ビツト線、WLy,WL
y′（ｙ＝0,1,2,3）……ワード線、CP1,CP2,CP3,CP4…
…交差箇所、１……センスアンプ、３……トランスフア
ゲートおよびメモリセル、４……ダミーゲートおよびダ
ミーセル。
２図は本発明による第２の実施例を表わす構成図、第３
図は本発明による第３の実施例を表わす構成図、第４図
は第1,第2,第３の実施例に適用されるダミーワード線の
デコードに用いられる回路図、第５図は本発明による第
４の実施例を表わす構成図、第６図は従来のダミーセル
を用いた半導体記憶装置を表わす回路図、第７図は浮遊
容量を示す構成図、第８図は従来のビツト線対に交差箇
所を設けた半導体記憶装置を表わす構成図を示す。 BLx,▲▼（ｘ＝0,1,2,3）……ビツト線、WLy,WL
y′（ｙ＝0,1,2,3）……ワード線、CP1,CP2,CP3,CP4…
…交差箇所、１……センスアンプ、３……トランスフア
ゲートおよびメモリセル、４……ダミーゲートおよびダ
ミーセル。
Claims (4)
- 【請求項１】対をなしこの対の各々は交差してこの交差
箇所で前記対を分割し隣り合う前記対の交差箇所は互い
に他の分割の中央に隣接するビット線と、このビット線
とマトリクス状に交差するワード線と、これらビット線
とワード線の交点に配せられたメモリセルと、前記ビッ
ト線と交差する４本のダミーワード線と、これらビット
線とダミーワード線の交点に配せられたダミーセルと、
前記ビット線対の各々に接続される前記ダミーセルの内
メモリセルが選択，接続されていない側のビット線に対
応するダミーセルを選択，接続するダミーワード線選択
系と、前記ビット線対間に接続されこのビット線対間に
生じた電圧を増幅するセンスアンプとから構成される半
導体記憶装置。 - 【請求項２】４本のダミーワード線はあるビット線対に
対してはこれら４本の内の２本のいずれかのダミーワー
ド線によりダミーセルを選択してこのビット線対と隣り
合うビット線対に対しては残りの他の２本のいずれかの
ダミーワード線によりダミーセルを選択する特許請求の
範囲第１項記載の半導体記憶装置。 - 【請求項３】４本のダミーワード線はその内の２本がビ
ット線対端の交差個所の外側に配せられ残りの他の２本
がこの交差個所の内側に配せられる特許請求の範囲第２
項記載の半導体記憶装置。 - 【請求項４】４本のダミーワード線はその全てがビット
線対端の交差個所の片側に配せられる特許請求の範囲第
２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171581A JPH06105550B2 (ja) | 1987-07-08 | 1987-07-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171581A JPH06105550B2 (ja) | 1987-07-08 | 1987-07-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6414793A JPS6414793A (en) | 1989-01-18 |
| JPH06105550B2 true JPH06105550B2 (ja) | 1994-12-21 |
Family
ID=15925806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62171581A Expired - Fee Related JPH06105550B2 (ja) | 1987-07-08 | 1987-07-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105550B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2619414B2 (ja) * | 1987-09-18 | 1997-06-11 | 株式会社日立製作所 | 半導体メモリ |
| JP2845526B2 (ja) * | 1989-11-30 | 1999-01-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JP2953708B2 (ja) * | 1989-07-31 | 1999-09-27 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| KR920010344B1 (ko) * | 1989-12-29 | 1992-11-27 | 삼성전자주식회사 | 반도체 메모리 어레이의 구성방법 |
| US6292383B1 (en) * | 2000-04-27 | 2001-09-18 | Stmicroelectronics, Inc. | Redundant memory cell for dynamic random access memories having twisted bit line architectures |
-
1987
- 1987-07-08 JP JP62171581A patent/JPH06105550B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6414793A (en) | 1989-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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