JPH0264990A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野Ｊ この発明は、ダイナミック型半導体記憶装置に関し、特
に交差型ビット線方式をとるメモリセルアレイ構成に関
するものである。

〔従来の技術１ 第９図は従来の半導体記憶装置の構成を示すブロック図
である。図はアドレス入力としてＡＯからＡ７の８人力
を持つ６４にビットの記憶装置の例を示す。

第９図において、メモリセルアレイ（１）は複数行およ
び複数列に配列された複数のメモリセルを含む。また、
メモリセルアレイ（１）の複数行に対応して複数のワー
ド線が設けられ、複数列に対応して複数のビット線が設
けられている。

一方、ＲＡＳバッファ４は、外部から与えられるロウア
ドレスストローブ信号ＲＡＳに応答して１、行アドレス
バッファ５、軒発生回路６、−Ｘ発生回路７およびセン
スアンプ制御回路８を活性化させる。６発生回路６およ
び−Ｘ発生回路７は、所定のタイミングでそれぞれプリ
チャージ訃および駆動信号＃Ｘを発生する。行アドレス
バッファ５は、外部から与えられるアドレス信号ＡＯ〜
Ａ？をラッチし、それらの一部を行アドレス信号ＲＡ２
〜ＲＡＴとして行プリデコーダ９に与え、残りを行アド
レス信号ＲＡＧ〜ＲＡＩとして−Ｘサブデコーダ１０に
与える。行プリデコーダ９は、行アドレスバッファ５か
ら与えられる行アドレス信号ＲＡ２〜ＲＡ？をプリデコ
ードし、行選択信号Ｘｉ、　Ｘｊ、　Ｘｋを行デコーダ
群１１およびスペア行デコーダ１２に与える。行デコー
ダ群１１は６発生回路６からのプリチャージ信号６に応
答して、行選択信号Ｘｉ、　Ｘｊ、　Ｘｋに基づいてメ
モリセルアレイ１の４行を選択する。−Ｘサブデコーダ
１０は、−Ｘ発生回路７からの駆動信号−Ｘに応答して
、行アドレスバッファ５から与えられる行アドレス信号
ＲＡＯ〜ＲＡＩに基づいてサブデコード信号＃Ｘ１−　
＃ｘ＊をワードドライバ群１３とダミーワード信号発生
回路（１２）に与える◇ワードドライバ群（１３）は、
サブデコード信号＃ｘ１〜−ｘ４に応答して、行デコー
ダ群（１１）により選択された４行のうち１行のワード
線を駆動する。

その駆動され念ワード線に接続されたメモリ七ル内の情
報が各ビット繰上に読出される。この時、駆動されたワ
ード線によシ選択されたメモリセルが、ＢＬか口かの−
ずれに接続されるかに対応して、ダミーワード信号発生
回路（１２）によシ、ダミーワード＃１ＤＷＬｏかＤＷ
Ｌｅのいずれか一方が立ち下がるように駆動される。

センスアンプ制御回路８は所定のタイミングセンスアン
プ群１４を動作させる。センスアンプ群１４は各ビット
線上の情報を増幅する。

一方、ＣＡＢバッファ１５は、外部から与えられるコラ
ムアドレスストローブ信号ＣＡＢに応答して、列アドレ
スバッファ１６およびリード・フィトバッファ１７を活
性化させる。列アドレスバッファ１６は、外部から与え
られるアドレス信号ＡＯ〜Ａ７をラッチし、それらを列
アドレス信号として列プリデコーダ１８に与える。列プ
リデコーダ１８は、列アドレス信号をプリデコードし、
列選択信号を列デコーダ群１９に与える。列デコーダ＃
１９は、列選択信号に基づいてメモリセルアレイ１の１
列を選択する。このようにして、１つのワード線および
１つのビット線が選択され、それらの交点にあるメモリ
セルに対して情報の続出または書込が行なわれる。第９
図には、選択された１つのワード線ＷＬ、選択された１
つのビット線ＢＬおよびそれらの交点にあるメモリセル
ＭＣのみが示されている。

情報の続出および書込は、リード・ライトバッファ１７
により選択される。リード・ライトバッファ１７は、外
部から与えられるリード・ライト信号Ｒ／Ｗに応答して
入力バッファ２１または出カパツファ２２を活性化させ
る。入力バッファ２１が活性化されると、入力データＤ
ＩＮが上記のようＫして選択されたメモリセＡ／ＶＣに
書込まれる。

出力バッファ２２が活性化されると、上記のようにして
選択されたメモリセＡ／ＭＣに蓄えられていた情報が出
力データＤｏｕＴとして読出される。なお、上記の各回
路はすべて同一の半導体チップ２３上に形成されている
。

第１θ図は、第９図に含まれる行プリデコーダ９の一部
分の構成を示す図であり、特に行選択信号Ｘｉを発生す
るに−めの回路部分が示されている。

ここでＸｌはＸ’　、Ｘ　２＋　Ｘ　３１　Ｘ　ａのい
ずれかを意味し２てい乙。

ゲート回路９１は、行アドレス信号ＲＡ２を受け、そｈ
と同じ信号ＲＡ２とその行アドレス信号ＲＡ２を反転さ
せた信号源２とを出力する。ゲート回路９２は、行アド
レス信’４ＥＡ３を受け、それと同じ信号ＦｔＡ３とそ
の什アドレス信号ＲＡ、３を反転さぜｔ信号源３とを出
力する。、ゲート回路９３，９４゜９５．９６には、そ
＋Ｌぞれ、イ言号ＲＡ２　、豆２のいずれか一方および
信号ＲＡ３　、　　ＲＡＳのいずれか一方が入力される
っゲート回路９３〜９６に入力される信号ＲＡ２または
１ｌｌｉ−に２および信号ＲＡ３または−３の組合わせ
は、互いに異なっている。ゲート回路９３〜９６からは
、そＡＬぞれ行選択信号ＸＩ〜・Ｉ４か出力される。行
アドレス信号ＲＡ２およびＲＡＳのレベルに応じで、行
選択信号）：１％）（４のうちいずれか１つが「′Ｈ」
レベルとなり、他はすべて「Ｌ」レベルとなる。

なお、第９図における行選択信号Ｘ、ｊはＸｌｌ、Ｉ６
゜Ｉ７．Ｘｌのいずれかを意味し、ｎは）（９，Ｘ１ｌ
ｌ　、　Ｘｌｌ　。

ＸＩ２のいずれかを意味している。行選択信号ｘ５〜Ｘ
８は行アドレス信号ＲＡ４およびＲＡｌｌにより第１０
図の場合と同様にして作成され、行選択信号ｘ９〜ＸＩ
２は行アドレス信号ＲＡ６およびＲＡＩによυ第１，０
図の場合と同様にして作成される。

第１１図は、第９図に含まれる４１１ｘサブデコーダ１
０の構成を示す図である。−χ１発生回路１０１．１１
ｘＺ発生回路１０２、−ｘ３発生回路１０３および＃ｘ
４発生回路１０４は、それぞれ行アドレス信号ＲＡＧま
たはその反転信号ＲＡＧおよび行アドレス信号ＲＡＩま
たはその反転信号ｎ１を受け、駆動信号＃Ｘに応答して
サブデコード信号−ｘｌ、　　＃ｘ２　、　　＃ｘ３　
、　　＃ｘ４を出力する。行アドレス信号ＲＡＧ　、　
　ＲＡＩおよび反転信号ＲＡＯ，ＲＡＩのレベルに応じ
て、サブデコード信号−ｘｉ、　＃ｘ２．　＃ｘ３．　
＃ｘ４のうちいずれか１つがｒＨＪレベルとなり、他は
すべてｒＬＪ　レベルとなる。

第１２図は、第９図に含まれるメモリセルアレイｌおよ
びその周辺部の詳細な構成を示す図であるロ メモリセルアレイ１内には、４ｍ本のワード線ＷＬおよ
び複数のビット線対ＢＩ、、ＢＬが互いに交差するよう
に配置されている。ここでｍは正の整数である。また、
これらのワード線ＷＬの何方には、２本のダミーワード
線ＤＷＬｏ　、　ＤＷＬｅが配置されている。各ワード
線ＷＬとビット線ＢＬまたはＢＬとの交点にはメモリセ
ルＩＧが設けられ、各ダミーワード線ＤＷＬｏとビット
線ＢＩ、またはＤＷＬｅとＢＬとの交点にはダミーセル
がＤＣｏとＤＣｅがそれぞれ設けられている。４ｍ本の
ワード線ＷＬに対応して４ｍ個のワードドライバ１３８
が設けられている。各ワード線ＷＬは対応するワードド
ライバ１３ａに接続されている。４ｍ本のワード＠ＷＬ
およびワードドライバ１３ａは、各々が４本のワード線
ＷＬおよび４つのワードドライバ１３８からなるｍ組に
区分される。それらのｍ組に対応してｍ個の行デコーダ
ｌｌａが設けられている。各行デコーダｌｌａにより、
対応する組の４つのワードドライバ１３ａが選択される
。

一方、複数のビット線対ＢＬ、ＢＬに対応して複数のセ
ンスアンプ１４ａおよび複数の列デコーダ１９ａが設け
られている。各ビット線対ＢＩ、、　　ＢＬは対応する
センスアンプ１４ａおよび対応する列デコーダ１９ａ　
Ｋ接続されている。

次に、第１２図に示される回路の動作について説明する
。

行選択信号Ｘｉ、　Ｘｊ、　Ｘｋに基づいて、行デコー
ダ１１ａのうちいずれか１つが選択される。その選択さ
れた行デコーダｌｌａは、対応する組の４つのワードド
ライバ１３ａを駆動する。サブデコード信号＃ｘ１〜＃
ｘ囃に応じて、その４つのワードドライバ１３ａのうち
１つが対応するワード線ＷＬを駆動する。それにより、
そのワード線ＷＬに接続されたメモリセルＩＣ内の情報
が各ビット線ＢＩ、またはＢＬ上に続出され、センスア
ンプ１４ａにより増幅される。この時、選択されたメモ
リセルがビット線ＢＬに接続される場合には、ダミーワ
ードｊ＄ＤＷＬｏが、ビット線了了に接続される場合に
は、ダミーワード＠ＤＷＬｅが立ち下がる口そして・列
アドレス信号に応じて、列デコーダ１９ａのうちいずれ
か１つが選択される。書込時には、その選択された列デ
コーダ１９ａに接続されるビット線対ＢＬｎ上に情報が
書込まれる。続出時には、その選択された列デコーダ１
９ａに接続されるビット線対ＢＬ、ＢＬ上の情報が読出
される。

第１３図は、第１２図に含まれる行デコーダ１１ａおよ
びワードドライバ１３ａの具体的な回路構成を示す図で
ある、 行デコーダｌｌａは、Ｎチャネ／Ｌ／ＭＯ８）ランジス
タＱ１〜Ｑ４、Ｐチャネ／Ｉ／ＶＡＯＳトランジスタ９
５〜Ｑ７からなる。トランジスタＱ５．Ｑ６は電源電位
ＶｃｃとノードＮ１との間に結合されている。トランジ
スタＱ５のゲートにはプリチャージ信号峠が与えられ、
トランジスタＱ６のゲートはノードＮ２に接続されてい
る。ノードＮ１と接地電位との間にはトランジスタＱ１
＋　Ｑ２．Ｑａが直列に接続されている。トランジスタ
Ｑｌ、Ｑ２Ｑ３のゲートにはそれぞれ行選択信号Ｘｉ、
　Ｘｊ。

−が与えられる。前述したように、ｘｌはＸ１〜Ｘ４の
いずれか１つを示し、ＸｊはＸ５〜Ｘ８のいずれか１つ
を示し、肱はＸ９〜Ｘ１２のいずれか１つを示す。各行
デコーダｌｌａに与えられる行選択信号Ｘｉ、　Ｘｊ、
　Ｘｋの組合せは他の行デコーダ１１Ｂとは異なってい
る。

トランジスタＱ７は電源電位ＶｃｃとノードＮ２との間
に結合され、そのゲートはノードＮ１に接続されている
。トランジスタＱ４はノード゛Ｎ２と接＼ 地電位との間に結合され、そのゲートはノードＮ１に接
続されている。トランジスタＱ４および十フンジスタＱ
７がインバータを構成している。したがって、ノードＮ
２のレベルはノードＮ１のレベルとは反対になる。

各行デコーダｌｌａのノードＩ１１．Ｎ２は、対応する
組の４つのワードドライバ１３ａに接続されている。各
ワードドライバ１３８はＮチャネルＭＯＳトランジスタ
Ｑ８．Ｑ９．ＱＩＯからなる。トランジスタＱ９は、サ
ブデコード信ｆ＃Ｘｌ〜−ｘ４のいずれか１つとワード
線ＷＬとの間に結合され、そのゲートはトランジスタＱ
８を介して対応する行デコーダｌｌａのノードＮ２に接
続されている。トランジスタＱＩＯは、ワード線ＷＬと
接地電位との間に結合され、そのゲートは対応する行デ
コーダ１１ａのノードＮ１に接続されている。トランジ
スタＱ８のゲートは電源電位Ｖｃｃに結合されている。

各脂肉の各ワードドライバ１３ａはそれぞれ異なるサブ
デコード信号−Ｘｉ　、　＃ｘ２　、　＃Ｘ３または＃
ｘ４に結合されている。

次に、行デコーダｌｌａおよびワードドライバ１３ａの
動作について説明する。プリチャージ信号わが「Ｌ」レ
ベルのときには、トランジスタＱ５がオン状態になって
おり、ノードＮ１の電位は「Ｈ」レベＩＶ　（Ｖｃｃレ
ベル）となっている。このため、ワードドライバ１３ａ
のトランジスタＱＩＯがオン状態となってお抄、ワード
線ＷＬの電位は「Ｌ」レペ／Ｉ／（接地レペＡ／）とな
っている。プリチャージ信号−ｐが「■」レベルに立上
がると、トランジスタＱ５がオフする。トランジスタＱ
１＊　Ｑ２．Ｑａのゲートに与えられる行選択信号Ｘｉ
、　Ｘｊ、　Ｘｋがすべてｒ）ＩＪ　ＶべｌｖＫなると
、トランジスタＱｌ、Ｑ２゜Ｑ３がすべてオンし、ノー
ドＮ１の電位は「Ｌ」レベル、ノードＮ２の電位は「Ｒ
」レベルとなる。これにより、ワードドライバ１３ａの
トランジスタＱＩＯはオフする。そして、サブデコード
信号＃ｘｌ〜＃ｘ４のいずれか１つが「■」レベルに立
上がると、それに対応するワード線ＷＬＩ〜ＷＬ４の電
位が「Ｒ」レベルに立ち上がる。

一方、ワード線ＷＬＩかＷＬ３のいずれかが立上がった
時には、ダし−ワード線ＤＷＬｏが、またワード線ＷＬ
２かＷＬ４のいずれかが立ち上がった時にはダミーワー
ド線ＤＷＬｅが立ち下がるように、ダミーワード信号発
生回路（１２）によシ制御される。

このような動作を実現する回路を第１４図に示す。

図において、ダミーワード線ＤＷＬｏはサブデコード信
号＃ｘｌと−ｘ３の２人力ｔｌＯＲの出力として、ダミ
ーワード線ＤＷＬｅはサブデコード信号−１２と−ｘ４
の２人力ＮＯＲの出力として与えられる。

第１５図は第９図に含まれるメモリセルアレイ、センス
アンプ部の詳細な構成を示す図である。

図中、ＳＡはメモリセルの記憶情報を検知・増幅するた
めのセンスアンプ、ＢＬ及びＢＬは、一つのセンスアン
グＳＡに接続されたビット線対、ＭＣはメモリセＩＶ、
ＱＩＡはメモリセ／Ｉ／選択用トランジスタ、ＤＣｏ、
　ＤＣｅはダミーセル、ＱＤはダミーセル選択用トラン
ジスタ、ＷＬＩＩＷＬ２はワード線ＤＷＬｏ　、　　Ｄ
ＷＬｅはダミーワード線、１ｌｌｓ、　Ｉｔｓはセンス
アンプ活性化信号、Ｑｐ、Ｑｐ’はビット線をＶｃｃ／
２等の電位にプリチャージするためのプリチャージトラ
ンジスタ・１ｔＰＲｃはプリチャージ（ｌ、Ｑ、Ｔ、Ｑ
Ｔ’はビット線ＢＬ、Ｂ了１ｃ　Ｉ１０線、Ｌ面線から
のデータを入出力するための切り換えトランジスタであ
り、コラムデコーダからの出力信号により選択されたコ
ラムに対してのみ導通状態となるものである。

次に、第９図〜第１５図に示される半導体記憶装置の動
作を第１６図のタイミングチャートを参照しながら説明
する。

プリチャージ信号６がｒＬＪレベルのときのスタンドバ
イ期間には、すべての行デコーダｌｌａのノードＮ１の
電位は「■」レベル、ノードＮ２の電位はｒＬＪレベル
になっている。このため、すべてのワード線ＷＬＯ電位
はｒＬＪレベルとなっている。

ダミーワード線ＤＷＬｏ、　ＤＷＬｅは、サブデコード
信号＃ｘ！〜＃ｘ４がすべて「Ｌ」レベルであることに
対応して、ともにｒＨＪレベルになっている。プリチャ
ージ信号＠ｐが「Ｈ」レベルに立上がった後、その選択
された行デコーダｌｌａに与えられる信号Ｘ１゜Ｘｊ、
Ｘｋはすべて「■」レベルとなる。これにより、ノード
Ｎ１の電位が「Ｌ」レベルに立下が）、ノードＮ２の電
位がｒＨＪレベルに立上がる。これにより、対応する４
つのワードドライバ１３ａが選択される。そして、サグ
デコード信号＃ｘｌ〜−ｘ４のうち１つが「■」レベル
に立上がると、ワードドライバ１３ａにより対応するワ
ード＃！ＷＬの電位がｒｌ（、Ｊレベルに立上げられる
。同時に、第１４図に示す論理によシ、ダミーワード線
ＤＷＬｏ、　ＤＷＬｅの一方が立ち下がる。

一方、ブリチャージ信号＃ＰＲＣはワード線が立ち上が
る前に“Ｌ”となり、ビット線はフローティング状態に
なる。例えばワード線ＷＬＩが選択された場合、ワード
線ＷＬ＋の電位が“Ｈ″に立ち下が９、同時にダミーワ
ード線ＤＷＬｏが選択されＬ１に立ち下がる。従って、
メモリセル選択用トランジスタＱＭが導通状態になり、
メモリセルｖＣがビット線に接続される。例えば、メモ
リセ／Ｌ’ＶＣに“Ｈ”がストアされていた場合は、ビ
ット線ＢＬはその浮遊容量ＣＲＬとメモリセ／Ｌ’ＭＣ
の容量ＣＢとの比で決まる値だけ電位が上がる。一方、
ピッ）ＭＢＬの電位はＶ　ｃ　ｃ／２のままで変化せず
、ビットＩＩｊＡＢＬの電位に対するレファレンス電位
となる。ついてセンスアンプ活性化信号＃日が“■”に
、＃ｓが“Ｌ”になり、センスアングＳＡが活性化され
ると、ビット線ＢＬの電位はＶＣＣとなり、一方ビット
線ＢＩ。

の電位は接地電位となり、センス動作が完了する。

以上のような一連の動作において、ワード線ＷＬＩの立
ち上が９時に、第１７図に示すメモリセル選択用トラン
ジスタＱＭとワード線ＷＬＩＯ間に存在する浮遊容１Ｌ
ｃｐを介した容量結合により、ビット線ＢＬの電位が上
がシ、読み出し信号の動作余裕度に影響を与える。特に
、メモリセＩＶ＋ＡＣに“Ｌ”がストアされていた場合
、ビット線ＢＬの電位が容量結合によυ上がり、本来、
ビット線Ｙ１の電位よしも低くなるべきものが高くなっ
て“Ｌ”−“Ｈ”エラーとなる。このビット線ＢＬの電
位変化を打ち消すためにダミーセルＤＣが設けられてお
り、ダミーワード線ＤＷ　Ｌｏを立ち下げることにより
、ワードＭＷＬＩの立ち上がり時にビットＭＩＢＬに生
じる電位変化と同じ大きさで逆のものを、ビット線ＢＬ
に与え・るようになっている。即ち、同じ大きさで逆方
向の電位変化をビット線ＢＬに与えることにより、電位
変化の読み出し動作への影響をなくそうとするものであ
る。

しかしながら、ビット線間容量による隣接ビット線対間
での雑音により、読み出て電圧振幅の低下が存在し、デ
ータ読み出し誤りの対策としては依然不十分なものにと
どまっていた。以下でこのことを説明するつ 各ビット線は第１８図に示すように、各々セルプレート
あるいは基板を介して接地電圧（固定電位）Ｋ対してＣ
Ｉ、対をなすビット線に対してＣ２゜隣接するビット線
対のビット線に対してＣ３なる容量を有するものとする
。ビット線長をｌ、メモリセル容量をＣｓ　　とする。

メモリセルには、 “■”レベル：　Ｃｓ　Ｖｃｃ　（Ｖｃｃ書き込み）“
Ｌ′″レベル：Ｏ（ｏｖ書き込み） なる電荷が蓄えられているものとする。

ビット線のプリチャージレベルをＶＯＱ／２　＋！：　
ｆると、例えばビット＠ＢＬ１に接続されるメモリセル
が選択され、ビット線Ｅにダミーセルが接続さレタ場合
、ビットＪｌｌ！ＢＬＩｊ　ＢＬＩの電位Ｖａｔ、Ｉ　
Ｖ８Ｌ＋は、 ＶＷ＝諭−や−一即一−ａｖＢ１゜ ２　　　　ＣＩ＋Ｃ２＋Ｃ３ ”　ＣＩ＋０２＋Ｃ３ΔＶＢＬ２　　　　　　・・・（
３）但し、ΔｖＢ　Ｌ　Ｄ　＋　Ｊ　和ｌＩ　Ｖ　Ｂ　
Ｌ　ｌ　＋　ｌ　Ｖ　Ｂ　Ｌ　２　　は各４、添字で示
したビット線の電位変化である。

式（１）〜（３）よシ、ビット線Ｂ　Ｌｌ、　ＢＬＩは
共にプリチャージレベルが等しいことを考え、式（１）
　−（２）　。

＜１）　−（３）の演算より、ビット線対間の電圧差は
次のようになる。

Ｖｌ（ＬＩ　　Ｖｉｔ、＋＝ｊＶｎｔ、＋−ｊＶａｔ、
ｔ１　β ＝±□　・　− １＋α　２ （“Ｌ″読み出し時）　　　　・・・（１）”　ＣＩ＋
Ｃ２＋’Ｃ３”” （“Ｈ′読み出し時）　　　　・・・（２）γ＝Ｃ１＋
Ｃ２＋Ｃ３・ “＋１は′Ｈ”読み出し時、　−”は“Ｌ′読み出し時 （４）式の右辺第１項は本来の読み出し電圧差、第２項
は隣接するビット線対のビット線ＢＬＩＩ、ＢＬ２から
の結合容量を介したノイズ成分である。

ところでメモリの高集積化が進んで、ビット線ピッチが
減少してくると、ビット線対間容量Ｃ３が増大し、（４
）式の第２項が大きくなってくる。従ってこれにより、
読み出し電圧を著しく損ない、読み出し余裕が低下する
とともに、ソフトエラー率が悪化し、ついには誤動作に
至るという問題を生ずる。

このため、上記の装置のもつ問題点を解消したもので、
ビット線間容量による隣接ビット線対間での雑音による
読み出し電圧振幅の低下を完全に零にすることができる
半導体記憶装置が提案されている。

この例に係る半導体記憶装置では、ビット線対上の１箇
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接ビット線対から受ける容量結合
雑音を全く同一にし、読み出し電圧差の低下をなくすよ
うにしている。

次に、この従来の改良例による半導体記憶装置を第１９
図に従って説明する。

本改良例においては、図に示すように、各ビット線対（
ＢＬＯ、ＦＩＮ　、　１３Ｌｌ　、　ｆ’Ｄ　−曲、　
）は、４等分の区分ａ、ｂ、ｃ、ｄに分かれ、これらの
等分点ＣＰＩ、　　ＣＦ２．　　ＣＰＩ　　で、以下の
ように交差している。

■　ＢＬＩＩ、　ＢＬｌｌ　は、ＣＦ２で交差、■　Ｂ
ＬＩ　、　ＢＬＩ　　は、ＣＰＩ及びＣＰＩで交差、■
’　　ＢＬ２．　ＢＬ２　　は、ＣＦ２で交差、■’　
　ＢＬ３．ＢＬ３　は、ＣＰ＋及びＣＰＩで交差、即ち
、ビット線対ＢＬＯ，ＢＬＯから数えて、奇数番目のビ
ット線対はＣＦ２で交差し、偶数番目のビット線対はＣ
ＰＩ及びＣＰＩで交差している。これにより、各ビット
線対が隣接するビット線対から受ける容量結合ノイズは
、前述の従来例と同様に考えると、以下のようになる。

■　ビット線ＢＬＩ及び「口が、隣接ビット線対から受
ける容量結合ノイズΔＶＢＬＩ’、Δ’ＢＬ＋’ハ、で
あり、両者は全く等しい。

■　ビット線ＢＬ２及び「口が、隣接ビット線対から受
ける容量結合ノイズΔＶＢＬ２　、ΔＶａｔ、ｚ’ｉｉ
、Ｔ　　　　↑　　　　↑　　　　↑ 区分ａ　区分ｂ　区分Ｃ区分ｄ ↓　　　　↓　　　　ｌ　　　　↓ ｊＶＢＬ２＝　１・上（ｊＶａｔ、３＋ｊＶａｔ、ａ＋
ｊＶｎｔ、＋＋ｊＶａｔ＋　）４１＋α であり、両者は全く等しい。

以下、同様に、全ビット線対について、それぞれ対をな
すビット線が、隣接ビット線対から受ける容量結合７ノ
イズは全く等しいものとなる。なおメモリアレイ端のビ
ット線対ＢＬＯ，ＢＬＯについても、 Ｔ　　　　↑ 区分Ｃ区分ｄ Ｔ　　　　　↑ 区分ａ　　区分す となり、両者は全く等しい。

このように、本改良例では、対をなすビット線の各々が
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大、ソフトエラー率の向上を達成
できる。

〔発明が解決しようとする課題１ 次に、この改良例の問題点について述べる。」−記の改
良例のように、ビット線対に交差を含む場合に、ダミー
セル方式を適用する場合を考える、第２０図に＄１５図
の従来のダミーセル方式を適用した場合の構成図を示す
。図でワード線は各−ロックで代表してＷＬＩとＷＬ２
のみが示されている。

各ワード線とビット線の交点の○印はメモリセ、昨／が
配置されていることを示し、またダミーワードＭ、ｌｋ
’ット線の交点の■印はダミーセル方式Ｉｔされている
ことを示している。

ダミーセルは、メモリセルと同じビット線に接続するさ
れているものを選択する必要があることを考えると、第
２０図の場合 ■ブロックｄ中のワード線、例えばＷＬＩが選択された
場合、ＤＷＬｏを選択し、ＷＬ２が選択された場合、Ｄ
ＷＬｅを選択すればよいが、■ブロックＣ中のワード線
ＷＬＩ、ＷＬ２が選択された場合、ＤＷＬｏ　、　ＤＷ
Ｌｅのいずれかを選択しても必ず不適合となるビット線
対が、総数のうち半数存在する。

ブロックｂとａについても同様、ビット線対の半数が不
適合となる。

このように、従来のダミーセル方式は、このようなビッ
ト線対に交差を含む場合には適用できない。

この発明は、上記のような問題点を解消するためになさ
れたもので、ビット線対に交差を含む場合に適用できる
ダミーセル方式を実現することを目的とする。

また、余分な面積を必要とせず、ビット線対の交差部を
実現することをも目的とする。

〔課題を解決するための手段１ この発明に係る半導体記憶装置は、対をなしこの対の各
々が交差するビット線と、このビット線と交差する４本
のダミーワード線を設け、ダミーワード線をビット線の
交差部に配置するとともに一部ワードドライバーの出力
を交差させて、ワード線に接続するようにしたものであ
る。

〔作用１ この発明においては、ビット線対の各々に容量結合によ
るノイズが等し重畳し、また選択されたメモリセルに対
して正規に対応するダミーセ）ｖが全てのビット線対で
得られる。更には、ダミーワード線をビット線対の交差
部に配置して、一部ワードドフイバの出力を交差させて
、ワード線に接続するようにしたため、ダミーワード線
の選択の論理が非常に間車で、しかも面積の増加を甑カ
抑見られる。

〔実施例ｊ 以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例による６４にビットの半導体
記憶装置のメモリアレイ構成図で、実際にレイアウトさ
れる形で示されている。この装置は、ダミーワード線が
４本存在し、かつ２本ずつがビット線対の交差部に配置
され、更にはワードドライバの出力の一部が交差してワ
ード線に接続されている。

第１図にもとづいて、本発明のメモリセルアレイ構成、
ダミーワード線の構成、及びその駆動方法等について説
明する。ビット線対はＣＰＩとＣＰＩで交差するタイプ
とＣＦ２及びＣＰＩで交差するタイプのものが交互に配
置されている。ここでＣＰＩはダミーの交差部分で、全
ビット線対について容量をバランスさせるために追加さ
れている。このビット線と垂直な方向にアドレスがＡｎ
″−へ７０８人力であることに対応して２５６本のワー
ド線が配置されている。ビット線の交差部分ＣＰＩ−％
−ＣＰ４によりこのワード線群は４つのブロック”ｌ　
ｂｌｏｌｄに分割され、ブロックａとｂの境界である交
差部ＣＰＩＫは２本のダミー’７−）’線ＤＷＬＡＯと
ＤＷＬＲｏが、ブロックＣとｄの境界である交差部ＣＰ
３には２本のダミーワード線ＤＷＬＡ６．　ＤＷＬＢ６
が配置されている。各グロックにはワード線が６４本ず
つ配置されるが、第１図では、図の簡略化のため各々８
本ずつが示されている。メモリセルは、ワード線とビッ
ト線の交点に配置されるが、高集積化のために、実際に
は２ビツトで１つのコンタクトを共有する形にレイアウ
トされる。第１図においてＯ−■−○で模式的に示宮れ
ている。第２図に第１７図との対応を示す。ダミーセル
は第１図において■で示されている。

ワード線の片側には、ワードドライバと行デコーダがあ
り、その回路構成は第１３図に示されているものと同じ
である。各ブロックには、ワード線が６４本存在するこ
とに対応して、行デコーダは１６個配置されているワー
ドドライバーの出方はワード線に接続されるが、この場
合も実際のレイアウトを考慮するとその出力を第１３図
のようにＷＬＩ　、　ＷＬ２　、　ＷＬＩ　、　ＷＬ４
の順序に並べることが不可能で、通常第１図に示すよう
な順序、即ちＷＩｓ　、　ＷＬ２　、　ＷＬ４　、ＷＬ
Ｉとなる。第１図においてはワードドライバーの出力、
ワード線の番号をそれぞれ、数字１．２．３．４で示し
ている。ブロックａとｂにおいては、各ワードドライバ
ーの出方は、そのままワード線に接続されているが、ブ
ロックＣとｄにおいては、ｌと２のベア、４と３のベア
がそれぞれ交差してワード線に接続されている。

このようにすることにより、後述するようＫ、ダミーワ
ード線の選択の論理が非常に簡略化される。

各ブロックａ、　ｂ、　ｃ、　ｄは、行アドレス信号Ｒ
ＡＧとＲＡＴよ多発生された行選択信号Ｘ９　、　ＸＩ
Ｏ、Ｘｌｌ　、　Ｘ１１１により各々選択される。具体
的には、第１３図に示されている行デコーダの行選択信
号の入力のＸａに対し、ブロックａに配置される行デコ
ーダにはすべてｘ９を入力し、ブロックｂについてはｘ
ＢとしてＸＩＯを入力するというようにして実現される
０次に、このようなメモリアレイ構成におけるダミーワ
ード線の選択法について説明する。

■ブロックａ中の ワード線ＷＬＩ、ＷＬ３が選択された場合：　ＤＷＬ＾
。

ＷＬ２．ＷＬ４　　　　　　　　　：　ＤＷＬＡ６■ブ
ロックｂ中の ＷＬＩ、　ＷＬＩ　　　　　　　：　ＤＷＬ９゜ＷＬ２
．　ＷＬ４　　　　　　　：　ＤＷＬＢ＠■ブロックＣ
中の ／／　　　　　ＷＬＩ　、　　ＷＬＩ　　　　　　　　
　　　　　　　　　二　ＤＷＬＡＯ／ｌ　　　ＷＬ２．
ＷＬ４　　　　　　　　　　：　ＤＷＬＡ２■ブロック
ｄ中の ＷＬＩ、　ＷＬＩ　　　　　　　：　ＤＷＬａ□ＩＩ　
　ＷＬ２．　ＷＬ４　　　　　　　：　ＤＷＬＢｅをそ
れぞれ選択立ち下げるようにすればよい。

このように選択することにより、選択されたメモリセル
に対して、正規に対応したダミ、−セ／Ｌ／が全てのビ
ット線対で得られる。

ブロックａ、ｂ、ｃ、ｄは各々行選択信号Ｘ９゜Ｘ　ｔ
ｏ、　）（Ｊｔ、　Ｘ１２により選択されることを考慮
して、このようなダミーワード線の選択を具体化した一
例が、第３図に示される論理図であり、第１４図に対応
するものである。

従来例で説明したように、　Ｘ９〜Ｘ１２は第１０図と
同様行アドレス信号ＲＡＧ、ＲＡ７から発生される信号
であプ、例えば次表のような組合せで発生される。

同様に第１１図に示されているように、Φｘ　１　＝　
＃　ｘ　４はｇｌｘに対し、行アドレス信号ＲＡＯ，Ｒ
ＡＩから次表に示す組み合せで発生される。

従ッテ、ＲＡ６＝　ｒｌｉＪ　Ｌ／ベベルときに、Ｘ９
かＸ１ｍ力発生され、ａｘ＋５＝ｒｎｊレベルのときに
ＸＩＯかＸ１２が発生される。同様に資Ｔδ＝「■」レ
ベルのとき、４９Ｘｌか＃ｘ３が、ＲＡｏ＝＝ｒＨＪレ
ペｐのときａｘ２か−Ｘ４が発生される。このことを考
慮するとダミーワード線の選択に対して、ｘ９〜Ｘ１２
の替わりにＲＡ６を＃ｘｌ　〜＃Ｘ４の替わりにＲＡＯ
をデコード信号として用いると、更に簡単にダミーワー
ド線の選択の論理を実現できる。その具体例の一つを第
４図に示す。この論理の簡単化のために、ブロックＣと
ブロックｄにおいて、ワードドライバの出力が交差され
てワード線に接続されている。

第５図は、他の実施例を示す。この実施例においては、
ブロックＣとｄにおいて、ワードドライバの出力が交差
せずに、そのｉまワード線に接続されている。この場合
のダミーワード線は以下のように選択立下げればよい。

■ブロックａ中の ワード線ＷＬＩ、ＷＬ３が選択された場合：　ＤＷＬＡ
。

ＷＬ２．ＷＬ４　　　　　　　　　　：　ＤＷＬＡ６■
ブロックｂ中の ＩＩ　　ＷＬＩ、　ＷＬ３　　　　　　　：　ＤｗＬＢ
０ＷＬ２．　ＷＬ４　　　　　　　：　ＤＷＬＢｅ■ブ
ロックＣ中の ＷＬＩ、　ＷＬ３　　　　　　　：　ＤＷＬＡ６ＷＬ２
．　ＷＬ４　　　　　　　：　ＤＷＬＡＯ■ブロックｄ
中の ＩＩ　　ＷＬＩ、　ＷＬ３　　　　　　　：　ＤＷＬ８
゜ＷＬ２．　ＷＬ４　　　　　　　：　ＤＷＬＲｏこの
場合のダミーワード線の選択論理は、少し複雑になるが
、前と同様に構成できる０第６図は、他の第２の実施例
を示す。この例は４本のダミーワード線のうち２本が選
択立下げられるように構成されたものである。この場合
のダミーワード線の選択を以下に示す ■ブロックａ中の ワード線ｕｌ　、　ＷＬ３が選択された場合：ＤＷＬＡ
ＯとＩｌ’１ｌＬＢｅＷＬ２．　ＷＬ４　　　　　　　
　　ＤＷＬＡ、とＤＷＬＢ。

■ブロックｂ中の ＷＬＩ、　ｗＬ３ＤＷＬＡＯ（！：　ＤＷＬｏ。

ｒｔ　　　ＷＬ２　、　ＷＬ　４　　　　　　　　ＤＷ
Ｌ　Ａ６とＤＷＬＢｅ■ブロックＣ中の ＷＬＩ　、　ＷＬａ　　　　　　　　　ＤＷＬＡｏとＤ
ＷＬＢｅ“　　ＷＬ２＋　ＷＬ’　　　　　　　　　Ｄ
ＷＬＡ６とＤＷＬＢ０■ブロックｄ中の “　　ＷＬＩハし３ＤＷＬ＾。とＤＷＬｓ、）ｔｔ　　
　ＷＬ２　、　ＷＬ４　　　　　　　　ＤＷ　Ｌ簡とＤ
ＷＬ８８この場合も、ダミーワード線の選択論理も同様
に構成できるのは、言うまでもない。

なお、上記実施例では、ダミーワード線を２本ずつ、ビ
ット線の交差部ＣＰＩとＣＦ２に配置した例を示したが
、他の交差部の組合せも可能である。

更には、上記の全ての実施例は、選択されたメモリセル
が接続されるビット線と同じビット線に接続されるダミ
ーセルが選択される、所謂、ダミーリバーサル方式の場
合について、説明したが、選択されたメモリセルが接続
されるビット線と対をなす、反対側の、ビット線に接続
されるダミーセルが選択される、同相ダミ一方式につい
ても同様な構成が可能である。

次に、ビット線の交差部の構造について説明する。第７
図は高集積化に適したメモリセルの平面図と断面図であ
る。図において、２０１は活性領域２０２は素子間の分
離を行うための層でポリシリコン等で形成され、接地電
位あるいは、それ以下の電位の固定されており、２０３
はワード線、２０４は電荷蓄積層、２０５はセルプレー
ト電極、２０６は活性領域とピッ）　＠　２０７とを接
続するためのポリパッドと呼ばれる局所的な配線であり
、メモリセルの出力部を自分自身の容量部分の上に引き
上げそこでビット線と接続されており、従って高集積化
に適している。尚、平面図においては、セルプレート（
２０５）とビット線（２０７）は省略されている。

［発明の効果１ この発明に係る半導体記憶装置は、対をなしこの対の各
々が交差するビット線と、このビット線と交差する４本
のダミーワード線を設け、ダミーワード線をビット線の
交差部に配置したため、ビット線対の各々に容量結合に
よるノイズが等し重畳し、また選択されたメモリセルに
対して正規に対応するダミーセルが全てのビット線対で
得られる。更には、ダミーワード線をビット線対の交差
部に配置して、一部ワードドライバの出力を交差させて
、ワード線に接続するようにしたため、ダミーワード線
の選択の論理が非常に簡単で、しかも面積の増加を極力
抑えられる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図は第
１図のメモリセル部をやや詳しく示した図、第３図はダ
ミーワード線のデコード論理図、第４図はダミーワード
線の他のデコード論理図、第５図はこの発明の他の実施
例を示す構成図、第６図はこの発明の第２の他の実施例
を示す構成図、第７図はこの発明のメモリアレイ構成に
適するメモリセルを示す平面図と断面図、第８図はこの
発明になるビット線対の交差部の平面図、第９図は従来
の半導体記憶装置の構成を示すブロック図、第１０図は
第９図に示された行プリデコーダの主要部の詳細な構成
を示す図、第１１図は第９図に示されたーＸサブデコー
ダの主要部の詳細な構成を示す図、第１２図は第９図に
示されるメモリセルアレイ及びその周辺部の詳細な構成
図、第１３図は第１２図の主要部のさらに詳細な構成を
示す回路図、第１４図は従来の半導体記憶装置のダミー
ワード線のデコード論理図、第１５図は第１２図の主要
部のさらに詳細な構成を示す回路図、第１６図は従来の
半導体記憶装置の動作を説明するためのタイミングチャ
ート、第１７図及び第１８図は従来の半導体記憶装置に
存在する容量を示す図、第１９図は交差型ビット線構成
を有する半導体記憶装置の例を示す構成図、第２０図は
交差型ビット線構成を何する半導体記憶装置に従来のダ
ミーセル方式を適用した例を示す図である。 図中、ＢＬ、ＢＬはビット線、ＷＬはワード線ＭＣはメ
モリセル、ＤＷＬはダミーワード線、ＤＣはダミーセル
１、ｊはワードドフイパ回路を示す。 尚、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）ビット線２本が対をなし、上記各ビット線対は少
   なくとも１箇所で交差部分を持ち、かつ該各ビット線対
   を構成する各ビット線は、隣接するビット線対の各々の
   ビット線と隣接するそれぞれの部分の長さが等しくなる
   よう配置され、このビット線とマトリックス状に交差す
   るワード線と、これらビット線とワード線の交点に配せ
   られたメモリセルと、前記ビット線と交差する第１〜４
   のダミーワード線と、これらビット線とダミーワード線
   の交点に配せられたダミーセルとから構成され、第１及
   び第２のダミーワード線が、上記ビット線対の交差部分
   に配置され、第３及び第４のダミーワード線が上記ビッ
   ト線対の他の交差部分に配置されてなることを特徴とす
   る半導体記憶装置。
2. （２）ビット線２本が対をなし、上記各ビット線対は少
   なくとも１箇所で交差部分を持ち、かつ該各ビット線対
   を構成する各ビット線は、隣接するビット線対の各々の
   ビット線と隣接するそれぞれの部分の長さが等しくなる
   よう配置され、このビット線とマトリックス状に交差す
   るワード線と、これらビット線とワード線の交点に配せ
   られたメモリセルとワード線を駆動するワードドライバ
   回路とから構成され、少なくとも一部において、ワード
   ドライバーの出力が交差して上記ワード線に接続されて
   なることを特徴とする半導体記憶装置。
3. （３）ビット線２本が対をなし、上記各ビット線は少な
   くとも１箇所で交差部分を持ち、このビット線とマトリ
   ックス状に交差するワード線と、これらビット線とワー
   ド線の交点に配せられたメモリセルと、上記メモリセル
   とビット線は、局所的な別の配線層を経由して容量部上
   で接続されるように構成された半導体記憶装置において
   、 上記ビット線の交差部分が、上記局所的な別の配線層と
   ビット線とを構成する配線層により形成された半導体記
   憶装置。