JPH0713860A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0713860A JPH0713860A JP15584193A JP15584193A JPH0713860A JP H0713860 A JPH0713860 A JP H0713860A JP 15584193 A JP15584193 A JP 15584193A JP 15584193 A JP15584193 A JP 15584193A JP H0713860 A JPH0713860 A JP H0713860A
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- rom
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Abstract
(57)【要約】
【目的】ＲＯＭに格納された定数データを予めＲＡＭへ
転送することによるＲＡＭの記憶容量の無駄を省き、Ｒ
ＯＭに格納されるプログラムをより短くし、かつ、プロ
グラム実行時間を短縮する。 【構成】上位アドレスでバンクを区別し、ＲＯＭに第１
バンク及び第２バンクを付与し、ＲＡＭに第２バンクを
付与し、下位アドレス領域がＲＯＭとＲＡＭとで異なる
ようにする。バンク切換回路により、上位アドレスが第
２バンクであると判定したときは、ＲＯＭ及びＲＡＭを
それぞれ選択する第１セレクト信号ＣＳ１及び第２セレ
クト信号ＣＳ２を生成する。
転送することによるＲＡＭの記憶容量の無駄を省き、Ｒ
ＯＭに格納されるプログラムをより短くし、かつ、プロ
グラム実行時間を短縮する。 【構成】上位アドレスでバンクを区別し、ＲＯＭに第１
バンク及び第２バンクを付与し、ＲＡＭに第２バンクを
付与し、下位アドレス領域がＲＯＭとＲＡＭとで異なる
ようにする。バンク切換回路により、上位アドレスが第
２バンクであると判定したときは、ＲＯＭ及びＲＡＭを
それぞれ選択する第１セレクト信号ＣＳ１及び第２セレ
クト信号ＣＳ２を生成する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサユ
ニット等の情報処理装置に関する。
ニット等の情報処理装置に関する。
【０００２】
【従来の技術】図５は、ＲＯＭ及びＲＡＭを内蔵したＭ
ＰＵのメモリマップを示す。頭部に＆Ｈを付して１６進
数を表記すると、内部ＲＯＭ及び内部ＲＡＭのアドレス
領域はそれぞれ＆ＨＦＦ８０００〜＆ＨＦＦＦＦＦＦ及
び＆Ｈ０００１００〜＆Ｈ００１０００となっている。
内部ＲＯＭには、プログラム及び定数データが格納され
ており、一方、内部ＲＡＭは、ワークエリアとして利用
され、データがアクセスされる。
ＰＵのメモリマップを示す。頭部に＆Ｈを付して１６進
数を表記すると、内部ＲＯＭ及び内部ＲＡＭのアドレス
領域はそれぞれ＆ＨＦＦ８０００〜＆ＨＦＦＦＦＦＦ及
び＆Ｈ０００１００〜＆Ｈ００１０００となっている。
内部ＲＯＭには、プログラム及び定数データが格納され
ており、一方、内部ＲＡＭは、ワークエリアとして利用
され、データがアクセスされる。
【０００３】命令語中のアドレス指定部のビット数を少
なくして命令語長を短くするために、全メモリ空間を、
上位８ビットで区別されるバンクに分割している。プロ
グラム中の命令語読出用のバンクは命令語アクセスバン
クレジスタＲ１に保持され、データアクセス用のバンク
はデータアクセスバンクレジスタＲ２に保持される。デ
ータアクセスバンクレジスタＲ２には、内部ＲＡＭ内の
データをアクセスする場合、＆Ｈ００を書き込み、内部
ＲＯＭ内の定数データをアクセスする場合、＆ＨＦＦを
書き込む必要がある。このため、アクセス対象の内部Ｒ
ＡＭ及び内部ＲＯＭに応じて、データアクセスバンクレ
ジスタＲ２の内容を書き換える必要があり、プログラム
が長くなったり、プログラム実行時間が増加する原因と
なっていた。
なくして命令語長を短くするために、全メモリ空間を、
上位８ビットで区別されるバンクに分割している。プロ
グラム中の命令語読出用のバンクは命令語アクセスバン
クレジスタＲ１に保持され、データアクセス用のバンク
はデータアクセスバンクレジスタＲ２に保持される。デ
ータアクセスバンクレジスタＲ２には、内部ＲＡＭ内の
データをアクセスする場合、＆Ｈ００を書き込み、内部
ＲＯＭ内の定数データをアクセスする場合、＆ＨＦＦを
書き込む必要がある。このため、アクセス対象の内部Ｒ
ＡＭ及び内部ＲＯＭに応じて、データアクセスバンクレ
ジスタＲ２の内容を書き換える必要があり、プログラム
が長くなったり、プログラム実行時間が増加する原因と
なっていた。
【０００４】この問題を解決するために、従来では、電
源投入直後に実行される初期化ルーチンにおいて予め、
内部ＲＯＭ内の全定数データを内部ＲＡＭに転送してお
き、内部ＲＡＭから定数データを読み出すようにしてい
た。
源投入直後に実行される初期化ルーチンにおいて予め、
内部ＲＯＭ内の全定数データを内部ＲＡＭに転送してお
き、内部ＲＡＭから定数データを読み出すようにしてい
た。
【０００５】
【発明が解決しようとする課題】しかし、内部ＲＯＭの
定数データを内部ＲＡＭに転送するための余分な時間が
必要となり、かつ、内部ＲＡＭの利用可能な容量が少な
くなる。本発明の目的は、このような問題点に鑑み、Ｒ
ＯＭに格納された定数データを予めＲＡＭへ転送するこ
とによるＲＡＭの記憶容量の無駄を省くことができ、Ｒ
ＯＭに格納されるプログラムをより短くすることがで
き、かつ、プログラム実行時間を短縮することができる
情報処理装置を提供することにある。
定数データを内部ＲＡＭに転送するための余分な時間が
必要となり、かつ、内部ＲＡＭの利用可能な容量が少な
くなる。本発明の目的は、このような問題点に鑑み、Ｒ
ＯＭに格納された定数データを予めＲＡＭへ転送するこ
とによるＲＡＭの記憶容量の無駄を省くことができ、Ｒ
ＯＭに格納されるプログラムをより短くすることがで
き、かつ、プログラム実行時間を短縮することができる
情報処理装置を提供することにある。
【０００６】
【課題を解決するための手段及びその作用】本発明に係
る情報処理装置を、実施例図中の対応する構成要素の符
号を引用して説明する。本発明は、例えば図１〜３に示
す如く、上位アドレスでバンクが区別され、プログラム
及び定数データが格納され第１セレクト信号ＣＳ１で選
択されるＲＯＭ１２が第１バンクに割当てられ、第２セ
レクト信号ＣＳ２で選択されデータがアクセスされるＲ
ＡＭ１３が第２バンクに割当てられ、命令語アクセス用
バンクを保持するレジスタＲ１とデータアクセス用バン
クを保持するレジスタＲ２とをＣＰＵ１１に備えた情報
処理装置において、該上位アドレスに基づいて該バンク
を判定し、該第１バンク又は該第２バンクであると判定
したときは第１セレクト信号ＣＳ１を生成し、該第２バ
ンクであると判定したときは第２セレクト信号ＣＳ２を
生成するバンクデコード回路１６を備え、全アドレスか
ら該上位アドレスを除いた下位アドレスの領域がＲＯＭ
１２とＲＡＭ１３とで異なるようにしている。
る情報処理装置を、実施例図中の対応する構成要素の符
号を引用して説明する。本発明は、例えば図１〜３に示
す如く、上位アドレスでバンクが区別され、プログラム
及び定数データが格納され第１セレクト信号ＣＳ１で選
択されるＲＯＭ１２が第１バンクに割当てられ、第２セ
レクト信号ＣＳ２で選択されデータがアクセスされるＲ
ＡＭ１３が第２バンクに割当てられ、命令語アクセス用
バンクを保持するレジスタＲ１とデータアクセス用バン
クを保持するレジスタＲ２とをＣＰＵ１１に備えた情報
処理装置において、該上位アドレスに基づいて該バンク
を判定し、該第１バンク又は該第２バンクであると判定
したときは第１セレクト信号ＣＳ１を生成し、該第２バ
ンクであると判定したときは第２セレクト信号ＣＳ２を
生成するバンクデコード回路１６を備え、全アドレスか
ら該上位アドレスを除いた下位アドレスの領域がＲＯＭ
１２とＲＡＭ１３とで異なるようにしている。
【０００７】上記構成により、ＲＯＭ１２には、同一記
憶領域に第１バンクと第２バンクとが付与されたことに
なる。第２バンクであると判定したときは第１セレクト
信号ＣＳ１及び第２セレクト信号ＣＳ２が共にアクティ
ブになるが、下位アドレスの領域がＲＯＭ１２とＲＡＭ
１３とで異なるので、ＲＯＭ１２又はＲＡＭ１３の何れ
か一方のみアクセスされ、データ衝突は生じない。
憶領域に第１バンクと第２バンクとが付与されたことに
なる。第２バンクであると判定したときは第１セレクト
信号ＣＳ１及び第２セレクト信号ＣＳ２が共にアクティ
ブになるが、下位アドレスの領域がＲＯＭ１２とＲＡＭ
１３とで異なるので、ＲＯＭ１２又はＲＡＭ１３の何れ
か一方のみアクセスされ、データ衝突は生じない。
【０００８】ＲＡＭ１３をアクセスする場合、まず、デ
ータアクセスバンクレジスタＲ２の内容を第２バンクに
する。ＲＯＭ１２に格納されている定数データをアクセ
スする場合、従来では前処理としてデータアクセスバン
クレジスタＲ２の内容を第１バンクにする必要があった
が、本発明ではデータアクセスバンクレジスタＲ２の内
容を第２バンクのままで書き換える必要がない。
ータアクセスバンクレジスタＲ２の内容を第２バンクに
する。ＲＯＭ１２に格納されている定数データをアクセ
スする場合、従来では前処理としてデータアクセスバン
クレジスタＲ２の内容を第１バンクにする必要があった
が、本発明ではデータアクセスバンクレジスタＲ２の内
容を第２バンクのままで書き換える必要がない。
【０００９】したがって、ＲＯＭ１２に格納された定数
データを予めＲＡＭ１３へ転送することによるＲＡＭ１
３の記憶容量の無駄を省くことができ、ＲＯＭ１２に格
納されるプログラムをより短くすることができ、かつ、
プログラム実行時間を短縮することができる。本発明の
第１態様では、例えば図３（Ａ）に示す如く、第１バン
クはその各ビットが同一値であり、第２バンクはその各
ビットが該同一値を反転した値であり、バンクデコード
回路１６は、例えば図１（Ｂ）に示す如く、上位アドレ
スが供給されるアンドゲート２１Ａ又はノアゲート２２
Ａの出力により第１バンク又は第２バンクであると判定
する。
データを予めＲＡＭ１３へ転送することによるＲＡＭ１
３の記憶容量の無駄を省くことができ、ＲＯＭ１２に格
納されるプログラムをより短くすることができ、かつ、
プログラム実行時間を短縮することができる。本発明の
第１態様では、例えば図３（Ａ）に示す如く、第１バン
クはその各ビットが同一値であり、第２バンクはその各
ビットが該同一値を反転した値であり、バンクデコード
回路１６は、例えば図１（Ｂ）に示す如く、上位アドレ
スが供給されるアンドゲート２１Ａ又はノアゲート２２
Ａの出力により第１バンク又は第２バンクであると判定
する。
【００１０】この場合、構成が特に簡単になる。本発明
の第２態様では、上記構成にさらに、例えば図４に示す
如く、バンクが第２バンクであり、かつ、下位アドレス
がＲＡＭ１３の下位アドレス領域外であることを判別す
るアドレス判別回路３３〜３５と、ＲＡＭ１３の下位ア
ドレス領域外において、下位アドレスをＲＯＭ１２の下
位アドレスに変換するアドレス変換回路３２と、該判別
が行われた行われたとき、アドレス変換回路３２の出力
を選択し、該判別が行われなかったとき、該下位アドレ
スを選択するセレクタ３１とを有し、セレクタ３１で選
択された出力をＲＯＭ１２及びＲＡＭ１３の下位アドレ
スの指定に用いる。
の第２態様では、上記構成にさらに、例えば図４に示す
如く、バンクが第２バンクであり、かつ、下位アドレス
がＲＡＭ１３の下位アドレス領域外であることを判別す
るアドレス判別回路３３〜３５と、ＲＡＭ１３の下位ア
ドレス領域外において、下位アドレスをＲＯＭ１２の下
位アドレスに変換するアドレス変換回路３２と、該判別
が行われた行われたとき、アドレス変換回路３２の出力
を選択し、該判別が行われなかったとき、該下位アドレ
スを選択するセレクタ３１とを有し、セレクタ３１で選
択された出力をＲＯＭ１２及びＲＡＭ１３の下位アドレ
スの指定に用いる。
【００１１】この構成の場合、２つのバンクをもつＲＯ
Ｍ１２の両バンクでの下位アドレスを異ならせることが
できる。本発明の第３態様では、上記構成の情報処理装
置をワンチップ化したマイクロプロセッサユニットであ
る。本発明の効果は、ＲＯＭ１２及びＲＡＭ１３を内蔵
した記憶容量が比較的少ないマイクロプロセッサユニッ
トに適用した場合に著しい。
Ｍ１２の両バンクでの下位アドレスを異ならせることが
できる。本発明の第３態様では、上記構成の情報処理装
置をワンチップ化したマイクロプロセッサユニットであ
る。本発明の効果は、ＲＯＭ１２及びＲＡＭ１３を内蔵
した記憶容量が比較的少ないマイクロプロセッサユニッ
トに適用した場合に著しい。
【００１２】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図２は、ワンチップのＭＰＵ１０の概略構成を示
す。このＭＰＵ１０は、ＣＰＵ１１、ＲＯＭ１２、ＲＡ
Ｍ１３、周辺回路１４、Ｉ／Ｏポート１５、バンクデコ
ード回路１６、アドレスバス１７及びデータバス１８を
備えており、構成要素１１〜１６の間がアドレスバス１
７で接続され、構成要素１１〜１５の間がデータバス１
８で接続されている。
する。図２は、ワンチップのＭＰＵ１０の概略構成を示
す。このＭＰＵ１０は、ＣＰＵ１１、ＲＯＭ１２、ＲＡ
Ｍ１３、周辺回路１４、Ｉ／Ｏポート１５、バンクデコ
ード回路１６、アドレスバス１７及びデータバス１８を
備えており、構成要素１１〜１６の間がアドレスバス１
７で接続され、構成要素１１〜１５の間がデータバス１
８で接続されている。
【００１３】周辺回路１４は、例えば、タイマ、シリア
ル／パラレル変換回路、パラレル／シリアル変換回路及
びＡ／Ｄ変換器等を備えている。アドレスバス１７は２
４ビットであり、そのメモリ空間は、上位８ビットで表
されるバンクに分割されている。命令語読出用のバンク
及びデータアクセス用のバンクはそれぞれ、ＣＰＵ１１
内の命令語アクセスバンクレジスタＲ１及びデータアク
セスバンクレジスタＲ２で指定される。ＣＰＵ１１内の
プログラムカウンタの上位８ビットは、命令語アクセス
バンクレジスタＲ１の内容で定まり、一方、データアク
セスアドレスは、その上位８ビットがデータアクセスバ
ンクレジスタＲ２の内容で定まり、下位１６ビットが命
令語中のアドレス指定部で定まる。このような構成によ
り、短い命令語長で大容量のメモリ空間内のアドレスを
指定することができる。
ル／パラレル変換回路、パラレル／シリアル変換回路及
びＡ／Ｄ変換器等を備えている。アドレスバス１７は２
４ビットであり、そのメモリ空間は、上位８ビットで表
されるバンクに分割されている。命令語読出用のバンク
及びデータアクセス用のバンクはそれぞれ、ＣＰＵ１１
内の命令語アクセスバンクレジスタＲ１及びデータアク
セスバンクレジスタＲ２で指定される。ＣＰＵ１１内の
プログラムカウンタの上位８ビットは、命令語アクセス
バンクレジスタＲ１の内容で定まり、一方、データアク
セスアドレスは、その上位８ビットがデータアクセスバ
ンクレジスタＲ２の内容で定まり、下位１６ビットが命
令語中のアドレス指定部で定まる。このような構成によ
り、短い命令語長で大容量のメモリ空間内のアドレスを
指定することができる。
【００１４】バンクデコード回路１６は、アドレスの上
位８ビットＡ２３〜Ａ１６（上位アドレス）の値に応
じ、セレクト信号ＣＳ１〜ＣＳ４をアクティブにして、
それぞれＲＯＭ１２、ＲＡＭ１３、周辺回路１４及びＩ
／Ｏポート１５の何れかを有効にし、ＣＰＵ１１との間
でデータバス１８を介しデータの授受を可能にする。有
効にされたＲＯＭ１２又はＲＡＭ１３は、アドレスの下
位１６ビットで記憶番地が指定される。
位８ビットＡ２３〜Ａ１６（上位アドレス）の値に応
じ、セレクト信号ＣＳ１〜ＣＳ４をアクティブにして、
それぞれＲＯＭ１２、ＲＡＭ１３、周辺回路１４及びＩ
／Ｏポート１５の何れかを有効にし、ＣＰＵ１１との間
でデータバス１８を介しデータの授受を可能にする。有
効にされたＲＯＭ１２又はＲＡＭ１３は、アドレスの下
位１６ビットで記憶番地が指定される。
【００１５】ＲＯＭ１２は、同一記憶領域に対し第１及
び第２の２つのアドレス領域を持っており、例えば図３
（Ａ）に示す如く、第１アドレス領域は＆ＨＦＦ８００
０〜＆ＨＦＦＦＦＦＦ、第２アドレス領域は＆Ｈ００８
０００〜＆Ｈ００ＦＦＦＦとなっている。この第２アド
レス領域は、ＲＡＭ１３のアドレス領域＆Ｈ０００１０
０〜＆Ｈ０００ＦＦＦと同一のバンク＆Ｈ００となって
いる。
び第２の２つのアドレス領域を持っており、例えば図３
（Ａ）に示す如く、第１アドレス領域は＆ＨＦＦ８００
０〜＆ＨＦＦＦＦＦＦ、第２アドレス領域は＆Ｈ００８
０００〜＆Ｈ００ＦＦＦＦとなっている。この第２アド
レス領域は、ＲＡＭ１３のアドレス領域＆Ｈ０００１０
０〜＆Ｈ０００ＦＦＦと同一のバンク＆Ｈ００となって
いる。
【００１６】ＲＯＭ１２の同一記憶領域に対し２つのア
ドレス領域を付与するために、バンクデコード回路１６
はその構成要素として、一般に図１（Ａ）に示すような
セレクト信号ＣＳ１＆ＣＳ２生成回路２０を備えて、セ
レクト信号ＣＳ１を作成している。第１バンク判定回路
２１及び第２バンク判定回路２２には共に、アドレスの
上位８ビットＡ２３〜Ａ１６が供給され、第１バンク判
定回路２１は、このアドレスが第１バンクであると判定
したときのみ高レベルを出力し、第２バンク判定回路２
２は、セレクト信号ＣＳ２として、このアドレスが第２
バンクであると判定したときのみ高レベルを出力する。
第１バンク判定回路２１及び第２バンク判定回路２２の
出力はオアゲート２３に供給され、両者の論理和がセレ
クト信号ＣＳ１として出力される。
ドレス領域を付与するために、バンクデコード回路１６
はその構成要素として、一般に図１（Ａ）に示すような
セレクト信号ＣＳ１＆ＣＳ２生成回路２０を備えて、セ
レクト信号ＣＳ１を作成している。第１バンク判定回路
２１及び第２バンク判定回路２２には共に、アドレスの
上位８ビットＡ２３〜Ａ１６が供給され、第１バンク判
定回路２１は、このアドレスが第１バンクであると判定
したときのみ高レベルを出力し、第２バンク判定回路２
２は、セレクト信号ＣＳ２として、このアドレスが第２
バンクであると判定したときのみ高レベルを出力する。
第１バンク判定回路２１及び第２バンク判定回路２２の
出力はオアゲート２３に供給され、両者の論理和がセレ
クト信号ＣＳ１として出力される。
【００１７】図３（Ａ）の場合には第１バンクがバンク
＆ＨＦＦであり、第２バンクがバンク＆Ｈ００であるの
で、セレクト信号ＣＳ１＆ＣＳ２生成回路２０は、図１
（Ｂ）に示すような回路２０Ａとすることができる。す
なわち、第１バンク判定回路２１としてアンドゲート２
１Ａを用い、第２バンク判定回路２２としてノアゲート
２２Ａを用いることができ、構成が簡単になる。
＆ＨＦＦであり、第２バンクがバンク＆Ｈ００であるの
で、セレクト信号ＣＳ１＆ＣＳ２生成回路２０は、図１
（Ｂ）に示すような回路２０Ａとすることができる。す
なわち、第１バンク判定回路２１としてアンドゲート２
１Ａを用い、第２バンク判定回路２２としてノアゲート
２２Ａを用いることができ、構成が簡単になる。
【００１８】次に、上記の如く構成された第１実施例の
動作を説明する。データアクセスバンクレジスタＲ２の
内容が＆ＨＦＦのとき、セレクト信号ＣＳ１〜ＣＳ４の
内ＣＳ１のみが高レベルとなり、データアクセスバンク
レジスタＲ２の内容が＆Ｈ００のとき、セレクト信号Ｃ
Ｓ１及びＣＳ２が共に高レベルとなる。しかし、ＲＯＭ
１２とＲＡＭ１３のアドレスの下位１６ビット（下位ア
ドレス）が互いに異なるので、何れか一方のみアクセス
可能であり、データ衝突は生じない。
動作を説明する。データアクセスバンクレジスタＲ２の
内容が＆ＨＦＦのとき、セレクト信号ＣＳ１〜ＣＳ４の
内ＣＳ１のみが高レベルとなり、データアクセスバンク
レジスタＲ２の内容が＆Ｈ００のとき、セレクト信号Ｃ
Ｓ１及びＣＳ２が共に高レベルとなる。しかし、ＲＯＭ
１２とＲＡＭ１３のアドレスの下位１６ビット（下位ア
ドレス）が互いに異なるので、何れか一方のみアクセス
可能であり、データ衝突は生じない。
【００１９】電源投入直後またはその後のリセット動作
によりＣＰＵ１１にリセット信号ＲＳＴが供給されて、
命令語アクセスバンクレジスタＲ１の内容が＆ＨＦＦに
され、ＲＯＭ１２に格納されたプログラムがＣＰＵ１１
により実行される。ＣＰＵ１１は、ＲＡＭ１３をアクセ
スする場合、まず、データアクセスバンクレジスタＲ２
の内容を＆Ｈ００とする。ＲＯＭ１２に格納されている
定数データをアクセスする場合、ＣＰＵ１１は、従来で
は前処理としてデータアクセスバンクレジスタＲ２の内
容を＆ＨＦＦにする必要があったが、本第１実施例では
ＲＯＭ１２に付与された第２アドレス領域＆Ｈ００８０
００〜＆Ｈ００ＦＦＦＦをアクセスすることができるの
で、データアクセスバンクレジスタＲ２の内容を＆Ｈ０
０のままで書き換える必要がない。
によりＣＰＵ１１にリセット信号ＲＳＴが供給されて、
命令語アクセスバンクレジスタＲ１の内容が＆ＨＦＦに
され、ＲＯＭ１２に格納されたプログラムがＣＰＵ１１
により実行される。ＣＰＵ１１は、ＲＡＭ１３をアクセ
スする場合、まず、データアクセスバンクレジスタＲ２
の内容を＆Ｈ００とする。ＲＯＭ１２に格納されている
定数データをアクセスする場合、ＣＰＵ１１は、従来で
は前処理としてデータアクセスバンクレジスタＲ２の内
容を＆ＨＦＦにする必要があったが、本第１実施例では
ＲＯＭ１２に付与された第２アドレス領域＆Ｈ００８０
００〜＆Ｈ００ＦＦＦＦをアクセスすることができるの
で、データアクセスバンクレジスタＲ２の内容を＆Ｈ０
０のままで書き換える必要がない。
【００２０】したがって、ＲＯＭ１２に格納された定数
データを予めＲＡＭ１３へ転送することによるＲＡＭ１
３の記憶容量の無駄を省くことができ、ＲＯＭ１２に格
納されるプログラムを従来よりも短くすることができ、
かつ、プログラム実行時間を短縮することができる。 ［第２実施例］上記第１実施例では、図３（Ａ）に示す
如く、バンク＆ＨＦＦとバンク＆Ｈ００とでＲＯＭ１２
の下位１６ビットが同一であるが、図３（Ｂ）に示す如
く、この下位１６ビットを異なる値にすることもでき
る。
データを予めＲＡＭ１３へ転送することによるＲＡＭ１
３の記憶容量の無駄を省くことができ、ＲＯＭ１２に格
納されるプログラムを従来よりも短くすることができ、
かつ、プログラム実行時間を短縮することができる。 ［第２実施例］上記第１実施例では、図３（Ａ）に示す
如く、バンク＆ＨＦＦとバンク＆Ｈ００とでＲＯＭ１２
の下位１６ビットが同一であるが、図３（Ｂ）に示す如
く、この下位１６ビットを異なる値にすることもでき
る。
【００２１】この場合、バンク＆ＨＦＦのアドレス＆Ｈ
８０００〜＆ＨＦＦＦＦとバンク＆Ｈ００のアドレス＆
Ｈ１０００〜＆Ｈ８ＦＦＦとが対応して、１つのＲＯＭ
１２に付与されている。ＲＯＭ１２をバンク＆ＨＦＦと
バンク＆Ｈ００とに対応させ、ＲＡＭ１３をバンク＆Ｈ
００に対応させる点では上記第１実施例と同一であるの
で、図１（Ｂ）に示すセレクト信号ＣＳ１＆ＣＳ２生成
回路２０Ａを用いることができる。
８０００〜＆ＨＦＦＦＦとバンク＆Ｈ００のアドレス＆
Ｈ１０００〜＆Ｈ８ＦＦＦとが対応して、１つのＲＯＭ
１２に付与されている。ＲＯＭ１２をバンク＆ＨＦＦと
バンク＆Ｈ００とに対応させ、ＲＡＭ１３をバンク＆Ｈ
００に対応させる点では上記第１実施例と同一であるの
で、図１（Ｂ）に示すセレクト信号ＣＳ１＆ＣＳ２生成
回路２０Ａを用いることができる。
【００２２】しかし、ＲＯＭ１２の下位アドレス＆Ｈ８
０００〜＆ＨＦＦＦＦと下位アドレス＆Ｈ１０００〜＆
Ｈ８ＦＦＦとがずれて対応しているので、図４に示すよ
うなアドレス判別・変換回路３０を、図２に示すＣＰＵ
１１に備えている。ＣＰＵ１１から出力されるアドレス
Ａ２３〜Ａ００に対し、ＣＰＵ１１内において命令語の
アドレス部解読により生成されるアドレスをＡ１５’〜
Ａ００’と表記する。アドレスＡ１５’〜Ａ１２’は、
セレクタ３１の一方の入力端、アドレス変換回路３２及
びオアゲート３３に共通に供給される。一方、データア
クセスバンクレジスタＲ２に保持された上位アドレスＡ
２３〜Ａ１６がノアゲート３４に供給される。アドレス
変換回路３２の出力は、セレクタ３１の他方の入力端に
供給される。オアゲート３３及びノアゲート３４の出力
は共にアンドゲート３５に供給され、その出力がセレク
タ３１の制御入力端に供給される。アドレス変換回路３
２は、＆Ｈ１〜＆Ｈ９を＆Ｈ８〜＆ＨＦにシフトアップ
させるものである。
０００〜＆ＨＦＦＦＦと下位アドレス＆Ｈ１０００〜＆
Ｈ８ＦＦＦとがずれて対応しているので、図４に示すよ
うなアドレス判別・変換回路３０を、図２に示すＣＰＵ
１１に備えている。ＣＰＵ１１から出力されるアドレス
Ａ２３〜Ａ００に対し、ＣＰＵ１１内において命令語の
アドレス部解読により生成されるアドレスをＡ１５’〜
Ａ００’と表記する。アドレスＡ１５’〜Ａ１２’は、
セレクタ３１の一方の入力端、アドレス変換回路３２及
びオアゲート３３に共通に供給される。一方、データア
クセスバンクレジスタＲ２に保持された上位アドレスＡ
２３〜Ａ１６がノアゲート３４に供給される。アドレス
変換回路３２の出力は、セレクタ３１の他方の入力端に
供給される。オアゲート３３及びノアゲート３４の出力
は共にアンドゲート３５に供給され、その出力がセレク
タ３１の制御入力端に供給される。アドレス変換回路３
２は、＆Ｈ１〜＆Ｈ９を＆Ｈ８〜＆ＨＦにシフトアップ
させるものである。
【００２３】他の点は、上記第１実施例と同一構成であ
る。上記構成において、上位アドレスＡ２３〜Ａ１６の
値が０でアドレスＡ１５’〜Ａ１２’の値が０でないと
き、すなわち、バンク＆Ｈ００（第２バンク）で下位ア
ドレスが＆Ｈ１０００〜＆ＨＦＦＦＦ内（ＲＡＭ１３の
アドレス領域外）の値のとき、アンドゲート３５の出力
が高レベルとなって、セレクタ３１によりアドレス変換
回路３２の出力が選択され、セレクタ３１から、＆Ｈ１
〜＆Ｈ９内の値を＆Ｈ８〜＆ＨＦ内の値に変換したアド
レスＡ１５〜Ａ１２が出力される。一方、バンクが＆Ｈ
００であるので、図１（Ｂ）において、セレクト信号Ｃ
Ｓ１及びＣＳ２が高レベルとなる。したがって、バンク
＆Ｈ００のままでＲＡＭ１３及びＲＯＭ１２をデータア
クセスすることができる。
る。上記構成において、上位アドレスＡ２３〜Ａ１６の
値が０でアドレスＡ１５’〜Ａ１２’の値が０でないと
き、すなわち、バンク＆Ｈ００（第２バンク）で下位ア
ドレスが＆Ｈ１０００〜＆ＨＦＦＦＦ内（ＲＡＭ１３の
アドレス領域外）の値のとき、アンドゲート３５の出力
が高レベルとなって、セレクタ３１によりアドレス変換
回路３２の出力が選択され、セレクタ３１から、＆Ｈ１
〜＆Ｈ９内の値を＆Ｈ８〜＆ＨＦ内の値に変換したアド
レスＡ１５〜Ａ１２が出力される。一方、バンクが＆Ｈ
００であるので、図１（Ｂ）において、セレクト信号Ｃ
Ｓ１及びＣＳ２が高レベルとなる。したがって、バンク
＆Ｈ００のままでＲＡＭ１３及びＲＯＭ１２をデータア
クセスすることができる。
【００２４】この第２実施例によれば、２つのバンクを
もつＲＯＭ１２の両バンクでの下位アドレスを異ならせ
ることができるが、上記第１実施例に比し構成が複雑に
なる。なお、本発明には他にも種々の変形例が含まれ
る。例えば、図２において、ＲＯＭ１２の第２アドレス
領域を、ＭＰＵ１０の外部に接続される不図示のＲＡＭ
と同一バンクにする構成であってもよい。
もつＲＯＭ１２の両バンクでの下位アドレスを異ならせ
ることができるが、上記第１実施例に比し構成が複雑に
なる。なお、本発明には他にも種々の変形例が含まれ
る。例えば、図２において、ＲＯＭ１２の第２アドレス
領域を、ＭＰＵ１０の外部に接続される不図示のＲＡＭ
と同一バンクにする構成であってもよい。
【００２５】
【発明の効果】以上説明した如く、本発明に係る情報処
理装置では、ＲＡＭ又はＲＯＭのいずれをデータアクセ
スする場合も、データアクセスバンクレジスタの内容を
第２バンクにしておけばよいので、ＲＯＭに格納された
定数データを予めＲＡＭへ転送することによるＲＡＭの
記憶容量の無駄を省くことができ、ＲＯＭに格納される
プログラムをより短くすることができ、かつ、プログラ
ム実行時間を短縮することができるという優れた効果を
奏する。
理装置では、ＲＡＭ又はＲＯＭのいずれをデータアクセ
スする場合も、データアクセスバンクレジスタの内容を
第２バンクにしておけばよいので、ＲＯＭに格納された
定数データを予めＲＡＭへ転送することによるＲＡＭの
記憶容量の無駄を省くことができ、ＲＯＭに格納される
プログラムをより短くすることができ、かつ、プログラ
ム実行時間を短縮することができるという優れた効果を
奏する。
【００２６】本発明の第１態様によれば、構成が特に簡
単になるという効果を奏する。本発明の第２態様によれ
ば、２つのバンクをもつＲＯＭの両バンクでの下位アド
レスを異ならせることができる。本発明の第３態様によ
れば、ＲＯＭ及びＲＡＭの記憶容量が比較的少ないの
で、本発明の上記効果が著しい。
単になるという効果を奏する。本発明の第２態様によれ
ば、２つのバンクをもつＲＯＭの両バンクでの下位アド
レスを異ならせることができる。本発明の第３態様によ
れば、ＲＯＭ及びＲＡＭの記憶容量が比較的少ないの
で、本発明の上記効果が著しい。
【図１】バンクデコード回路を構成するセレクト信号Ｃ
Ｓ１＆ＣＳ２生成回路図である。
Ｓ１＆ＣＳ２生成回路図である。
【図２】マイクロプロセッサユニットの概略構成を示す
ブロック図である。
ブロック図である。
【図３】マイクロプロセッサユニット内部のメモリマッ
プである。
プである。
【図４】アドレス判別・変換回路図である。
【図５】従来のマイクロプロセッサユニットのメモリマ
ップである。
ップである。
１０ ＭＰＵ １１ ＣＰＵ １２ ＲＯＭ １３ ＲＡＭ １６ バンクデコード回路 ２０、２０Ａ セレクト信号ＣＳ１＆ＣＳ２生成回路 ２１ 第１バンク判定回路 ２２ 第２バンク判定回路 ３０ アドレス判別・変換回路 ３１ セレクタ ３２ アドレス変換回路
Claims (4)
- 【請求項１】 上位アドレスでバンクが区別され、プロ
グラム及び定数データが格納され第１セレクト信号（Ｃ
Ｓ１）で選択されるＲＯＭ（１２）が第１バンクに割当
てられ、第２セレクト信号（ＣＳ２）で選択されデータ
がアクセスされるＲＡＭ（１３）が第２バンクに割当て
られ、命令語アクセス用バンクを保持するレジスタ（Ｒ
１）とデータアクセス用バンクを保持するレジスタ（Ｒ
２）とをＣＰＵ（１１）に備えた情報処理装置におい
て、 該上位アドレスに基づいて該バンクを判定し、該第１バ
ンク又は該第２バンクであると判定したときは該第１セ
レクト信号を生成し、該第２バンクであると判定したと
きは該第２セレクト信号を生成するバンクデコード回路
（１６）を備え、全アドレスから該上位アドレスを除い
た下位アドレスの領域が該ＲＯＭと該ＲＡＭとで異なる
ようにしたことを特徴とする情報処理装置。 - 【請求項２】 前記第１バンクはその各ビットが同一値
であり、前記第２バンクはその各ビットが該同一値を反
転した値であり、 前記バンクデコード回路（１６）は、前記上位アドレス
が供給されるアンドゲート（２１Ａ）又はノアゲート
（２２Ａ）の出力により該第１バンク又は該第２バンク
であると判定することを特徴とする請求項１記載の情報
処理装置。 - 【請求項３】 請求項１又は２にさらに、 バンクが前記第２バンクであり、かつ、前記下位アドレ
スが前記ＲＡＭ（１３）の下位アドレス領域外であるこ
とを判別するアドレス判別回路（３３〜３５）と、 該ＲＡＭの該下位アドレス領域外において、該下位アド
レスを前記ＲＯＭ（１２）の下位アドレスに変換するア
ドレス変換回路（３２）と、 該判別が行われた行われたとき、該アドレス変換回路の
出力を選択し、該判別が行われなかったとき、該下位ア
ドレスを選択するセレクタ（３１）と、 を有し、該セレクタで選択された出力を該ＲＯＭ及び該
ＲＡＭの該下位アドレスの指定に用いることを特徴とす
る情報処理装置。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
情報処理装置をワンチップ化したことを特徴とするマイ
クロプロセッサユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15584193A JP3449749B2 (ja) | 1993-06-25 | 1993-06-25 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15584193A JP3449749B2 (ja) | 1993-06-25 | 1993-06-25 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0713860A true JPH0713860A (ja) | 1995-01-17 |
| JP3449749B2 JP3449749B2 (ja) | 2003-09-22 |
Family
ID=15614672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15584193A Expired - Lifetime JP3449749B2 (ja) | 1993-06-25 | 1993-06-25 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3449749B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7992618B2 (en) | 2008-01-18 | 2011-08-09 | Plus Stationery Corporation | Coating-film transfer tool |
-
1993
- 1993-06-25 JP JP15584193A patent/JP3449749B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7992618B2 (en) | 2008-01-18 | 2011-08-09 | Plus Stationery Corporation | Coating-film transfer tool |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3449749B2 (ja) | 2003-09-22 |
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