JPH0713876A - レディ信号制御回路 - Google Patents
レディ信号制御回路Info
- Publication number
- JPH0713876A JPH0713876A JP5158460A JP15846093A JPH0713876A JP H0713876 A JPH0713876 A JP H0713876A JP 5158460 A JP5158460 A JP 5158460A JP 15846093 A JP15846093 A JP 15846093A JP H0713876 A JPH0713876 A JP H0713876A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- ready
- gate
- cpu
- nand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 40
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 レディ信号によるＣＰＵの処理の中断を防止
する。 【構成】 周辺デバイスへのアクセス時、ＮＡＮＤ（否
定論理積）ゲート１からの制御信号１４がＨＩＧＨとな
り、ＣＰＵのレディ信号２１がアクティヴとなる。同時
にカウンター回路３はリセット命令スタートし、カウン
タ値が所定の値となった時に制御信号１７をＨＩＧＨ出
力する。制御信号（キャリア信号）１７がＨＩＧＨとな
ると、制御回路４では各周辺デバイスからのレディ信号
１８，１９，２０の何れかがアクティヴであっても、Ｃ
ＰＵのレディ信号２１を強制的にインアクティヴとす
る。
する。 【構成】 周辺デバイスへのアクセス時、ＮＡＮＤ（否
定論理積）ゲート１からの制御信号１４がＨＩＧＨとな
り、ＣＰＵのレディ信号２１がアクティヴとなる。同時
にカウンター回路３はリセット命令スタートし、カウン
タ値が所定の値となった時に制御信号１７をＨＩＧＨ出
力する。制御信号（キャリア信号）１７がＨＩＧＨとな
ると、制御回路４では各周辺デバイスからのレディ信号
１８，１９，２０の何れかがアクティヴであっても、Ｃ
ＰＵのレディ信号２１を強制的にインアクティヴとす
る。
Description
【０００１】
【産業上の利用分野】本発明は、レディ信号制御回路に
関し、特にＣＰＵから周辺デバイスへのデータの読み込
み及び書き込みを行う場合のレディ信号制御回路に関す
る。
関し、特にＣＰＵから周辺デバイスへのデータの読み込
み及び書き込みを行う場合のレディ信号制御回路に関す
る。
【０００２】
【従来の技術】従来、ＣＰＵのレディ信号制御回路は、
ＣＰＵから各周辺デバイスに対してのデータの読み込み
及び書き込みを行う場合、アクセス時間の遅い周辺デバ
イスに対してはＣＰＵのサイクルに対してウェイトステ
ート信号を挿入するために、各周辺デバイスから送信さ
れる各レディ信号を直接、ＣＰＵのレディ信号の入力と
して用いる構成となっている。
ＣＰＵから各周辺デバイスに対してのデータの読み込み
及び書き込みを行う場合、アクセス時間の遅い周辺デバ
イスに対してはＣＰＵのサイクルに対してウェイトステ
ート信号を挿入するために、各周辺デバイスから送信さ
れる各レディ信号を直接、ＣＰＵのレディ信号の入力と
して用いる構成となっている。
【０００３】
【発明が解決しようとする課題】従来のレディ信号制御
回路では、各周辺デバイスからの各レディ信号を直接、
ＣＰＵのレディ信号の入力としているために、ＣＰＵか
らの各周辺デバイスへのデータの読み込み及び書き込み
を実行中（つまり周辺デバイスからのレディ信号がアク
ティヴ中）に、該周辺デバイスの障害等により該レディ
信号がインアクティヴ（該周辺デバイスとＣＰＵ間にお
いて、データの読み込み及び書き込みが実行終了）にな
らない場合、ＣＰＵでは該レディ信号がインアクティヴ
とならないため、ＣＰＵウェイトサイクルが延々挿入さ
れる状態（Ｈａｌｔ状態）とる。
回路では、各周辺デバイスからの各レディ信号を直接、
ＣＰＵのレディ信号の入力としているために、ＣＰＵか
らの各周辺デバイスへのデータの読み込み及び書き込み
を実行中（つまり周辺デバイスからのレディ信号がアク
ティヴ中）に、該周辺デバイスの障害等により該レディ
信号がインアクティヴ（該周辺デバイスとＣＰＵ間にお
いて、データの読み込み及び書き込みが実行終了）にな
らない場合、ＣＰＵでは該レディ信号がインアクティヴ
とならないため、ＣＰＵウェイトサイクルが延々挿入さ
れる状態（Ｈａｌｔ状態）とる。
【０００４】このため、該周辺デバイスへの読み込み処
理及び書き込み処理をＣＰＵが自力で終了することが不
可能となる。また、プログラムの実行が停止した状態と
なる等の問題が生じる。
理及び書き込み処理をＣＰＵが自力で終了することが不
可能となる。また、プログラムの実行が停止した状態と
なる等の問題が生じる。
【０００５】
【課題を解決するための手段】上述した問題点を解決す
るための本発明によるレディ信号制御回路の要旨とする
ところは、以下の２項に存ずる。
るための本発明によるレディ信号制御回路の要旨とする
ところは、以下の２項に存ずる。
【０００６】［１］ システムクロック信号を同期クロ
ックとして用いて、計算及び制御を行うコンピュータの
中央処理部であるＣＰＵの入出力同期制御方法の１つで
あるレディ信号制御回路において、ＣＰＵがデータの読
み込みおよび書き込みを行う複数の周辺デバイスへの選
択信号（１１，１２，１３）を受け、演算結果を出力す
るＮＡＮＤ（否定論理積）ゲート（１）と、ＮＡＮＤ
（否定論理積）ゲート（１）の出力信号（１４）を受
け、予め定められた時間幅のパルス信号（１５）を発生
するモノマルチ回路（２）と、モノマルチ回路（２）の
出力パルス信号（１５）によりリセット命令を行い、前
記システムクロック信号を計数してカウント値を求め、
所定のカウント値に達した時に制御信号（キャリー信
号）（１７）を出力するカウンター回路（３）と、複数
の前記周辺デバイスからのレディ信号（１８，１９，２
０）を受け、ＮＡＮＤ（否定論理積）ゲート（１）の出
力信号（１４）及びカウンター回路（３）のキャリー信
号（１７）を受け、前記ＣＰＵの前記サイクルに対して
前記ウェイトステート信号を発生させるためのＣＰＵの
レディ信号（２１）を出力する制御回路（４）から構成
されることを特徴とするレディ信号制御回路。
ックとして用いて、計算及び制御を行うコンピュータの
中央処理部であるＣＰＵの入出力同期制御方法の１つで
あるレディ信号制御回路において、ＣＰＵがデータの読
み込みおよび書き込みを行う複数の周辺デバイスへの選
択信号（１１，１２，１３）を受け、演算結果を出力す
るＮＡＮＤ（否定論理積）ゲート（１）と、ＮＡＮＤ
（否定論理積）ゲート（１）の出力信号（１４）を受
け、予め定められた時間幅のパルス信号（１５）を発生
するモノマルチ回路（２）と、モノマルチ回路（２）の
出力パルス信号（１５）によりリセット命令を行い、前
記システムクロック信号を計数してカウント値を求め、
所定のカウント値に達した時に制御信号（キャリー信
号）（１７）を出力するカウンター回路（３）と、複数
の前記周辺デバイスからのレディ信号（１８，１９，２
０）を受け、ＮＡＮＤ（否定論理積）ゲート（１）の出
力信号（１４）及びカウンター回路（３）のキャリー信
号（１７）を受け、前記ＣＰＵの前記サイクルに対して
前記ウェイトステート信号を発生させるためのＣＰＵの
レディ信号（２１）を出力する制御回路（４）から構成
されることを特徴とするレディ信号制御回路。
【０００７】［２］ 制御回路（４）が、前記各周辺デ
バイスからのレディ信号（１８，１９，２０）を受け論
理積演算を行うを行うＡＮＤ（論理積）ゲート（３１）
と、ＡＮＤ（論理積）ゲート（３１）の出力とカウンタ
ー回路（３）からの制御信号（キャリア信号）（１７）
との否定論理和演算を行うＮＯＲ（否定論理和）ゲート
（３２）と、ＮＯＲ（否定論理和）ゲート（３２）の出
力と制御信号（キャリア信号）（１４）との否定論理積
演算を行うＮＡＮＤ（否定論理積）（３３）ゲートとか
ら構成され、ＮＡＮＤ（否定論理積）ゲート（３３）か
らの出力（２１）をＣＰＵのレディ信号とすることを特
徴とする請求項１記載のレディ信号制御回路。
バイスからのレディ信号（１８，１９，２０）を受け論
理積演算を行うを行うＡＮＤ（論理積）ゲート（３１）
と、ＡＮＤ（論理積）ゲート（３１）の出力とカウンタ
ー回路（３）からの制御信号（キャリア信号）（１７）
との否定論理和演算を行うＮＯＲ（否定論理和）ゲート
（３２）と、ＮＯＲ（否定論理和）ゲート（３２）の出
力と制御信号（キャリア信号）（１４）との否定論理積
演算を行うＮＡＮＤ（否定論理積）（３３）ゲートとか
ら構成され、ＮＡＮＤ（否定論理積）ゲート（３３）か
らの出力（２１）をＣＰＵのレディ信号とすることを特
徴とする請求項１記載のレディ信号制御回路。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は、本発明の第１の実施例を示すブロ
ック図であり、図２は、図１中の制御回路４の回路図で
あり、図３は、第１の実施例についてのタイミング図で
ある。
ック図であり、図２は、図１中の制御回路４の回路図で
あり、図３は、第１の実施例についてのタイミング図で
ある。
【００１０】ＣＰＵがデータの読み込みおよび書き込み
を行う複数の周辺デバイスへの選択信号１１，１２，１
３を受け、演算結果を出力するＮＡＮＤ（否定論理積）
ゲート１と、ＮＡＮＤ（否定論理積）ゲート１の出力信
号１４を受け、予め定められた時間幅のパルス信号１５
を発生するモノマルチ回路２と、モノマルチ回路２の出
力パルス信号１５によりリセット命令を行い、前記シス
テムクロック信号を計数してカウント値を求め、所定の
カウント値に達した時に制御信号（キャリー信号）１７
を出力するカウンター回路３と、複数の前記周辺デバイ
スからのレディ信号１８，１９，２０を受け、ＮＡＮＤ
（否定論理積）ゲート１の出力信号１４及びカウンター
回路３のキャリー信号１７を受け、前記ＣＰＵの前記サ
イクルに対して前記ウェイトステート信号を発生させる
ためのＣＰＵのレディ信号２１を出力する制御回路４か
ら構成される。
を行う複数の周辺デバイスへの選択信号１１，１２，１
３を受け、演算結果を出力するＮＡＮＤ（否定論理積）
ゲート１と、ＮＡＮＤ（否定論理積）ゲート１の出力信
号１４を受け、予め定められた時間幅のパルス信号１５
を発生するモノマルチ回路２と、モノマルチ回路２の出
力パルス信号１５によりリセット命令を行い、前記シス
テムクロック信号を計数してカウント値を求め、所定の
カウント値に達した時に制御信号（キャリー信号）１７
を出力するカウンター回路３と、複数の前記周辺デバイ
スからのレディ信号１８，１９，２０を受け、ＮＡＮＤ
（否定論理積）ゲート１の出力信号１４及びカウンター
回路３のキャリー信号１７を受け、前記ＣＰＵの前記サ
イクルに対して前記ウェイトステート信号を発生させる
ためのＣＰＵのレディ信号２１を出力する制御回路４か
ら構成される。
【００１１】図１において、ＮＡＮＤ（否定論理積）ゲ
ート１は、ＣＰＵからデータの読み込み及び書き込みを
行う場合に、アクセス時間が遅いためにウェイトステー
ト信号の挿入を必要とする全周辺デバイスに対する選択
信号１１，１２，１３を受け、否定論理積演算を行い制
御信号１４を出力する。
ート１は、ＣＰＵからデータの読み込み及び書き込みを
行う場合に、アクセス時間が遅いためにウェイトステー
ト信号の挿入を必要とする全周辺デバイスに対する選択
信号１１，１２，１３を受け、否定論理積演算を行い制
御信号１４を出力する。
【００１２】モノマルチ回路２は、ＮＡＮＤ（否定論理
積）ゲート１からの制御信号１４を受け、制御信号１４
がＬＯＷレベルからＨＩＧＨレベルへ立ち上がるタイミ
ングをトリガとして、予め定められた時間ＬＯＷレベル
のパルス信号１５を発生する。
積）ゲート１からの制御信号１４を受け、制御信号１４
がＬＯＷレベルからＨＩＧＨレベルへ立ち上がるタイミ
ングをトリガとして、予め定められた時間ＬＯＷレベル
のパルス信号１５を発生する。
【００１３】カウンター回路３は、モノマルチ回路２か
ら出力されるパルス信号１５をリセット命令信号として
受け、リセット命令終了後、クロック信号１６に同期し
てカウント値の計数を行い、予め定められた値になった
場合に１クロック分ＨＩＧＨレベルのパルス信号となる
制御信号（キャリア信号）１７を出力する。
ら出力されるパルス信号１５をリセット命令信号として
受け、リセット命令終了後、クロック信号１６に同期し
てカウント値の計数を行い、予め定められた値になった
場合に１クロック分ＨＩＧＨレベルのパルス信号となる
制御信号（キャリア信号）１７を出力する。
【００１４】制御回路４は、前記各周辺デバイスからの
レディ信号１８，１９，２０を受け論理積演算を行うを
行うＡＮＤ（論理積）ゲート３１と、該ＡＮＤ（論理
積）ゲートの出力とカウンター回路３からの制御信号
（キャリア信号）１７との否定論理和演算を行うＮＯＲ
（否定論理和）ゲート３２と、ＮＯＲ（否定論理和）ゲ
ート３２の出力と制御信号（キャリア信号）１４との否
定論理積演算を行うＮＡＮＤ（否定論理積）ゲート３３
とから構成される。
レディ信号１８，１９，２０を受け論理積演算を行うを
行うＡＮＤ（論理積）ゲート３１と、該ＡＮＤ（論理
積）ゲートの出力とカウンター回路３からの制御信号
（キャリア信号）１７との否定論理和演算を行うＮＯＲ
（否定論理和）ゲート３２と、ＮＯＲ（否定論理和）ゲ
ート３２の出力と制御信号（キャリア信号）１４との否
定論理積演算を行うＮＡＮＤ（否定論理積）ゲート３３
とから構成される。
【００１５】また、ＮＡＮＤ（否定論理積）ゲート（３
３）からの出力２１はＣＰＵのレディ信号となる。
３）からの出力２１はＣＰＵのレディ信号となる。
【００１６】制御回路４は、各周辺デバイスからのレデ
ィ信号１８，１９，２０を受け、ＮＡＮＤ（否定論理
積）ゲート１からの制御信号（キャリア信号）１４、及
びカウンター回路３からの制御信号（キャリア信号）１
７によって、制御信号１４がＬＯＷレベルまたは制御信
号（キャリア信号）１７がＨＩＧＨレベルの場合は、各
周辺デバイスからのレディ信号１８，１９，２０によら
ずＣＰＵのレディ信号２１をＨＩＧＨレベルにし、制御
信号１４がＨＩＧＨレベルかつ制御信号（キャリア信
号）１７がＬＯＷレベルの時は、各周辺デバイスからの
レディ信号１８，１９，２０の何れかがＬＯＷレベルの
時は、ＣＰＵのレディ信号２１をＬＯＷレベルとして出
力する。
ィ信号１８，１９，２０を受け、ＮＡＮＤ（否定論理
積）ゲート１からの制御信号（キャリア信号）１４、及
びカウンター回路３からの制御信号（キャリア信号）１
７によって、制御信号１４がＬＯＷレベルまたは制御信
号（キャリア信号）１７がＨＩＧＨレベルの場合は、各
周辺デバイスからのレディ信号１８，１９，２０によら
ずＣＰＵのレディ信号２１をＨＩＧＨレベルにし、制御
信号１４がＨＩＧＨレベルかつ制御信号（キャリア信
号）１７がＬＯＷレベルの時は、各周辺デバイスからの
レディ信号１８，１９，２０の何れかがＬＯＷレベルの
時は、ＣＰＵのレディ信号２１をＬＯＷレベルとして出
力する。
【００１７】更に具体的に第１実施例について、図２を
用いて回路の動作を説明する。
用いて回路の動作を説明する。
【００１８】ＣＰＵからのデータの読み込み及び書き込
みを行う場合に、ＣＰＵサイクルに対してウェイトステ
ート信号を挿入する必要のない周辺デバイスとの処理時
には、ＮＡＮＤ（否定論理積）ゲート１に入力される周
辺デバイス選択信号１１，１２，１３は何れも非選択
（ＨＩＧＨレベル）となるので、ＮＡＮＤ（否定論理
積）ゲート１から出力される制御信号１４はＬＯＷレベ
ルとなり、制御回路４ではＣＰＵのレディ信号２１をイ
ンアクティヴ（ＨＩＧＨレベル）状態にして出力する。
その結果、この場合は外部レディ入力からのＣＰＵサイ
クルに対するウェイトステート信号の挿入は行われな
い。
みを行う場合に、ＣＰＵサイクルに対してウェイトステ
ート信号を挿入する必要のない周辺デバイスとの処理時
には、ＮＡＮＤ（否定論理積）ゲート１に入力される周
辺デバイス選択信号１１，１２，１３は何れも非選択
（ＨＩＧＨレベル）となるので、ＮＡＮＤ（否定論理
積）ゲート１から出力される制御信号１４はＬＯＷレベ
ルとなり、制御回路４ではＣＰＵのレディ信号２１をイ
ンアクティヴ（ＨＩＧＨレベル）状態にして出力する。
その結果、この場合は外部レディ入力からのＣＰＵサイ
クルに対するウェイトステート信号の挿入は行われな
い。
【００１９】ＣＰＵからのデータの読み込み及び書き込
みを行う場合に、ＣＰＵサイクルに対してウェイトステ
ート信号を挿入する必要がある周辺デバイスとの処理時
には、ＮＡＮＤ（否定論理積）ゲート１に入力される周
辺デバイス選択信号１１，１２，１３の中で例として周
辺デバイス選択信号１１が選択（ＬＯＷレベル）とな
り、ＮＡＮＤ（否定論理積）ゲート１から出力される制
御信号１４はアクティヴ（ＨＩＧＨレベル）状態とな
る。
みを行う場合に、ＣＰＵサイクルに対してウェイトステ
ート信号を挿入する必要がある周辺デバイスとの処理時
には、ＮＡＮＤ（否定論理積）ゲート１に入力される周
辺デバイス選択信号１１，１２，１３の中で例として周
辺デバイス選択信号１１が選択（ＬＯＷレベル）とな
り、ＮＡＮＤ（否定論理積）ゲート１から出力される制
御信号１４はアクティヴ（ＨＩＧＨレベル）状態とな
る。
【００２０】制御信号１４を受けて制御回路４では、レ
ディ信号１８，１９，２０を論理和演算結果をそのまま
ＣＰＵのレディ信号２１として出力する。
ディ信号１８，１９，２０を論理和演算結果をそのまま
ＣＰＵのレディ信号２１として出力する。
【００２１】例えば、レディ信号１８がアクティヴ（Ｌ
ＯＷレベル）となれば、ＣＰＵのレディ信号２１はレデ
ィ信号１８に同期してアクティヴ（ＬＯＷレベル）とな
る。選択中の周辺デバイスからのレディ信号１８が所定
の時間経過後インアクティヴ（ＨＩＧＨレベル）となれ
ば、ＣＰＵのレディ信号２１も同時にインアクティヴ
（ＨＩＧＨレベル）となり、ＣＰＵの１サイクルが終了
し、次のサイクルへ処理を移行する。
ＯＷレベル）となれば、ＣＰＵのレディ信号２１はレデ
ィ信号１８に同期してアクティヴ（ＬＯＷレベル）とな
る。選択中の周辺デバイスからのレディ信号１８が所定
の時間経過後インアクティヴ（ＨＩＧＨレベル）となれ
ば、ＣＰＵのレディ信号２１も同時にインアクティヴ
（ＨＩＧＨレベル）となり、ＣＰＵの１サイクルが終了
し、次のサイクルへ処理を移行する。
【００２２】選択中の周辺デバイスからのレディ信号１
８が所定の時間を経過してもインアクティヴ（ＨＩＧＨ
レベル）とならない場合、ＣＰＵのレディ信号２１もア
クティヴ（ＬＯＷレベル）状態が継続されることとな
る。
８が所定の時間を経過してもインアクティヴ（ＨＩＧＨ
レベル）とならない場合、ＣＰＵのレディ信号２１もア
クティヴ（ＬＯＷレベル）状態が継続されることとな
る。
【００２３】Ｈａｌｔ状態が継続されるとＣＰＵは次の
処理へ移行することが出来なくなる。
処理へ移行することが出来なくなる。
【００２４】この状態を回避するためにＣＰＵのレディ
信号２１をある一定時間が経過後強制的にインアクティ
ヴ（ＨＩＧＨレベル）にする必要がある。この一定時間
の計測をカウンター回路３で行う。カウンター回路３で
は、ＮＡＮＤ（否定論理積）ゲート１からの制御信号１
４がＬＯＷレベルからＨＩＧＨレベルへ変化したタイミ
ングに併せてモノマルチ回路２から出力されるパルス信
号１５によりリセット命令された後、クロック信号１６
に同期して計数を行う。
信号２１をある一定時間が経過後強制的にインアクティ
ヴ（ＨＩＧＨレベル）にする必要がある。この一定時間
の計測をカウンター回路３で行う。カウンター回路３で
は、ＮＡＮＤ（否定論理積）ゲート１からの制御信号１
４がＬＯＷレベルからＨＩＧＨレベルへ変化したタイミ
ングに併せてモノマルチ回路２から出力されるパルス信
号１５によりリセット命令された後、クロック信号１６
に同期して計数を行う。
【００２５】例えば、４クロック分計数を行うとする
と、４クロック分計数時にカウンター回路３は１クロッ
ク分ＨＩＧＨレベルの制御信号（キャリア信号）１７を
出力する。制御信号（キャリア信号）１７がＨＩＧＨレ
ベルとなった場合、制御回路４では周辺デバイスからの
レディ信号１８，１９，２０の状態に関係なく、ＣＰＵ
のレディ信号２１をインアクティヴ（ＨＩＧＨレベル）
状態とする。この結果、ＣＰＵではウェイトステート信
号の挿入が終了し、次サイクルへ処理の移行が行われ
る。
と、４クロック分計数時にカウンター回路３は１クロッ
ク分ＨＩＧＨレベルの制御信号（キャリア信号）１７を
出力する。制御信号（キャリア信号）１７がＨＩＧＨレ
ベルとなった場合、制御回路４では周辺デバイスからの
レディ信号１８，１９，２０の状態に関係なく、ＣＰＵ
のレディ信号２１をインアクティヴ（ＨＩＧＨレベル）
状態とする。この結果、ＣＰＵではウェイトステート信
号の挿入が終了し、次サイクルへ処理の移行が行われ
る。
【００２６】
【発明の効果】以上説明したように、本発明によるレデ
ィ信号制御回路は、周辺デバイスからのレディ信号が周
辺デバイスの障害時によりアクティヴ状態から回復しな
い場合に、ある時間経過後強制的にインアクティヴにす
ることにより、ＣＰＵ処理の中断を防止することができ
るという効果を有する。
ィ信号制御回路は、周辺デバイスからのレディ信号が周
辺デバイスの障害時によりアクティヴ状態から回復しな
い場合に、ある時間経過後強制的にインアクティヴにす
ることにより、ＣＰＵ処理の中断を防止することができ
るという効果を有する。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１中の制御回路４の回路図である。
【図３】図１の第１の実施例についてのタイミング図で
ある。
ある。
１ ＮＡＮＤ（否定論理積）ゲート ２ モノマルチ回路 ３ カウンター回路 ４ 制御回路 １１ 周辺デバイス選択信号 １２ 周辺デバイス選択信号 １３ 周辺デバイス選択信号 １４ 制御信号 １５ パルス信号 １６ クロック信号 １７ 制御信号（キャリア信号） １８ レディ信号 １９ レディ信号 ２０ レディ信号 ２１ ＣＰＵのレディ信号 ３１ ＡＮＤ（論理積）ゲート ３２ ＮＯＲ（否定論理和）ゲート ３３ ＮＡＮＤ（否定論理積）ゲート
Claims (2)
- 【請求項１】 システムクロック信号を同期クロックと
して用いて計算及び制御を行うコンピュータの中央処理
部であるＣＰＵと周辺デバイス（磁気ディスク、ＲＡ
Ｍ，ＲＯＭ等）とがデータの送出または受信の準備が出
来ているか否かを判定するレディ信号の制御回路におい
て、 前記ＣＰＵがデータの前記読み込みおよび書き込みを行
う複数の前記周辺デバイスへの選択信号を受け、演算結
果を出力するＮＡＮＤ（否定論理積）ゲートと、 前記ＮＡＮＤ（否定論理積）ゲートの出力信号を受け、
予め定められた時間幅のパルス信号を発生するモノマル
チ回路と、 前記モノマルチ回路の出力パルス信号によりリセット命
令を行い、前記システムクロック信号を計数してカウン
ト値を求め、所定のカウント値に達した時に制御信号
（キャリー信号）を出力するカウンター回路と、 複数の前記周辺デバイスからの前記レディ信号を受け、
前記ＮＡＮＤ（否定論理積）ゲートの出力信号及び前記
カウンター回路のキャリー信号を受け、前記周辺デバイ
ス（磁気ディスク、ＲＡＭ，ＲＯＭ等）との速度を合わ
せるために前記ＣＰＵのマシンサイクルに対して挿入さ
れるウェイトステート信号を発生させるための前記レデ
ィ信号を出力する制御回路から構成されることを特徴と
するレディ信号制御回路。 - 【請求項２】 前記制御回路が、前記各周辺デバイスか
らのレディ信号を受け論理積演算を行うを行うＡＮＤ
（論理積）ゲートと、 該ＡＮＤ（論理積）ゲートの出力と前記カウンター回路
からの前記制御信号（キャリア信号）との否定論理和演
算を行うＮＯＲ（否定論理和）ゲートと、 該ＮＯＲ（否定論理和）ゲートの出力と前記制御信号
（キャリア信号）との否定論理積演算を行うＮＡＮＤ
（否定論理積）ゲートとから構成され、 該ＮＡＮＤ（否定論理積）ゲートからの出力をＣＰＵの
レディ信号とすることを特徴とする請求項１記載のレデ
ィ信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158460A JPH0713876A (ja) | 1993-06-29 | 1993-06-29 | レディ信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158460A JPH0713876A (ja) | 1993-06-29 | 1993-06-29 | レディ信号制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713876A true JPH0713876A (ja) | 1995-01-17 |
Family
ID=15672231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158460A Pending JPH0713876A (ja) | 1993-06-29 | 1993-06-29 | レディ信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713876A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121553A (ja) * | 1984-07-04 | 1986-01-30 | Fujitsu Ltd | プロセツサへのレデイ状態通知方式 |
| JPS6455661A (en) * | 1987-08-26 | 1989-03-02 | Mitsubishi Electric Corp | Data processor |
| JPH0363856A (ja) * | 1989-08-02 | 1991-03-19 | Nec Corp | マイクロコンピュータシステム |
-
1993
- 1993-06-29 JP JP5158460A patent/JPH0713876A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121553A (ja) * | 1984-07-04 | 1986-01-30 | Fujitsu Ltd | プロセツサへのレデイ状態通知方式 |
| JPS6455661A (en) * | 1987-08-26 | 1989-03-02 | Mitsubishi Electric Corp | Data processor |
| JPH0363856A (ja) * | 1989-08-02 | 1991-03-19 | Nec Corp | マイクロコンピュータシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100232322B1 (ko) | 동기형 반도체 기억 장치 | |
| US4386401A (en) | High speed processing restarting apparatus | |
| CN1629980B (zh) | 用于降低地址存取时间的半导体存储设备及其操作方法 | |
| JP2000506301A (ja) | 高速コマンド入力を有する簡単化されたクロックドｄｒａｍ | |
| US5537582A (en) | Bus interface circuitry for synchronizing central processors running at multiple clock frequencies to other computer system circuitry | |
| JPS58192148A (ja) | 演算処理装置 | |
| CN117116323A (zh) | 对单端口sram进行读写的方法、fifo模块、芯片 | |
| CN115527579A (zh) | Fifo存储器读写数据的方法、装置、芯片及介质 | |
| JPH0713876A (ja) | レディ信号制御回路 | |
| CN101667448B (zh) | 存储器存取控制装置及其相关控制方法 | |
| JP2784001B2 (ja) | プログラマブルコントローラの命令処理回路 | |
| JPS6259829B2 (ja) | ||
| JPS5916054A (ja) | マイクロ・プロセツサ | |
| SU1711173A1 (ru) | Устройство приоритетного доступа к общей шине | |
| JP2536102B2 (ja) | デ―タ処理装置 | |
| JPS6214868B2 (ja) | ||
| JPH02178745A (ja) | シングルチップマイクロコンピュータ | |
| KR100246459B1 (ko) | 고속 다이나믹 램 인터페이스 제어 장치 및 방법 | |
| JPH02310888A (ja) | スタティックランダムアクセスメモリ | |
| JPS5829194A (ja) | 情報処理装置 | |
| SU1254462A1 (ru) | Устройство дл вычислени булевых функций | |
| JPH0675902A (ja) | Ｄｍａ転送回路 | |
| JP2544015B2 (ja) | マイクロプログラム処理装置 | |
| JPH04349515A (ja) | データ処理装置 | |
| JPH03156674A (ja) | ベクトル処理装置及びベクトル処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960820 |