JPH0713979B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0713979B2 JPH0713979B2 JP59110864A JP11086484A JPH0713979B2 JP H0713979 B2 JPH0713979 B2 JP H0713979B2 JP 59110864 A JP59110864 A JP 59110864A JP 11086484 A JP11086484 A JP 11086484A JP H0713979 B2 JPH0713979 B2 JP H0713979B2
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- JP
- Japan
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- region
- source
- drain
- gate
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体素子の製造方法に関し、特にショットキ
ゲートFETの製造方法に関するものである。
ゲートFETの製造方法に関するものである。
（従来の技術） 例えば、GaAs MESFETの高速化のためには、電極間の距
離を小さくする必要があり、つまりソース・ゲート間及
びゲート・ドレイン間にはいる寄生抵抗を極力小さくす
る必要があり、通常、セルフアライメント工程によっ
て、ゲート電極とソース領域及びドレイン領域とを自己
整合的に形成している。日経エレクトロニクス1981.3.1
6 第72頁〜第75頁に開示されている様にセルフアライ
メント工程を用いたGaAs MESFETの製法においては、一
般に、まず、GaAs半絶縁基板のチャンネル領域を含む予
定領域にドナの選択イオン注入を行ない、その後アニー
ルすることによってｎ形活性領域を形成し、その上に耐
熱性のゲート電極を形成する。次いで、このゲート電極
をマスクとしてドナーの選択イオン注入を行うことによ
ってｎ形活性領域よりも高濃度で深いイオン注入領域を
形成し、その後800℃20分程度のアニールを行なうこと
によって、チャンネル領域に接するソース領域とドレイ
ン領域とを形成し、その後、オーミック性のソース電極
とドレイン電極とを形成する。このような方法において
は、ソース領域あるいはドレイン領域のイオン注入のエ
ネルギーあるいはイオン注入ドーズ量を増大させること
により、深く高キャリア濃度に形成して、ゲート・ソー
ス間及びゲート・ドレイン間の寄生抵抗を減じることが
できる。
離を小さくする必要があり、つまりソース・ゲート間及
びゲート・ドレイン間にはいる寄生抵抗を極力小さくす
る必要があり、通常、セルフアライメント工程によっ
て、ゲート電極とソース領域及びドレイン領域とを自己
整合的に形成している。日経エレクトロニクス1981.3.1
6 第72頁〜第75頁に開示されている様にセルフアライ
メント工程を用いたGaAs MESFETの製法においては、一
般に、まず、GaAs半絶縁基板のチャンネル領域を含む予
定領域にドナの選択イオン注入を行ない、その後アニー
ルすることによってｎ形活性領域を形成し、その上に耐
熱性のゲート電極を形成する。次いで、このゲート電極
をマスクとしてドナーの選択イオン注入を行うことによ
ってｎ形活性領域よりも高濃度で深いイオン注入領域を
形成し、その後800℃20分程度のアニールを行なうこと
によって、チャンネル領域に接するソース領域とドレイ
ン領域とを形成し、その後、オーミック性のソース電極
とドレイン電極とを形成する。このような方法において
は、ソース領域あるいはドレイン領域のイオン注入のエ
ネルギーあるいはイオン注入ドーズ量を増大させること
により、深く高キャリア濃度に形成して、ゲート・ソー
ス間及びゲート・ドレイン間の寄生抵抗を減じることが
できる。
（発明が解決しようとする問題点） しかしながら、イオン注入エネルギー及びイオン注入ド
ーズ量に依存して基板中に注入されたイオンが横方向に
拡がる性質があるため、ソース領域及びドレイン領域を
高エネルギー・高ドーズで形成した場合、注入イオン分
布の横方向拡がりが顕著になり、実質的ゲート長がゲー
ト電極長よりもかなり小さくなってしまう。これがしき
い値電圧(Vr)を負に変化させる原因として良く知られる
ショートチャンネル効果であり、安定なFET特性を得る
ための障害となっていた。逆に注入エネルギーを小さく
して浅くソース領域及びドレイン領域を形成しても、ソ
ース領域及びドレイン領域の抵抗が高くなる欠点があ
る。
ーズ量に依存して基板中に注入されたイオンが横方向に
拡がる性質があるため、ソース領域及びドレイン領域を
高エネルギー・高ドーズで形成した場合、注入イオン分
布の横方向拡がりが顕著になり、実質的ゲート長がゲー
ト電極長よりもかなり小さくなってしまう。これがしき
い値電圧(Vr)を負に変化させる原因として良く知られる
ショートチャンネル効果であり、安定なFET特性を得る
ための障害となっていた。逆に注入エネルギーを小さく
して浅くソース領域及びドレイン領域を形成しても、ソ
ース領域及びドレイン領域の抵抗が高くなる欠点があ
る。
更に、ソース領域とドレイン領域との距離が非常に小さ
い場合（例えば１μ以下）ではソース・ドレイン領域が
チャンネル領域よりも深く分布しているために、実際に
動作させるとソース領域からドレイン領域へチャンネル
領域を通らないで半絶縁性基板を通る電流が流れる。こ
れがFETの飽和特性を劣化させる原因にもなっていた。
い場合（例えば１μ以下）ではソース・ドレイン領域が
チャンネル領域よりも深く分布しているために、実際に
動作させるとソース領域からドレイン領域へチャンネル
領域を通らないで半絶縁性基板を通る電流が流れる。こ
れがFETの飽和特性を劣化させる原因にもなっていた。
本発明の目的は、ショートチャンネル効果が少なく且つ
寄生抵抗の小さい高性能MESFETを得ることにある。
寄生抵抗の小さい高性能MESFETを得ることにある。
（問題点を解決するための手段） 本発明の要点は、MESFETを製造するにあたり、半導体基
体を選択的にリセスエッチした後このリセスエッチ部分
にイオン注入によりチャンネル領域を形成しその上にシ
ョットキゲート電極を形成し、このゲート電極により自
己整合的にリース領域及びドレイン領域を形成して、チ
ャンネル領域の底面とソース領域及びドレイン領域の底
面とを略一致させたことにある。
体を選択的にリセスエッチした後このリセスエッチ部分
にイオン注入によりチャンネル領域を形成しその上にシ
ョットキゲート電極を形成し、このゲート電極により自
己整合的にリース領域及びドレイン領域を形成して、チ
ャンネル領域の底面とソース領域及びドレイン領域の底
面とを略一致させたことにある。
（作用） 上記の構成によれば、基板のリセスエッチ部分にチャン
ネル領域が形成されているため、基板の表面電位の影響
を受けず、この結果FET動作を安定にしている。
ネル領域が形成されているため、基板の表面電位の影響
を受けず、この結果FET動作を安定にしている。
また、ソース・ドレイン領域が深く形成されているにも
かかわらず、ソース・ドレイン領域とチャンネル領域の
底面がほぼ一致しているため、ソース領域からチャンネ
ル領域を通らずにドレイン領域へ流れる電流が少なくな
り、安定なFET特性を得るための障害となっていたショ
ートチャンネル効果を小さくしている。
かかわらず、ソース・ドレイン領域とチャンネル領域の
底面がほぼ一致しているため、ソース領域からチャンネ
ル領域を通らずにドレイン領域へ流れる電流が少なくな
り、安定なFET特性を得るための障害となっていたショ
ートチャンネル効果を小さくしている。
（実施例） 第１図（ａ）及び（ｂ）は本発明の実施例を説明するた
めの工程断面図であり、以下図面に沿って説明する。
めの工程断面図であり、以下図面に沿って説明する。
まず第１図（ａ）に示すようにGaAs半導体基板11にホト
レジストによりゲート部を形成する予定領域が開口され
たゲートパターン12を形成し、ゲートパターン12により
基板11をプラズマエッチ法により約2,000Åリセスマッ
チングを行い、続いてゲートパターン12をマスクとして
ドナーとなるシリコンのイオン注入を注入エネルギー60
keVで行い、チャンネル領域13を形成したあと、さらに
ゲートパターン12により耐熱性金属であるタングステン
のリフトオフを行い、ゲート電極14を形成する。続いて
第２図に示す様にゲート電極14をマスクとしてシリコン
を注入エネルギー200keV高ドーズ量でイオン注入を行
い、さらに850℃程度のアニールによってソース領域15
及びドレイン領域16を同時に形成する。次にAuGeのリフ
トオフ・シンタによりオーミック性接触を有するソース
電極17及びドレイン電流18を得る。リセスエッチ量2,00
0Åのリセスエッチ後チャンネル領域13を60keVのイオン
注入エネルギーで形成し、ソース・ドレイン領域を200k
eV程度のイオン注入エネルギーで形成することにより、
第１図（ｂ）に示す様にチャンネル領域13とソース・ド
レイン領域15;16の底面をおおよそ一致させることがで
きる。
レジストによりゲート部を形成する予定領域が開口され
たゲートパターン12を形成し、ゲートパターン12により
基板11をプラズマエッチ法により約2,000Åリセスマッ
チングを行い、続いてゲートパターン12をマスクとして
ドナーとなるシリコンのイオン注入を注入エネルギー60
keVで行い、チャンネル領域13を形成したあと、さらに
ゲートパターン12により耐熱性金属であるタングステン
のリフトオフを行い、ゲート電極14を形成する。続いて
第２図に示す様にゲート電極14をマスクとしてシリコン
を注入エネルギー200keV高ドーズ量でイオン注入を行
い、さらに850℃程度のアニールによってソース領域15
及びドレイン領域16を同時に形成する。次にAuGeのリフ
トオフ・シンタによりオーミック性接触を有するソース
電極17及びドレイン電流18を得る。リセスエッチ量2,00
0Åのリセスエッチ後チャンネル領域13を60keVのイオン
注入エネルギーで形成し、ソース・ドレイン領域を200k
eV程度のイオン注入エネルギーで形成することにより、
第１図（ｂ）に示す様にチャンネル領域13とソース・ド
レイン領域15;16の底面をおおよそ一致させることがで
きる。
以上説明したように、本発明の実施例ではチャンネル領
域13がGaAs半導体基板11のリセスエッチ部分に形成され
ているのでGaAsの表面電位の影響を受けずFET動作が安
定になる利点がある。又ソース・ドレイン領域15,16が
深く形成されているにも拘らず、ソース・ドレイン領域
15,16の底面とチャンネル領域13の底面が一致している
ので、ソース領域15からチャンネル領域13を通らずにド
レイン領域16へ流れる電流が生じ難く、この為安定なFE
T特性を得るための障害となっていたショートチャンネ
ル効果が小さくなる。
域13がGaAs半導体基板11のリセスエッチ部分に形成され
ているのでGaAsの表面電位の影響を受けずFET動作が安
定になる利点がある。又ソース・ドレイン領域15,16が
深く形成されているにも拘らず、ソース・ドレイン領域
15,16の底面とチャンネル領域13の底面が一致している
ので、ソース領域15からチャンネル領域13を通らずにド
レイン領域16へ流れる電流が生じ難く、この為安定なFE
T特性を得るための障害となっていたショートチャンネ
ル効果が小さくなる。
又、リセスエッチ後にイオン注入により、チャンネル領
域13を形成している為、リセスエッチング深さによりFE
Tのしきい値電圧が決定される事がなく、均一で再現性
が良いというイオン注入法の長所を減ずる事がない。
域13を形成している為、リセスエッチング深さによりFE
Tのしきい値電圧が決定される事がなく、均一で再現性
が良いというイオン注入法の長所を減ずる事がない。
（発明の効果） 以上説明した様に、本発明によれば、リセスエッチング
の後イオン注入によるチャンネル領域の形成を行ってい
るためチャンネル領域を均一に再現性良く形成でき、従
ってしきい値電圧の均一性、再現性が良いFETを得るこ
とができる。又チャンネル領域をリセスエッチ部分に形
成している為表面電位の影響が小さく、又深く形成され
たソース・ドレイン領域の底面とチャンネル領域の底面
とがおおよそ一致する為寄生抵抗が小さくかつショート
チャンネル効果の少ない高性能なMESFETを得ることがで
きる。
の後イオン注入によるチャンネル領域の形成を行ってい
るためチャンネル領域を均一に再現性良く形成でき、従
ってしきい値電圧の均一性、再現性が良いFETを得るこ
とができる。又チャンネル領域をリセスエッチ部分に形
成している為表面電位の影響が小さく、又深く形成され
たソース・ドレイン領域の底面とチャンネル領域の底面
とがおおよそ一致する為寄生抵抗が小さくかつショート
チャンネル効果の少ない高性能なMESFETを得ることがで
きる。
第１図（ａ）及び（ｂ）は本発明の実施例を説明するた
めの工程断面図である。 11……GaAs半導体基板、12……レジストパターン、13…
…チャンネル領域、14……耐熱性ゲート電極、15……ソ
ース領域、16……ドレイン領域、17,18……ソース電
極、ドレイン電極。
めの工程断面図である。 11……GaAs半導体基板、12……レジストパターン、13…
…チャンネル領域、14……耐熱性ゲート電極、15……ソ
ース領域、16……ドレイン領域、17,18……ソース電
極、ドレイン電極。
Claims (1)
- 【請求項１】ゲート部を形成する予定領域が開口された
ゲートパターン体をマスクとして半導体基体をリセスエ
ッチする工程と、該ゲートパターン体をマスクとして前
記基体のリセスエッチした部分にドナーイオンの注入を
行うことによりチャンネル領域を形成する工程と、表面
に耐熱性金属を被着し前記ゲートパターン体によりリフ
トオフを行うことによりゲート電極を形成する工程と、
該ゲート電極をマスクとしたイオン注入により、ソー
ス、ドレイン高濃度領域を形成する工程であって、前記
チャンネル領域の底面と該ソース及びドレイン高濃度領
域の底面が略同一平面となるように形成する工程と、該
ソース領域及びドレイン領域にそれぞれオーミック接触
をなす金属によりソース電極及びドレイン電極を形成す
る工程とを含むことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110864A JPH0713979B2 (ja) | 1984-06-01 | 1984-06-01 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110864A JPH0713979B2 (ja) | 1984-06-01 | 1984-06-01 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60257179A JPS60257179A (ja) | 1985-12-18 |
| JPH0713979B2 true JPH0713979B2 (ja) | 1995-02-15 |
Family
ID=14546611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110864A Expired - Lifetime JPH0713979B2 (ja) | 1984-06-01 | 1984-06-01 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713979B2 (ja) |
-
1984
- 1984-06-01 JP JP59110864A patent/JPH0713979B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60257179A (ja) | 1985-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |