JPS60100472A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS60100472A JPS60100472A JP58207707A JP20770783A JPS60100472A JP S60100472 A JPS60100472 A JP S60100472A JP 58207707 A JP58207707 A JP 58207707A JP 20770783 A JP20770783 A JP 20770783A JP S60100472 A JPS60100472 A JP S60100472A
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- drain
- impurity concentration
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半絶縁性のヒ化ガリウム（ｏａＡｓ）基板上
に形成された金属−半導体構造の電界効果トランジスタ
（以下「ＭＥｓＦＥＴＪという。）の構造に関するもの
である。
に形成された金属−半導体構造の電界効果トランジスタ
（以下「ＭＥｓＦＥＴＪという。）の構造に関するもの
である。
以下、ｎチャネルＭＥＳＦＥＴを例に挙げて説明する０
〔従来技術〕
第１図は従来のＭＥＳＦＥＴの第１の例の構造を示す断
面図で、（１）は半絶縁性のＧａＡｓ基板、（２）およ
び（３）はその−主面部に互いに所要距離をへたててそ
れぞれ形成された高不純物濃度のｎ＋形のソース領域お
よびドレイン領域、（４）はソース領域（２）とドレイ
ン領域（３）との間のＧａＡｓ基板（１）の主面部に浅
く形成された低不純物濃度のｎ−影領域、（５）および
（６）はそれぞれソース領域（２）およびドレイン領域
（３）の表面上に形成されたソース電極およびドレイン
電極、（７）はｎ−影領域（４）の上に形成されショッ
トキー接合を構成するゲート電極である。
面図で、（１）は半絶縁性のＧａＡｓ基板、（２）およ
び（３）はその−主面部に互いに所要距離をへたててそ
れぞれ形成された高不純物濃度のｎ＋形のソース領域お
よびドレイン領域、（４）はソース領域（２）とドレイ
ン領域（３）との間のＧａＡｓ基板（１）の主面部に浅
く形成された低不純物濃度のｎ−影領域、（５）および
（６）はそれぞれソース領域（２）およびドレイン領域
（３）の表面上に形成されたソース電極およびドレイン
電極、（７）はｎ−影領域（４）の上に形成されショッ
トキー接合を構成するゲート電極である。
このＭＥＳＦＥＴはゲート電極（７）に印加される電圧
を変化させて、その直下のｎ−形領域包）内に形成され
る空乏層の厚さを変化させることによって、ソース領域
（２）・ドレイン領域（３）間の抵抗を制御して電流の
スイッチングを行うものである。
を変化させて、その直下のｎ−形領域包）内に形成され
る空乏層の厚さを変化させることによって、ソース領域
（２）・ドレイン領域（３）間の抵抗を制御して電流の
スイッチングを行うものである。
ところが、第１図に示した構造のＭＥＳＦＥＴではソー
ス・ゲート間およびドレイン・ゲート間が低不純物濃度
のｎ−形ＪｉＪ （４）で形成され、しかもその距離が
大きいので、ＧａＡθ基板（１）の表面に存在する多数
の不純物準位によってＧａＡｓ基板（１）内部に形成さ
れた表面空乏層がｎ′″形領域（４）内部に伸長し、導
電層の厚さを狭め、特にＦ’Ｅ’Ｉ’の固有ソース抵抗
を増大させ、かつＦＥＴのトランスコンダクタンスを低
下させ、高速スイッチングを妨げていた。
ス・ゲート間およびドレイン・ゲート間が低不純物濃度
のｎ−形ＪｉＪ （４）で形成され、しかもその距離が
大きいので、ＧａＡθ基板（１）の表面に存在する多数
の不純物準位によってＧａＡｓ基板（１）内部に形成さ
れた表面空乏層がｎ′″形領域（４）内部に伸長し、導
電層の厚さを狭め、特にＦ’Ｅ’Ｉ’の固有ソース抵抗
を増大させ、かつＦＥＴのトランスコンダクタンスを低
下させ、高速スイッチングを妨げていた。
Ｉ＠２図および第３図はそれぞれこの表面空乏層による
ＦＥＴのソース抵抗の増大を避けるだめの第２および第
３の従来例の構造を示す断面図である〇第２図に示す構
造ではソース・ゲート間およびドレイン・ゲート間の距
離を小さくすることによってソース抵抗の低減をはかつ
ている。しかし、この構造を実現するにあたっては、ゲ
ート電極（７）。
ＦＥＴのソース抵抗の増大を避けるだめの第２および第
３の従来例の構造を示す断面図である〇第２図に示す構
造ではソース・ゲート間およびドレイン・ゲート間の距
離を小さくすることによってソース抵抗の低減をはかつ
ている。しかし、この構造を実現するにあたっては、ゲ
ート電極（７）。
ソース電極（５）およびドレイン電極（６）並びにソー
ス領域（２）およびドレイン領域（３）の形成に際して
非常に厳密な位置合わせ精度が必要とされる。
ス領域（２）およびドレイン領域（３）の形成に際して
非常に厳密な位置合わせ精度が必要とされる。
また、第３図に示す構造では、ゲート電極（７）を形成
した後に、これをマスクとしてｎ形不純物のイオン注入
によってｎ＋形のソース領域（２）およびドレイン領域
（３）を互いに近接して形成することによって、表面空
乏層の伸長を防止し、ソース抵抗の低減をはかつている
。しかし、この構造を実現するには、ゲート電極（７）
を形成後、ｎ＋形のソース領域（２）およびドレイン領
域（３）を形成し、高温アニーリング処理によってキャ
リヤを活性化するので、この高温過程において、ゲート
電極（７）のショットキー特性が劣化するという欠点が
ある。更に、ゲート電極（７）をマスクとして注入され
た高濃度の不純物が高温アニーリング過程においてゲー
ト電極（７）の下にまで拡散して、ゲート電極（７）と
の間に寄生容量を形成し、ＦＥＴの高速スイッチング動
作を妨げるという欠点があった。
した後に、これをマスクとしてｎ形不純物のイオン注入
によってｎ＋形のソース領域（２）およびドレイン領域
（３）を互いに近接して形成することによって、表面空
乏層の伸長を防止し、ソース抵抗の低減をはかつている
。しかし、この構造を実現するには、ゲート電極（７）
を形成後、ｎ＋形のソース領域（２）およびドレイン領
域（３）を形成し、高温アニーリング処理によってキャ
リヤを活性化するので、この高温過程において、ゲート
電極（７）のショットキー特性が劣化するという欠点が
ある。更に、ゲート電極（７）をマスクとして注入され
た高濃度の不純物が高温アニーリング過程においてゲー
ト電極（７）の下にまで拡散して、ゲート電極（７）と
の間に寄生容量を形成し、ＦＥＴの高速スイッチング動
作を妨げるという欠点があった。
この発明は以上のような点に鑑みてなされたもので、ゲ
ート電極の直下のみに低不純物濃度層を形成し、これと
高不純物濃度のソース領域およびドレイン領域との間に
それぞれ中不純物濃度層を設けることによってＦＥＴの
ソース抵抗も小さく、ゲート寄生容量が小さく動作速度
が大きく−１しかも製作の容易なＧａＡｅ Ｆ Ｅ Ｔ
を提供するものである０〔発明の実施例〕 第４図はこの発明の一実施例の構造を示す断面図で、従
来例と同一符号は同等部分を示し、その説明は重複を避
ける。（８）および（９）はゲート電極（７）の下のｎ
−影領域（４）とｎ＋形のソース領域（２）およびドレ
イン領域（３）との間にそれぞれ形成された中不純物濃
度の第１および第２のｎ影領域である０第５図はこの実
施例の製造工程の主要段階における状態を示す断面図で
、これを用いて製造方法を説明する。
ート電極の直下のみに低不純物濃度層を形成し、これと
高不純物濃度のソース領域およびドレイン領域との間に
それぞれ中不純物濃度層を設けることによってＦＥＴの
ソース抵抗も小さく、ゲート寄生容量が小さく動作速度
が大きく−１しかも製作の容易なＧａＡｅ Ｆ Ｅ Ｔ
を提供するものである０〔発明の実施例〕 第４図はこの発明の一実施例の構造を示す断面図で、従
来例と同一符号は同等部分を示し、その説明は重複を避
ける。（８）および（９）はゲート電極（７）の下のｎ
−影領域（４）とｎ＋形のソース領域（２）およびドレ
イン領域（３）との間にそれぞれ形成された中不純物濃
度の第１および第２のｎ影領域である０第５図はこの実
施例の製造工程の主要段階における状態を示す断面図で
、これを用いて製造方法を説明する。
まず、半絶縁性ＧａＡｓ基板（１）の表面部にイオン注
入によってｎ−影領域（４ａ）を形成する〔第５図（ａ
）〕。
入によってｎ−影領域（４ａ）を形成する〔第５図（ａ
）〕。
次に、ソース領域（２）およびドレイン領域（３）とし
て深いｎ＋形領領域形成する〔第５図（ｂ）〕。つづい
て、高温アニーリングを施してキャリヤの活性化をした
後に、これらの領域（２）および（３）の上にそれぞれ
オーミック接触するソース電極（５）およびドレイン電
極（６）を形成する〔第５図（Ｃ）〕。次に、所要部分
に開孔パターンを有するレジスト膜（図示省略）を形成
し、その開孔内を含めてレジスト膜上面に金属を被着さ
せた後に、上記開孔内の金属層をゲート電極用金属層（
７ａ）として残し、他はりフトフオ法で除去する〔第５
図（ｄ）〕。次に、ゲート電極用金属層（７ａ）をマス
クとしてｎ形不純物を導入して中不純物濃度の第１のｎ
影領域（８）および第２のｎ影領域（９）を形成し、短
時間アユ１フングを施しくぞ） キャリヤの活性化を行う〔第５図→〕。最後に、ゲート
電極用金属層（７ａ）の長さを上記第１のｎ影領域（８
）と第２のｎ影領域（９）とに挾まれて残ったｎ″′影
領域（４）の長さに等しくなるようにエツチングするこ
とによって、ゲート電極（７）を形成してｔ苦キ咽十岡
臥第４図に示したこの実施例は完成する０このようにし
て、形成されるＦＥＴでは、そのしきい値電圧は第５図
＜＞の工程におけるイオン注入条件によって容易に制御
できるＯまた、ソース抵抗も中不純物濃度の第１のｎ影
領域（８）を設けることＫよって低くすることができ、
更に、ゲート・ソース間およびゲート・ドレイン間の重
なりがないので、ゲート電極（７）と第１のｎ影領域（
８）との間の寄生容量が小さくなシ高速動作が可能にな
る０なお、上記実施例ではｎチャネルＭＥＳＦＥＴ Ｋ
ついて述べたが、ｐ形不純物を用いるｐチャネルＭＥＳ
ＦＥＴにもこの発明は適用できる０〔発明の効果〕 以上説明したように、この発明になるＭＥＳＦｌｌｉｉ
Ｔではチャネル領域を構成する低不純物濃度領域と高不
純物濃度のソース領域およびドレイン領域との間に中不
純物濃度領域を形成するとともに、ゲート電極の長さを
上記低不純物濃度領域の長さに等しくしたので、ソース
抵抗は低く、ゲート電極とソース領域との間の寄生容量
も小さくでき、高速動作が可能である。
て深いｎ＋形領領域形成する〔第５図（ｂ）〕。つづい
て、高温アニーリングを施してキャリヤの活性化をした
後に、これらの領域（２）および（３）の上にそれぞれ
オーミック接触するソース電極（５）およびドレイン電
極（６）を形成する〔第５図（Ｃ）〕。次に、所要部分
に開孔パターンを有するレジスト膜（図示省略）を形成
し、その開孔内を含めてレジスト膜上面に金属を被着さ
せた後に、上記開孔内の金属層をゲート電極用金属層（
７ａ）として残し、他はりフトフオ法で除去する〔第５
図（ｄ）〕。次に、ゲート電極用金属層（７ａ）をマス
クとしてｎ形不純物を導入して中不純物濃度の第１のｎ
影領域（８）および第２のｎ影領域（９）を形成し、短
時間アユ１フングを施しくぞ） キャリヤの活性化を行う〔第５図→〕。最後に、ゲート
電極用金属層（７ａ）の長さを上記第１のｎ影領域（８
）と第２のｎ影領域（９）とに挾まれて残ったｎ″′影
領域（４）の長さに等しくなるようにエツチングするこ
とによって、ゲート電極（７）を形成してｔ苦キ咽十岡
臥第４図に示したこの実施例は完成する０このようにし
て、形成されるＦＥＴでは、そのしきい値電圧は第５図
＜＞の工程におけるイオン注入条件によって容易に制御
できるＯまた、ソース抵抗も中不純物濃度の第１のｎ影
領域（８）を設けることＫよって低くすることができ、
更に、ゲート・ソース間およびゲート・ドレイン間の重
なりがないので、ゲート電極（７）と第１のｎ影領域（
８）との間の寄生容量が小さくなシ高速動作が可能にな
る０なお、上記実施例ではｎチャネルＭＥＳＦＥＴ Ｋ
ついて述べたが、ｐ形不純物を用いるｐチャネルＭＥＳ
ＦＥＴにもこの発明は適用できる０〔発明の効果〕 以上説明したように、この発明になるＭＥＳＦｌｌｉｉ
Ｔではチャネル領域を構成する低不純物濃度領域と高不
純物濃度のソース領域およびドレイン領域との間に中不
純物濃度領域を形成するとともに、ゲート電極の長さを
上記低不純物濃度領域の長さに等しくしたので、ソース
抵抗は低く、ゲート電極とソース領域との間の寄生容量
も小さくでき、高速動作が可能である。
第１図、第２図および第３図は従来のＭＥＳＦ’ＥＴの
ｍｌ、第２および第３の例の構成をそれぞれ示す断面図
、第４図はこの発明の一実施例の構成を示す断面図、第
５図はこの実施例の製造工程の主要段階における状態を
示す断面図である。 図において、（１）は基板、（２）はソース領域、（３
）はドレイン領域、（４）は低不純物濃度領域（ｎ−影
領域）、（５）はソース電極、（６）はドレイン電極、
（７）はゲート電極、（８１、（９１は中不純物濃度領
域である。 なお、図中同一符号は同一まだは相当部分を示す０ 代理人 大岩増雄 第１図 第２図 第３図 第４図 第５閃
ｍｌ、第２および第３の例の構成をそれぞれ示す断面図
、第４図はこの発明の一実施例の構成を示す断面図、第
５図はこの実施例の製造工程の主要段階における状態を
示す断面図である。 図において、（１）は基板、（２）はソース領域、（３
）はドレイン領域、（４）は低不純物濃度領域（ｎ−影
領域）、（５）はソース電極、（６）はドレイン電極、
（７）はゲート電極、（８１、（９１は中不純物濃度領
域である。 なお、図中同一符号は同一まだは相当部分を示す０ 代理人 大岩増雄 第１図 第２図 第３図 第４図 第５閃
Claims (2)
- （１） 半絶縁性のヒ化ガリウムからなる基板の一方の
主表面部に互いに所要距離へだてて第１導電形の不純物
を高濃度に導入して形成されたソース部に形成された第
１導電形の低不純物濃度領域、上記ソース領域およびド
レイン領域と上記低不純物濃度領域との間をそれぞれつ
なぐように上記基板の上記主表面部に形成された第１導
電形の中不純物濃度領域、上記ソース領域およびドレイ
ン領域上にそれぞれ形成されたソース電極およびドレイ
ン電極並びに上記低不純物濃度領域の上のみに形成され
たゲート電極を備えたことを特徴とする電界効果トラン
ジスタ。 - （２） ゲート電極を低不純物濃度領域のソース側の中
不純物濃度領域との境界からドレイン側の中不純物濃度
領域との境界まで全域に形成したことを特徴とする特許
請求の範囲第１項記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207707A JPS60100472A (ja) | 1983-11-05 | 1983-11-05 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207707A JPS60100472A (ja) | 1983-11-05 | 1983-11-05 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60100472A true JPS60100472A (ja) | 1985-06-04 |
Family
ID=16544229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58207707A Pending JPS60100472A (ja) | 1983-11-05 | 1983-11-05 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100472A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
| JP2007222343A (ja) * | 2006-02-22 | 2007-09-06 | Matsushita Electric Works Ltd | キッチンカウンター |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425171A (en) * | 1977-07-27 | 1979-02-24 | Fujitsu Ltd | Manufacture of field effect semiconductor device |
-
1983
- 1983-11-05 JP JP58207707A patent/JPS60100472A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425171A (en) * | 1977-07-27 | 1979-02-24 | Fujitsu Ltd | Manufacture of field effect semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
| JP2007222343A (ja) * | 2006-02-22 | 2007-09-06 | Matsushita Electric Works Ltd | キッチンカウンター |
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