JPH07140487A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH07140487A JPH07140487A JP28504593A JP28504593A JPH07140487A JP H07140487 A JPH07140487 A JP H07140487A JP 28504593 A JP28504593 A JP 28504593A JP 28504593 A JP28504593 A JP 28504593A JP H07140487 A JPH07140487 A JP H07140487A
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Abstract
(57)【要約】 （修正有）
【目的】液晶表示装置の製造方法において欠陥防止処理
を改善して、歩留まりの向上を計る。 【構成】ＩＴＯの成膜後に、ＩＴＯのエッチャントによ
るスライトエッチングを行い、絶縁膜のピンホール欠陥
中のＩＴＯを除去し、表示電極１７Ｐと補助容量電極１
２の短絡を防止する。
を改善して、歩留まりの向上を計る。 【構成】ＩＴＯの成膜後に、ＩＴＯのエッチャントによ
るスライトエッチングを行い、絶縁膜のピンホール欠陥
中のＩＴＯを除去し、表示電極１７Ｐと補助容量電極１
２の短絡を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置の製造方
法に関し、特に、欠陥処理を改善した液晶表示装置の製
造方法に関する。
法に関し、特に、欠陥処理を改善した液晶表示装置の製
造方法に関する。
【０００２】
【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ（以下、ＴＦＴと略す）を用いたアクテ
ィブマトリクス型は精細な動画表示が可能であり、ＴＶ
用ディスプレイ等に使用されている。
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ（以下、ＴＦＴと略す）を用いたアクテ
ィブマトリクス型は精細な動画表示が可能であり、ＴＶ
用ディスプレイ等に使用されている。
【０００３】アクティブマトリクス型液晶表示装置は、
ＴＦＴと接続した表示電極がマトリクス状に配置された
基板と、共通電極を有する基板が、液晶層を挟んで貼り
合わされた構造になっている。ＴＦＴは、表示電極への
入力データ信号を選択するスイチング素子であり、チャ
ンネル層として、アモルファスシリコンやポリシリコン
を用いたＦＥＴである。ゲート電極及びドレイン電極
は、それぞれゲートライン及びドレインラインに接続さ
れており、ソース電極は表示電極に接続されている。表
示電極及び共通電極は、例えば酸化インジウムと酸化ス
ズの混合体（以下、ＩＴＯと略する）で形成した透明電
極である。
ＴＦＴと接続した表示電極がマトリクス状に配置された
基板と、共通電極を有する基板が、液晶層を挟んで貼り
合わされた構造になっている。ＴＦＴは、表示電極への
入力データ信号を選択するスイチング素子であり、チャ
ンネル層として、アモルファスシリコンやポリシリコン
を用いたＦＥＴである。ゲート電極及びドレイン電極
は、それぞれゲートライン及びドレインラインに接続さ
れており、ソース電極は表示電極に接続されている。表
示電極及び共通電極は、例えば酸化インジウムと酸化ス
ズの混合体（以下、ＩＴＯと略する）で形成した透明電
極である。
【０００４】ゲートライン群は線順次に走査されて、同
一行のＴＦＴを全てＯＮにすると同時に、走査信号に同
期したデータ信号が表示電極に入力される。共通電極も
また、走査信号に同期して電位が設定されて、表示電極
との間隙の液晶層へ所望の実効電圧を印加することによ
り液晶を駆動し、画素ごとに光の透過率が調節される。
液晶の駆動状態は、ＴＦＴのＯＦＦにより１フレーム期
間、液晶容量に蓄積された電荷によって保持され、次フ
レームで交流反転して書き換えられる。
一行のＴＦＴを全てＯＮにすると同時に、走査信号に同
期したデータ信号が表示電極に入力される。共通電極も
また、走査信号に同期して電位が設定されて、表示電極
との間隙の液晶層へ所望の実効電圧を印加することによ
り液晶を駆動し、画素ごとに光の透過率が調節される。
液晶の駆動状態は、ＴＦＴのＯＦＦにより１フレーム期
間、液晶容量に蓄積された電荷によって保持され、次フ
レームで交流反転して書き換えられる。
【０００５】液晶の駆動状態は、液晶容量と並列に補助
容量を設置し、電荷の保持特性を改善することにより向
上される。補助容量は、表示電極を共通として、独立の
電極を対向配置して共通電極と同電位に設定するか、ゲ
ートラインの一部を延在して重畳配置することにより形
成される。また、補助容量は、ＴＦＴの動作時に生ずる
表示電極電位のシフトを抑制する作用がある。即ち、製
造プロセスの制約上余儀なくされるソース・ゲート電極
の重畳部で、ＴＦＴのＯＮ／ＯＦＦにに伴って寄生容量
の発生消失が起こる。そのため、補助容量の並列付加に
よって全容量値を増大させることにより、寄生容量によ
る直流成分の表示電極電位への影響を緩和する。
容量を設置し、電荷の保持特性を改善することにより向
上される。補助容量は、表示電極を共通として、独立の
電極を対向配置して共通電極と同電位に設定するか、ゲ
ートラインの一部を延在して重畳配置することにより形
成される。また、補助容量は、ＴＦＴの動作時に生ずる
表示電極電位のシフトを抑制する作用がある。即ち、製
造プロセスの制約上余儀なくされるソース・ゲート電極
の重畳部で、ＴＦＴのＯＮ／ＯＦＦにに伴って寄生容量
の発生消失が起こる。そのため、補助容量の並列付加に
よって全容量値を増大させることにより、寄生容量によ
る直流成分の表示電極電位への影響を緩和する。
【０００６】
【発明が解決しようとする課題】補助容量を付加するこ
とにより、誘電層にピンホールなどの膜欠陥があった場
合、両電極が短絡する問題がある。即ち、下側電極、誘
電層、上側電極を順次形成していく際、誘電層に異物が
存在した場合、後に続くフォトエッチ工程で、異物が脱
離してピンホールとなる。この上に上側電極を形成する
と、ピンホール内に電極材料が進入生成されて、上下電
極が短絡する。例えば、上側の表示電極のＩＴＯが、下
側の補助容量電極に接続されると、表示電極が共通電極
またはゲート電極と同電位になり、液晶層へ実効電圧を
印加することができず、所望の表示が得られなくなる。
とにより、誘電層にピンホールなどの膜欠陥があった場
合、両電極が短絡する問題がある。即ち、下側電極、誘
電層、上側電極を順次形成していく際、誘電層に異物が
存在した場合、後に続くフォトエッチ工程で、異物が脱
離してピンホールとなる。この上に上側電極を形成する
と、ピンホール内に電極材料が進入生成されて、上下電
極が短絡する。例えば、上側の表示電極のＩＴＯが、下
側の補助容量電極に接続されると、表示電極が共通電極
またはゲート電極と同電位になり、液晶層へ実効電圧を
印加することができず、所望の表示が得られなくなる。
【０００７】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、基板上に第１のメタルを積層する工程と、
該第１のメタルをパターニングする工程と、該第１のメ
タルを覆って絶縁膜を形成する工程と、該絶縁膜上に半
導体層を形成する工程と、該半導体層をパターニングす
る工程と、該半導体層を覆って絶縁膜上に透明導電膜を
形成する工程と、該透明導電膜をフォトエッチによりパ
ターニングする工程と、該透明導電膜及び前記半導体層
を覆って前記絶縁膜上に第２のメタルを積層する工程
と、該第２のメタルをパターニングする工程とを有する
液晶表示装置の製造方法において、前記透明導電膜を形
成する工程以降に、露出された前記透明導電膜を、前記
透明導電膜の膜厚の１／４〜１／２のエッチング量でス
ライトエッチする工程が設けられた構成である。
みて成され、基板上に第１のメタルを積層する工程と、
該第１のメタルをパターニングする工程と、該第１のメ
タルを覆って絶縁膜を形成する工程と、該絶縁膜上に半
導体層を形成する工程と、該半導体層をパターニングす
る工程と、該半導体層を覆って絶縁膜上に透明導電膜を
形成する工程と、該透明導電膜をフォトエッチによりパ
ターニングする工程と、該透明導電膜及び前記半導体層
を覆って前記絶縁膜上に第２のメタルを積層する工程
と、該第２のメタルをパターニングする工程とを有する
液晶表示装置の製造方法において、前記透明導電膜を形
成する工程以降に、露出された前記透明導電膜を、前記
透明導電膜の膜厚の１／４〜１／２のエッチング量でス
ライトエッチする工程が設けられた構成である。
【０００８】
【作用】一般に、絶縁膜中に異物が存在する場合、続く
パターン形成のエッチングやフォトレジストの剥離の際
に異物が離脱してピンホールとなり、ピンホール内に上
側電極材料が進入生成すると上下電極のショートにつな
がる。補助容量の場合、上側の表示電極であるＩＴＯ
は、膜厚が５００〜１０００Å程度に対して、誘電層は
４倍の２０００〜４０００Å程度である。そのため、ピ
ンホール内では、特に側壁部においてＩＴＯは表示電極
部より薄く形成されるので、ＩＴＯの成膜後に、ＩＴＯ
の膜厚の１／４〜１／２のエッチング量でスライトエッ
チングを行うことにより、ピンホール内のＩＴＯが除去
されて、表示電極と補助容量電極の接続が断絶される。
パターン形成のエッチングやフォトレジストの剥離の際
に異物が離脱してピンホールとなり、ピンホール内に上
側電極材料が進入生成すると上下電極のショートにつな
がる。補助容量の場合、上側の表示電極であるＩＴＯ
は、膜厚が５００〜１０００Å程度に対して、誘電層は
４倍の２０００〜４０００Å程度である。そのため、ピ
ンホール内では、特に側壁部においてＩＴＯは表示電極
部より薄く形成されるので、ＩＴＯの成膜後に、ＩＴＯ
の膜厚の１／４〜１／２のエッチング量でスライトエッ
チングを行うことにより、ピンホール内のＩＴＯが除去
されて、表示電極と補助容量電極の接続が断絶される。
【０００９】
【実施例】続いて、本発明の実施例を、図１から図６を
用いて説明する。図では特に、本発明の作用効果を明瞭
にするために、補助容量部に異物によるピンホールが生
じた場合を図示している。透明基板（１０）上にゲート
メタルとして、例えばＣｒをスパッタリングなどにより
１５００Å程度の厚さに積層し、ゲート配線のパターン
にエッチングすることにより、ゲート電極（１１）及び
補助容量電極（１２）が形成される（以上、図１参
照）。補助容量電極（１２）は独立の電極でも、ゲート
ラインと一体の電極でも良い。次に、ゲート絶縁膜及び
補助容量の誘電膜に共通の絶縁膜（１３）として、例え
ばＳｉＮXをプラズマＣＶＤにより２０００〜４０００
Å程度の厚さに積層する。このとき、補助容量電極（１
２）上に異物（２０）が付着したとすると、絶縁膜（１
３）は異物（２０）を含んで成長する。引き続き、プラ
ズマＣＶＤでａ−Ｓｉ（１４）を１０００Å程度、Ｓｉ
ＮXを２５００Å程度の厚さに順次積層する。ａ−Ｓｉ
（１４）はＴＦＴのチャンネル層、最上層のＳｉＮ Xは
フォトエッチで、ゲート電極（１１）に対応する部分に
残すことによりエッチングストッパー（１５）となる
（以上、図２参照）。続いて、コンタクト向上のため燐
によりドープされたａ−Ｓｉ（以下、Ｎ+ａ−Ｓｉと略
す）（１６）をプラズマＣＶＤにより５００Å程度の厚
さに積層する。このＮ+ａ−Ｓｉ（１６）及びａ−Ｓｉ
（１４）を同一マスクによるエッチングでＴＦＴ部に残
すことにより、チャンネル・コンタクト層が形成され
る。以上の工程で、ＳｉＮXやａ−Ｓｉのパターニング
の際、不要部分の除去やレジスト膜の剥離により、異物
が脱離して、その部分がピンホール（２１）となる（以
上、図３参照）。
用いて説明する。図では特に、本発明の作用効果を明瞭
にするために、補助容量部に異物によるピンホールが生
じた場合を図示している。透明基板（１０）上にゲート
メタルとして、例えばＣｒをスパッタリングなどにより
１５００Å程度の厚さに積層し、ゲート配線のパターン
にエッチングすることにより、ゲート電極（１１）及び
補助容量電極（１２）が形成される（以上、図１参
照）。補助容量電極（１２）は独立の電極でも、ゲート
ラインと一体の電極でも良い。次に、ゲート絶縁膜及び
補助容量の誘電膜に共通の絶縁膜（１３）として、例え
ばＳｉＮXをプラズマＣＶＤにより２０００〜４０００
Å程度の厚さに積層する。このとき、補助容量電極（１
２）上に異物（２０）が付着したとすると、絶縁膜（１
３）は異物（２０）を含んで成長する。引き続き、プラ
ズマＣＶＤでａ−Ｓｉ（１４）を１０００Å程度、Ｓｉ
ＮXを２５００Å程度の厚さに順次積層する。ａ−Ｓｉ
（１４）はＴＦＴのチャンネル層、最上層のＳｉＮ Xは
フォトエッチで、ゲート電極（１１）に対応する部分に
残すことによりエッチングストッパー（１５）となる
（以上、図２参照）。続いて、コンタクト向上のため燐
によりドープされたａ−Ｓｉ（以下、Ｎ+ａ−Ｓｉと略
す）（１６）をプラズマＣＶＤにより５００Å程度の厚
さに積層する。このＮ+ａ−Ｓｉ（１６）及びａ−Ｓｉ
（１４）を同一マスクによるエッチングでＴＦＴ部に残
すことにより、チャンネル・コンタクト層が形成され
る。以上の工程で、ＳｉＮXやａ−Ｓｉのパターニング
の際、不要部分の除去やレジスト膜の剥離により、異物
が脱離して、その部分がピンホール（２１）となる（以
上、図３参照）。
【００１０】次に、透明電極材料としてＩＴＯ（１７）
をスパッタリングなどにより、５００〜１０００Å程度
の厚さに積層する。この時ピンホール（２１）内にもＩ
ＴＯが生成して、下部の補助容量電極（１２）に短絡接
続される（以上、図４参照）。ＩＴＯ（１７）はフォト
エッチによる表示画素のパターニングで表示電極（１７
Ｐ）に形成される。ＩＴＯ（１７）の成膜後、表示電極
（１７Ｐ）へのパターニングと別に、ＩＴＯのスライト
エッチを、例えばエッチング時間を調整することにより
ＩＴＯの膜厚の１／４のエッチング量で行う。これによ
り、ピンホール内に生成したＩＴＯを除去して、表示電
極（１７Ｐ）と補助容量電極（１２）の接続が断絶され
る。例えば、ＩＴＯ（１７）の膜厚が１０００Åの場
合、スライトエッチにより７５０Å程度にまで薄くなる
と同時に、ピンホール内のＩＴＯは完全に除去される
（以上、図５参照）。スライトエッチのエッチング量
は、表示電極（１７Ｐ）の機能を損なうことなく、か
つ、ピンホール内のＩＴＯを除去する目的で設定するた
め、ＩＴＯ（１７）の膜厚の１／４〜１／２の許容範囲
を有している。本実施例では、絶縁膜（１３）の膜厚が
２０００〜４０００Å程度、ＩＴＯ（１７）の膜厚が５
００〜１０００Å程度にされているため、この場合スラ
イトエッチ量は、実験的に１／４が適している。尚、ス
ライトエッチはＩＴＯ（１７）の成膜後の表示電極（１
７Ｐ）へのパターニング前に行っても、パターニング後
に行ってもよい。
をスパッタリングなどにより、５００〜１０００Å程度
の厚さに積層する。この時ピンホール（２１）内にもＩ
ＴＯが生成して、下部の補助容量電極（１２）に短絡接
続される（以上、図４参照）。ＩＴＯ（１７）はフォト
エッチによる表示画素のパターニングで表示電極（１７
Ｐ）に形成される。ＩＴＯ（１７）の成膜後、表示電極
（１７Ｐ）へのパターニングと別に、ＩＴＯのスライト
エッチを、例えばエッチング時間を調整することにより
ＩＴＯの膜厚の１／４のエッチング量で行う。これによ
り、ピンホール内に生成したＩＴＯを除去して、表示電
極（１７Ｐ）と補助容量電極（１２）の接続が断絶され
る。例えば、ＩＴＯ（１７）の膜厚が１０００Åの場
合、スライトエッチにより７５０Å程度にまで薄くなる
と同時に、ピンホール内のＩＴＯは完全に除去される
（以上、図５参照）。スライトエッチのエッチング量
は、表示電極（１７Ｐ）の機能を損なうことなく、か
つ、ピンホール内のＩＴＯを除去する目的で設定するた
め、ＩＴＯ（１７）の膜厚の１／４〜１／２の許容範囲
を有している。本実施例では、絶縁膜（１３）の膜厚が
２０００〜４０００Å程度、ＩＴＯ（１７）の膜厚が５
００〜１０００Å程度にされているため、この場合スラ
イトエッチ量は、実験的に１／４が適している。尚、ス
ライトエッチはＩＴＯ（１７）の成膜後の表示電極（１
７Ｐ）へのパターニング前に行っても、パターニング後
に行ってもよい。
【００１１】続いて、ソース・ドレインメタルとして、
例えば、上層が７０００ÅのＡｌ、下層が１０００Åの
Ｍｏでなる２層膜を、スパッタリングなどにより積層
し、ソース・ドレイン配線のパターンにエッチングする
ことにより、ソース電極（１８）及びドレイン電極（１
９）が形成される。最後に両電極（１８，１９）をマス
クにＮ+ａ−Ｓｉ（１６）のセンター部が除去される
（以上、図６参照）。
例えば、上層が７０００ÅのＡｌ、下層が１０００Åの
Ｍｏでなる２層膜を、スパッタリングなどにより積層
し、ソース・ドレイン配線のパターンにエッチングする
ことにより、ソース電極（１８）及びドレイン電極（１
９）が形成される。最後に両電極（１８，１９）をマス
クにＮ+ａ−Ｓｉ（１６）のセンター部が除去される
（以上、図６参照）。
【００１２】なお、ＩＴＯ（１７）のスライトエッチン
グは、ソース・ドレインのパターン形成後、表示電極が
露出された状態で行っても、同様の効果がある。
グは、ソース・ドレインのパターン形成後、表示電極が
露出された状態で行っても、同様の効果がある。
【００１３】
【発明の効果】以上の説明から明らかな如く、ＩＴＯの
成膜後に、ＩＴＯの膜厚の１／４〜１／２のスライトエ
ッチングを行うことにより、誘電層中にピンホールが存
在しても、ピンホール内のＩＴＯが除去されて、表示電
極と補助容量電極の短絡が切断される。
成膜後に、ＩＴＯの膜厚の１／４〜１／２のスライトエ
ッチングを行うことにより、誘電層中にピンホールが存
在しても、ピンホール内のＩＴＯが除去されて、表示電
極と補助容量電極の短絡が切断される。
【図１】本発明の実施例である液晶表示装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図２】本発明の実施例である液晶表示装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図３】本発明の実施例である液晶表示装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図４】本発明の実施例である液晶表示装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図５】本発明の実施例である液晶表示装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図６】本発明の実施例である液晶表示装置の製造方法
を説明する断面図である。
を説明する断面図である。
１０ 透明基板 １１ ゲート電極 １２ 補助容量電極 １３ 絶縁膜ｉ １４ ａ−Ｓｉ １５ エッチングストッパー １６ Ｎ+ａ−Ｓｉ １７ ＩＴＯ １８ ソース電極 １９ ドレイン電極 ２０ 異物 ２１ ピンホール
Claims (2)
- 【請求項１】 基板上に第１のメタルを積層する工程
と、該第１のメタルをパターニングする工程と、該第１
のメタルを覆って絶縁膜を形成する工程と、該絶縁膜上
に半導体層を形成する工程と、該半導体層をパターニン
グする工程と、該半導体膜を覆って前記絶縁膜上に透明
導電膜を形成する工程と、該透明導電膜をフォトエッチ
によりパターニングする工程と、該透明導電膜及び前記
半導体膜を覆って前記絶縁膜上に第２のメタルを積層す
る工程と、該第２のメタルをパターニングする工程とを
有する液晶表示装置の製造方法において、 前記透明導電膜を形成する工程以降に、前記透明導電膜
のエッチャントで露出した前期透明導電膜の表面をスラ
イトエッチングする工程が設けられたことを特徴とする
液晶表示装置の製造方法。 - 【請求項２】 前記スライトエッチングは、前記透明導
電膜の膜厚の１／４〜１／２のエッチング量で行われる
ことを特徴とする請求項１記載の液晶表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28504593A JPH07140487A (ja) | 1993-11-15 | 1993-11-15 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28504593A JPH07140487A (ja) | 1993-11-15 | 1993-11-15 | 液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07140487A true JPH07140487A (ja) | 1995-06-02 |
Family
ID=17686457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28504593A Pending JPH07140487A (ja) | 1993-11-15 | 1993-11-15 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07140487A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546960B1 (ko) * | 2001-12-29 | 2006-01-26 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 |
| US8307549B2 (en) * | 2001-11-20 | 2012-11-13 | Touchsensor Technologies, Llc | Method of making an electrical circuit |
-
1993
- 1993-11-15 JP JP28504593A patent/JPH07140487A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8307549B2 (en) * | 2001-11-20 | 2012-11-13 | Touchsensor Technologies, Llc | Method of making an electrical circuit |
| KR100546960B1 (ko) * | 2001-12-29 | 2006-01-26 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 |
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