JPH09101542A - 表示装置用アレイ基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高精細化に対しても配線間の交差領域におけ
る容量変動が低減でき、良好な表示特性が確保できる表
示装置用アレイ基板及びその製造方法を提供する。 【解決手段】 基板(101) 上に配置される走査線(111)
と，この上に配置される第１絶縁膜(115) ，この上に配
置される半導体膜(120) ，半導体膜(120) に電気的に接
続されるソース電極(126b)及びドレイン電極(126a)とを
含む薄膜トランジスタと、ドレイン電極(126a)から導出
されて走査線(111) と略直交する交差領域を含む信号線
(110) と、ソース電極(126b)と電気的に接続される画素
電極(131)とを備えた表示装置用アレイ基板(100) であ
って、画素電極(131) は少なくとも信号線(110) 上に配
置される第２絶縁膜(127) を介して配置され、且つ走査
線(111) と信号線(110) との交差領域において信号線(1
10) の輪郭に一致する半導体層(120) が介在され、ゲー
ト電極及び走査線(111）の最上層には、画素電極(131)
と同一材料よりなるシールド層(150) が設けられ、シー
ルド層(150) は、コンタクトホール(152) を介して、走
査線(111) と電気的に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられる表示装置用アレイ基板及びそ
の製造方法に関する。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置されたアクティブマトリクス型の液晶表示装置を例に
とり説明する。アクティブマトリクス型液晶表示装置
は、アレイ基板と対向基板との間に配向膜を介して液晶
層が保持されて成っている。アレイ基板は、ガラスや石
英等の透明絶縁基板上に複数本の信号線と走査線とが格
子状に配置され、各交点部分にアモルファスシリコン
（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体薄膜を
用いた薄膜トランジスタ（以下、ＴＦＴと略称する。）
が接続されている。そして、ＴＦＴのゲート電極は走査
線に、ドレイン電極は信号線にそれぞれ電気的に接続さ
れ、更にソース電極は透明導電材料、例えばＩＴＯ（In
dium-Tin-Oxide）から成る画素電極に接続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】

【発明が解決しようとする課題】ところで、上記したア
レイ基板は、複数回にわたる成膜、パターニングが繰り
返されて作成されるが、各パターニングに際して、マス
ク間のずれが不可避的に生じる。

【０００６】このマスクずれは、信号線、走査線あるい
はＴＦＴに生じる寄生容量の変動を招く。特に、大型、
高精細な表示装置を実現する上で、このような寄生容量
の変動は、表示特性を損なう。

【０００７】また、マスクずれを考慮し、寄生容量の変
動がないよう設計マージンをとることもできるが、開口
率の低下を招き、これもまた表示特性を損なう。

【０００８】本発明は上記した技術課題に対処して成さ
れたもので、特に高精細化に対しても配線間の交差領域
における容量変動が低減でき、良好な表示特性が確保で
きる表示装置用アレイ基板及びその製造方法を提供する
ことを目的としている。

【０００９】また、本発明は、高精細化に対しても高い
開口率の確保が可能な表示装置用アレイ基板及びその製
造方法を提供することを目的としている。

【００１０】また、本発明は、少ないマスク数で、製造
歩留まりを低下させることなく、高い生産性が確保され
る表示装置用アレイ基板及びその製造方法を提供するこ
とを目的としている。

【００１１】さらに、液晶表示装置を駆動させる場合に
は、対向電極に対し、交番電圧をかるとともに、ゲート
電極にもそれに対応した交番電圧をかける。例えば、対
向電極にかかるコモン電圧は、＋３．５Ｖを基準とし
て、＋６Ｖと＋１Ｖの間で交番させ、ゲート電極にかか
るゲート電圧は、−１０Ｖと＋２０Ｖの間で交番させ
る。この場合に、ゲート電圧がＯＦＦのとき、すなわち
−１０Ｖのときにコモン電圧が＋１Ｖと＋６Ｖの間で交
番すると、コモン電極とゲート電極との間に大きな電圧
差が生じ、ドレイン電極とソース電極との間にオフリー
クが発生するという問題がある。

【００１２】そこで、本発明は上記問題点に鑑み、この
オフリークを防止することができる表示装置用アレイ基
板及びその製造方法を提供することを目的としている。

【００１３】

【課題を解決するための手段】請求項１に記載される発
明は、基板上に配置される走査線と，この上に配置され
る第１絶縁膜，この上に配置される半導体膜，前記半導
体膜に電気的に接続されるソース電極及びドレイン電極
とを含む薄膜トランジスタと、前記ドレイン電極から導
出されて前記走査線と略直交する交差領域を含む信号線
と、前記ソース電極と電気的に接続される画素電極とを
備えた表示装置用アレイ基板において、前記画素電極は
少なくとも前記信号線上に配置される第２絶縁膜を介し
て配置され、且つ、前記薄膜トランジスタのチャネル領
域上に位置する前記第２絶縁膜上に前記画素電極と同一
の材料でシールド層を配置し、前記シールド層は前記画
素電極と絶縁した状態で配置されたものである。

【００１４】請求項２に記載される発明は、請求項１の
もにおいて、前記薄膜トランジスタが形成された位置以
外の位置において、前記シールド層と前記走査線が電気
的に接続されている 請求項３に記載される発明は、基板上に配置される走査
線と，この上に配置される第１絶縁膜，この上に配置さ
れる半導体膜，前記半導体膜上に配置されるチャネル保
護膜，前記半導体膜に電気的に接続されるソース電極及
びドレイン電極とを含む薄膜トランジスタと、前記ドレ
イン電極から導出されて前記走査線と略直交する交差領
域を含む信号線と、前記ソース電極と電気的に接続され
る画素電極とを備えた表示装置用アレイ基板の製造方法
において、前記第１絶縁膜上に半導体被膜及びチャネル
保護被膜を堆積する工程と、前記チャネル保護被膜を前
記走査線に対応してパターニングして前記チャネル保護
膜と成す工程と、金属薄膜を堆積し、前記金属薄膜及び
前記半導体膜を一括してパターニングして前記信号線、
前記ソース電極及び前記ドレイン電極を形成する工程
と、第２絶縁膜を堆積し、前記ソース電極に対応する第
１コンタクトホールを形成する工程と、前記コンタクト
ホールを介して前記ソース電極に電気的に接続される前
記画素電極を形成すると共に、前記薄膜トランジスタの
チャネル領域上に位置する前記第２絶縁膜上に前記画素
電極と同一の材料で、かつ、前記画素電極と絶縁した状
態でシールド層を形成する工程とを備えたものである。

【００１５】本発明の表示装置用アレイ基板及びその製
造方法によれば、走査線や信号線に対して少なくとも画
素電極が絶縁膜を介して配置される。これにより、配線
に生じる段差が抑えられ、しかも製造歩留まりを低下さ
せることなく画素電極を信号線や走査線に対して十分に
近接して配置でき、高精細化及び高開口率化が実現でき
る。しかも、製造途中でマスクずれ等が生じても、各配
線の寄生容量に増減がなく、よって良好な表示特性を確
保することができる。

【００１６】さらに、本発明の表示装置用アレイ基板及
びその製造方法によれば、薄膜トランジスタのチャネル
領域、すなわち、ゲート電極を、画素電極と同一の材料
で覆っているため、この部分が、ゲート電極に対し電気
的なシールド層となり、対向電極とゲート電極との間を
電気的にシールドすることになる。したがって、オフリ
ークを防止することができる。また、このシールド層を
形成する工程は、画素電極の形成と同時に行うため、製
造工程が増えることがない。

【００１７】また、このシールド層とゲート電極とを電
気的に接続させると、さらに、オフリークを防止するこ
とができる。

【００１８】

【発明の実施の形態】以下、本発明の一実施例の液晶表
示装置について図面を参照して説明する。

【００１９】この液晶表示装置(1) は、図２に示すよう
に、アレイ基板(100) と対向基板(200) との間にポリイ
ミド樹脂から成り、互いに直交する方向に配向処理が成
された配向膜(141),(241) を介して、ツイスト・ネマチ
ック液晶から成る液晶層(400) が保持されている。ま
た、アレイ基板(100) と対向基板(200) との外表面に
は、それぞれ偏向板(311),(313) が貼り付けられて構成
されている。

【００２０】このアレイ基板(100) は、図１乃至３に示
すように、ガラス基板(101) 上に配置される４８０本の
Ａｌ−Ｙ合金から成る走査線(111) 、この走査線(111)
と同一材料であって略平行な補助容量線(113) 、走査線
(111) と補助容量線(113) 上に配置される酸化シリコン
膜からなる第１ゲート絶縁膜(115) 、この上に堆積され
る窒化シリコン膜からなる第２ゲート絶縁膜(117) とを
含む。各走査線(111)はガラス基板(101) の一端辺(101
a)側に引き出された接続端(111a)を含む。

【００２１】また、アレイ基板(100) は、ガラス基板(1
01) 上に走査線(111) と略直交する１９２０本のＭｏ−
Ｗ合金から成る信号線(110) を含み、各信号線(110) は
ガラス基板(101) の他の一端辺(101b)側に引き出された
接続端(110b)を含む。

【００２２】そして、この走査線(111) と信号線(110)
との交点部分に配置されるＴＦＴ(112) を介して画素電
極(131) が走査線(111) 及び信号線(110) 上に配置され
る層間絶縁膜(127) 上に配置されてアレイ基板(100) は
構成されている。この層間絶縁膜(127) としては、窒化
シリコン膜等の無機絶縁膜で構成することができるが、
これら無機絶縁膜と有機樹脂被膜との多層膜で構成する
ことにより、表面平滑性並びに層間絶縁性はより一層向
上される。

【００２３】信号線(110) の接続端(110a)は層間絶縁膜
(127) に形成されたコンタクトホール(129c)を介して画
素電極(131) と同時に形成された信号線接続パッド(110
b)に接続され、走査線(111) の接続端(111a)は層間絶縁
膜(127) 、第１ゲート絶縁膜(115) 及び第２ゲート絶縁
膜(117) に形成されたコンタクトホール(129b)を介して
画素電極(131) と同時に形成された走査線接続パッド(1
11b)に接続されている。

【００２４】このアレイ基板(100) に対向する対向基板
(200) は、ガラス基板(201) 上に配置され、ＴＦＴ(12
1) 領域、信号線(110) 及び走査線(111) と画素電極(13
1) との間隙を遮光するマトリクス状の樹脂性の遮光膜
(211) を含む。また、画素電極(131) に対応する領域に
は、それぞれ赤（Ｒ），緑（Ｇ）及び青（Ｂ）のカラー
フィルタ(221) が配置され、この上に透明電極材料から
成る対向電極(231) が配置されて構成される。

【００２５】この実施例のアレイ基板(200) について、
更に詳細に説明する。この実施例のアレイ基板(200) で
は、図２に示すように、画素電極(131) が、走査線(11
1) に対して第１ゲート絶縁膜(115) 、第２ゲート絶縁
膜(117) 及び層間絶縁膜(127)を介して配置され、また
信号線(110) に対しても層間絶縁膜(127) を介して配置
されている。従って、画素電極(131) を信号線(110) あ
るいは走査線(111) に対して十分に近接させて配置して
も、互いにショート不良を引き起こすことがないので、
高い製造歩留まりと、高精細、高開口率設計を可能にす
る。即ち、画素電極(131) を信号線(110) 上、あるいは
走査線(111) 上に重ねてもかまわない。

【００２６】一方、ゲート電極及び走査線(111）の最上
層には、画素電極(131) と同一材料よりなるシールド層
(150) が設けられている。そして、シールド層(150)
は、コンタクトホール(152) を介して、走査線(111) と
電気的に接続されている。

【００２７】しかも、図３に示すように、信号線(110)
の輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪
郭が一致している。更に詳しくは、信号線(110) と走査
線(111) との交差部には、必ず第１乃至第２ゲート絶縁
膜(115),(117) の他に低抵抗半導体膜(124a)及び半導体
膜(120) が積層されている。このため、各パターニング
に際してマスクずれが生じても、信号線(110) に生じる
段差は充分に軽減され、また信号線(110) と走査線(11
1) との間の容量変動がなく、このため製品間で走査線
容量あるいは信号線容量の変動が軽減される。また、信
号線(110) と走査線(111) との交差部における静電気、
プロセス中でのごみ、あるいは各絶縁膜(115),(117),(1
27) のピンホールに起因する層間ショートも抑えられ、
これにより高い製造歩留まりが確保できる。また、信号
線(110) と補助容量線(113) との間についても同様であ
る。

【００２８】次に、このアレイ基板(100) の製造プロセ
スについて、図４を参照して詳細に説明する。

【００２９】まず、図４（ａ）に示すように、ガラス基
板(101) 上にスバッターによりＡｌ−Ｙ合金膜、Ａｌ−
Ｙ合金膜上にＭｏ膜をそれぞれ２００ｎｍ厚、３０ｎｍ
厚で堆積し、第１のマスクパターンを用いて露光し、現
像、パターニング（第１のパターニング）を経てガラス
基板(101) の一端辺(101a)側に引き出された接続端(111
a)を含む４８０本の走査線(111) 及び４８０本の補助容
量線(113) を作成する。

【００３０】しかる後、同図（ｂ）に示すように、ＣＶ
Ｄ法により１５０ｎｍ厚の酸化シリコン膜から成る第１
ゲート絶縁膜(115) を堆積した後、更に１５０ｎｍ厚の
窒化シリコン膜から成る第２ゲート絶縁膜(117) 、５０
ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被膜(119) 及び２
００ｎｍ厚の窒化シリコン膜から成るチャネル保護被膜
(121) をＣＶＤ法により連続的に大気にさらすことなく
成膜する。

【００３１】そして、同図（ｃ）に示すように、走査線
(111) をマスクとした裏面露光技術により、走査線(11
1) に自己整合的にチャネル保護被膜(121) をパターニ
ングし、更にＴＦＴ領域に対応するように第２のマスク
パターンを用いて露光し、現像、パターニング（第２の
パターニング）を経て、島状のチャネル保護膜(122) を
作成する。

【００３２】この後、同図（ｄ）に示すように、良好な
オーミックコンタクトが得られるように露出する半導体
被膜(119) 表面を弗酸で処理し、ＣＶＤ法により不純物
としてリンを含む３０ｎｍ厚のｎ+ ａ−Ｓｉ：Ｈから成
る低抵抗半導体被膜(123) を堆積し、更に３００ｎｍ厚
のＭｏ−Ｗ合金膜(125) をスバッターにより堆積する。

【００３３】そして、同図（ｅ）に示すように、第３の
マスクパターンを用いて露光、現像し、Ｍｏ−Ｗ合金膜
(125) 、低抵抗半導体被膜(123) 及び半導体被膜(119)
を窒化シリコン膜から成る第２ゲート絶縁膜(117) 及び
チャネル保護膜(122) とのエッチング選択比を制御する
ことにより、一括してＲＩＥ（Reactive Ion Etching）
法によりパターニング（第３のパターニング）して、半
導体膜(120) 、低抵抗半導体膜(124a),(124b) 、ソース
電極(126b)、信号線(110) 及び信号線(110) と一体の接
続端(110a)（図１参照）及び信号線(110) と一体のドレ
イン電極(126a)を作成する。

【００３４】この上に、２００ｎｍ厚の窒化シリコン膜
から成る層間絶縁膜(127) を堆積し、同図（ｆ）に示す
ように、第４のマスクパターンを用いて露光、現像し、
ソース電極(126b)に対応する層間絶縁膜(127) を除去し
てコンタクトホール(129a)を形成し、また信号線(110)
の接続端(110a)（図１参照）に対応する層間絶縁膜(12
7) を除去してコンタクトホール(129c)を形成する。こ
れと同時に、走査線(111) の接続端(111a)に対応する第
１及び第２ゲート絶縁膜(117) 、層間絶縁膜(127) を除
去してコンタクトホール(129b)を作成する（第４のパタ
ーニング）。

【００３５】また、信号線(110) と走査線(111) との交
差部の左側の箇所に、コンタクトホール(152) を前記と
同様に作成する。すなわち、第１及び第２ゲート絶縁膜
(117) 、層間絶縁膜(127) を除去してコンタクトホール
(152) を作成する。

【００３６】そして、この上に１００ｎｍ厚のＩＴＯ膜
をスバッターにより堆積し、第５のマスクパターンを用
いて露光、現像、パターニング（第５のパターニング）
を経て、画素電極(131) を作成する。画素電極(131) の
作成と同時に、チャネル保護膜(122) の上方に位置する
層間絶縁膜(127) の上面にシールド層(150) を作成す
る。このシールド層(150) は、画素電極(131) と同一の
材料であり、走査線(111) の上方に位置している。ま
た、コンタクトホール(152) を介して、走査線(111) と
電気的に接続される。これと同時に、コンタクトホール
(129b)を介して走査線(111) の接続端(111a)に電気的に
接続される画素電極(131) と同一材料からなる走査線接
続パッド(111b)を作成する。また、コンタクトホール(1
29c)を介して信号線(110) の接続端(110a)に電気的に接
続される画素電極(131) と同一材料からなる信号線接続
パッド(110b)を作成する（図１参照）。

【００３７】以上のように、この実施例のアレイ基板に
よれば、基本構成を５枚のマスクにより、アレイ基板を
作成することができる。即ち、画素電極を最上層に配置
し、これに伴い信号線、ソース，ドレイン電極と共に、
半導体被膜等を同一のマスクパターンに基づいて一括し
てパターニングすると共に、ソース電極と画素電極との
接続用のコンタクトホールの作成と共に、信号線や走査
線の接続端を露出するためのコンタクトホールの作成を
同時に行うという、配線に生じる段差を小さくして製造
歩留まりの低下を防ぎ、しかも少ないマスク数で生産性
が向上されるという、互いに相異なる要求が同時に達成
される最適な工程となっている。

【００３８】この実施例では、半導体膜をａ−Ｓｉ：Ｈ
で構成する場合について説明したが、多結晶シリコン膜
等であっても良いことは言うまでもない。また、周辺領
域に駆動回路部を一体的に構成しても良い。

【００３９】また、更に信号線や走査線上に画素電極を
一部重複させて配置する場合、少なくとも画素電極と信
号線との間に絶縁層を介して金属膜等でシールド電極を
配するようにすれば、画素電極が信号線からの電位によ
る影響を軽減できる。

【００４０】さらに、走査線(111) の上方、すなわち、
ゲート電極の上方にシールド層(150) を設けているた
め、ゲート電極と対向電極との間が電気的に遮蔽され、
オフリークを防止することができる。また、このシール
ド層(150) は、コンタクトホール(152) を介して走査線
(111) と電気的に接続されているため、シールド層(15
0) の電位状態が安定し、さらにオフリークを防止する
ことができる。

【００４１】

【発明の効果】以上詳述したように、本発明の表示装置
用アレイ基板及びその製造方法によれば、その高精細化
に対しても各配線の寄生容量の増減が抑えられ、しかも
高開口率を確保することができる。また、本発明の表示
装置用アレイ基板の製造方法によれば、製造歩留まりを
低下させることなくその製造プロセスを簡略化でき、製
造コストを低減できる。

【００４２】また、シールド層をゲート電極の上方に設
けているため、対向電極とゲート電極との間を電気的に
遮蔽でき、オフリークを防止することができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施例のアレイ基板の一部
概略正面図である。

【図２】図２は、図１におけるＡ−Ａ’線に沿って切断
した液晶表示装置の概略断面図である。

【図３】図３は、図１におけるＢ−Ｂ’線に沿って切断
した液晶表示装置の概略断面図である。

【図４】図４は、図１におけるアレイ基板の一製造プロ
セスを説明するための図である。

【符号の説明】

１ 液晶表示装置 １００ アレイ基板 １１０ 信号線 １１１ 走査線 １２７ 層間絶縁膜 １３１ 画素電極 ２００ 対向基板 ４００ 液晶層

Claims (3)

【特許請求の範囲】
1. 【請求項１】基板上に配置される走査線と，この上に配
   置される第１絶縁膜，この上に配置される半導体膜，前
   記半導体膜に電気的に接続されるソース電極及びドレイ
   ン電極とを含む薄膜トランジスタと、前記ドレイン電極
   から導出されて前記走査線と略直交する交差領域を含む
   信号線と、前記ソース電極と電気的に接続される画素電
   極とを備えた表示装置用アレイ基板において、 前記画素電極は少なくとも前記信号線上に配置される第
   ２絶縁膜を介して配置され、且つ、前記薄膜トランジス
   タのチャネル領域上に位置する前記第２絶縁膜上に前記
   画素電極と同一の材料でシールド層を配置し、前記シー
   ルド層は前記画素電極と絶縁した状態で配置されたこと
   を特徴とする表示装置用アレイ基板。
2. 【請求項２】前記薄膜トランジスタが形成された位置以
   外の位置において、前記シールド層と前記走査線が電気
   的に接続されていることを特徴とする請求項１記載の表
   示装置用アレイ基板。
3. 【請求項３】基板上に配置される走査線と，この上に配
   置される第１絶縁膜，この上に配置される半導体膜，前
   記半導体膜上に配置されるチャネル保護膜，前記半導体
   膜に電気的に接続されるソース電極及びドレイン電極と
   を含む薄膜トランジスタと、前記ドレイン電極から導出
   されて前記走査線と略直交する交差領域を含む信号線
   と、前記ソース電極と電気的に接続される画素電極とを
   備えた表示装置用アレイ基板の製造方法において、 前記第１絶縁膜上に半導体被膜及びチャネル保護被膜を
   堆積する工程と、 前記チャネル保護被膜を前記走査線に対応してパターニ
   ングして前記チャネル保護膜と成す工程と、 金属薄膜を堆積し、前記金属薄膜及び前記半導体膜を一
   括してパターニングして前記信号線、前記ソース電極及
   び前記ドレイン電極を形成する工程と、 第２絶縁膜を堆積し、前記ソース電極に対応する第１コ
   ンタクトホールを形成する工程と、 前記コンタクトホールを介して前記ソース電極に電気的
   に接続される前記画素電極を形成すると共に、前記薄膜
   トランジスタのチャネル領域上に位置する前記第２絶縁
   膜上に前記画素電極と同一の材料で、かつ、前記画素電
   極と絶縁した状態でシールド層を形成する工程とを備え
   たことを特徴とする表示装置用アレイ基板の製造方法。