JPH0714068B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0714068B2 JPH0714068B2 JP60182213A JP18221385A JPH0714068B2 JP H0714068 B2 JPH0714068 B2 JP H0714068B2 JP 60182213 A JP60182213 A JP 60182213A JP 18221385 A JP18221385 A JP 18221385A JP H0714068 B2 JPH0714068 B2 JP H0714068B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- active layer
- gate electrode
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。特に、GaAs
電界効果トランジスタの製造方法の改良に関する。さら
に詳しくは、GaAs電界効果トランジスタの能動層の表層
に形成されたリセス上にゲート電極が形成されている構
造のGaAs電界効果トランジスタの電極の周囲の絶縁耐力
を、能動層にストレスが入ったり、また、能動層のチャ
ンネル領域のキャリヤ濃度が不正確になったりするよう
な副作用を伴うことなく、向上し、特性が良好なGaAs電
界効果型トランジスタを製造しうるようにする改良に関
する。
電界効果トランジスタの製造方法の改良に関する。さら
に詳しくは、GaAs電界効果トランジスタの能動層の表層
に形成されたリセス上にゲート電極が形成されている構
造のGaAs電界効果トランジスタの電極の周囲の絶縁耐力
を、能動層にストレスが入ったり、また、能動層のチャ
ンネル領域のキャリヤ濃度が不正確になったりするよう
な副作用を伴うことなく、向上し、特性が良好なGaAs電
界効果型トランジスタを製造しうるようにする改良に関
する。
GaAsはクローム等を混入することにより半絶縁性化する
ことが容易である反面、素子分離が必ずしも容易ではな
いため、半絶縁性GaAs基板上に、直接にまたはバッファ
層を介して、１導電型の特にｎ型の、薄いGaAs層をメサ
状に形成し、このメサ層を能動層とする場合がある。
ことが容易である反面、素子分離が必ずしも容易ではな
いため、半絶縁性GaAs基板上に、直接にまたはバッファ
層を介して、１導電型の特にｎ型の、薄いGaAs層をメサ
状に形成し、このメサ層を能動層とする場合がある。
そして、GaAs中の不純物濃度の制御が必ずしも容易では
ないため、上記の能動層を構成するメサ層の厚さを調節
してその上に形成される電界効果トランジスタ等の動作
特性を正確に所望の値に調整する手法が知られている。
ないため、上記の能動層を構成するメサ層の厚さを調節
してその上に形成される電界効果トランジスタ等の動作
特性を正確に所望の値に調整する手法が知られている。
このような構造のGaAs電界効果トランジスタの製造工程
の１例を下記する。
の１例を下記する。
第７図参照 絶縁性GaAs層１上にバッファー層２とｎ型のGaAs層３と
をつづけて形成し、エッチングをなして、ｎ型のGaAs層
３を素子形成領域にメサ状に残留する。つづいて、二酸
化シリコン層４を形成する。
をつづけて形成し、エッチングをなして、ｎ型のGaAs層
３を素子形成領域にメサ状に残留する。つづいて、二酸
化シリコン層４を形成する。
第８図参照 リソグラフィー法を使用して、ソース・ドレイン領域か
ら二酸化シリコン層４を除去し、リフトオフ法を使用し
て、ここにAuGe・Au層５を形成する。
ら二酸化シリコン層４を除去し、リフトオフ法を使用し
て、ここにAuGe・Au層５を形成する。
第９図参照 レジスト膜６を形成した後、ゲート電極領域に開口７を
形成し、この開口７を介して二酸化シリコン層４をエッ
チングし、つづいて、ｎ型のGaAs層３の上部をエッチン
グしてリセスを形成する。この工程の前半はフッ酸をエ
ッチャントとし、後半はフッ酸と過酸化水素水との混合
液をエッチャントとしてウエットエッチすればよい。
形成し、この開口７を介して二酸化シリコン層４をエッ
チングし、つづいて、ｎ型のGaAs層３の上部をエッチン
グしてリセスを形成する。この工程の前半はフッ酸をエ
ッチャントとし、後半はフッ酸と過酸化水素水との混合
液をエッチャントとしてウエットエッチすればよい。
こゝで、リセスを形成する理由は、リセス部のｎ型のGa
As層３の層厚を調整して、その後製造されるGaAs電界効
果トランジスタの動作電圧を所望の値に正確に調整する
ことを容易にするためである。
As層３の層厚を調整して、その後製造されるGaAs電界効
果トランジスタの動作電圧を所望の値に正確に調整する
ことを容易にするためである。
第10図参照 Al膜８を形成する。
第11図参照 レジスト６を溶解除去してAl膜８をゲート電極領域以外
から除去してゲート電極を形成する。
から除去してゲート電極を形成する。
つゞいて、プラズマCVD法等を使用して厚さ約1,000Åに
窒化シリコン膜９を形成してパッシベーションする。
窒化シリコン膜９を形成してパッシベーションする。
上記した構造のGaAs電界効果トランジスタの製造方法の
最終工程であるパッシベーション工程においては、質量
の大きな粒子が高速をもってAuGe・Au層５に衝突するの
で、これがスパッタされて飛散し、リセス中やゲート電
極８上に堆積し、この領域の耐圧を低下し、特性悪化の
原因となるという欠点がある。
最終工程であるパッシベーション工程においては、質量
の大きな粒子が高速をもってAuGe・Au層５に衝突するの
で、これがスパッタされて飛散し、リセス中やゲート電
極８上に堆積し、この領域の耐圧を低下し、特性悪化の
原因となるという欠点がある。
この欠点は、例えば、上記のプラズマCVD法を使用して
パッシベーション膜を形成する工程に先立ち、上記した
逆スパッタが発生しない通常のCVD法等を使用して、ゲ
ート電極の周囲の領域にカバー膜を形成して、ゲート電
極の周囲の領域をカバーする等の手法をもっても解消し
うる可能性がある。しかし、このように、ゲート電極の
周囲の領域に、通常の絶縁膜とプラズマCVD絶縁膜との
二重層を形成すると、この二重層にもとづくストレス特
に圧縮ストレスが、ゲート電極周囲に加わり、ゲート電
極下部領域の電界分布が歪むため、上記の手法は、現実
には使用することが困難である。
パッシベーション膜を形成する工程に先立ち、上記した
逆スパッタが発生しない通常のCVD法等を使用して、ゲ
ート電極の周囲の領域にカバー膜を形成して、ゲート電
極の周囲の領域をカバーする等の手法をもっても解消し
うる可能性がある。しかし、このように、ゲート電極の
周囲の領域に、通常の絶縁膜とプラズマCVD絶縁膜との
二重層を形成すると、この二重層にもとづくストレス特
に圧縮ストレスが、ゲート電極周囲に加わり、ゲート電
極下部領域の電界分布が歪むため、上記の手法は、現実
には使用することが困難である。
さらに、上記の手法は、ゲート電極周囲を、Siを含む層
（SiO2層、PSG層等）をもってカバーする結果となるの
で、このSiがｎ型ドーパントとして、能動層中に拡散
し、チャンネル領域のキャリヤ濃度を変化させてしまう
結果になり、この点からも、上記の手法は現実に使用で
きない。
（SiO2層、PSG層等）をもってカバーする結果となるの
で、このSiがｎ型ドーパントとして、能動層中に拡散
し、チャンネル領域のキャリヤ濃度を変化させてしまう
結果になり、この点からも、上記の手法は現実に使用で
きない。
本発明の目的は、GaAs能動層の表層に設けられたリセス
上にゲート電極が形成される構造のGaAs電界効果トラン
ジスタのパッシベーション膜を、プラズマCVD法等大き
な質量を有する粒子が高速をもって下地に衝突する機会
のある堆積法を使用して形成する工程において、プラズ
マCVD工程中に金属がプラズマによってスパッタされて
飛散することを、何等の副作用もともなうことなく、な
くし、GaAs電界効果トランジスタのゲト周囲の耐圧が低
下することをなくする改良を提供することにある。
上にゲート電極が形成される構造のGaAs電界効果トラン
ジスタのパッシベーション膜を、プラズマCVD法等大き
な質量を有する粒子が高速をもって下地に衝突する機会
のある堆積法を使用して形成する工程において、プラズ
マCVD工程中に金属がプラズマによってスパッタされて
飛散することを、何等の副作用もともなうことなく、な
くし、GaAs電界効果トランジスタのゲト周囲の耐圧が低
下することをなくする改良を提供することにある。
上記の目的を達成するために本発明が採った手段は、Ga
As能動層（３）上に、相互に離隔して、ソース電極・ド
レイン電極（５）を形成する工程と、前記のソース電極
・ドレイン電極（５）の上を含め前記のGaAs能動層
（３）上に、常圧CVD法を使用して絶縁膜（10）を形成
する工程と、前記のソース電極・ドレイン電極（５）相
互の間の前記のGaAs能動層（３）の上に開口部（７）を
有するマスク（６）を形成する工程と、前記のマスク
（６）の前記の開口部（７）内において、前記の絶縁膜
（10）と前記のGaAs能動層（３）の一部とを除去して前
記のGaAs能動層（３）にリセス（７）を形成する工程
と、前記のリセス（７）の底面上にゲート電極（８）を
形成するとゝもに、前記のマスク（６）を除去する工程
と、プラズマCVD法を使用して、前記の絶縁膜（10）
と、前記のゲート電極（８）と、前記のゲート電極
（８）が形成されている前記のリセス（７）内のGaAs能
動層の表面との上に、パッシベーション膜（９）を被着
する工程とを含む半導体装置の製造方法である。
As能動層（３）上に、相互に離隔して、ソース電極・ド
レイン電極（５）を形成する工程と、前記のソース電極
・ドレイン電極（５）の上を含め前記のGaAs能動層
（３）上に、常圧CVD法を使用して絶縁膜（10）を形成
する工程と、前記のソース電極・ドレイン電極（５）相
互の間の前記のGaAs能動層（３）の上に開口部（７）を
有するマスク（６）を形成する工程と、前記のマスク
（６）の前記の開口部（７）内において、前記の絶縁膜
（10）と前記のGaAs能動層（３）の一部とを除去して前
記のGaAs能動層（３）にリセス（７）を形成する工程
と、前記のリセス（７）の底面上にゲート電極（８）を
形成するとゝもに、前記のマスク（６）を除去する工程
と、プラズマCVD法を使用して、前記の絶縁膜（10）
と、前記のゲート電極（８）と、前記のゲート電極
（８）が形成されている前記のリセス（７）内のGaAs能
動層の表面との上に、パッシベーション膜（９）を被着
する工程とを含む半導体装置の製造方法である。
上記の欠点は、パッシベーション工程において、質量の
大きな粒子が高速をもってAuGe・Au層５等下地の金属に
衝突することに寄因するものであるから、かゝる粒子が
下地の金属に衝突しないようにするか、または、衝突し
ても下地の金属がスパッタされないようにすればよい。
大きな粒子が高速をもってAuGe・Au層５等下地の金属に
衝突することに寄因するものであるから、かゝる粒子が
下地の金属に衝突しないようにするか、または、衝突し
ても下地の金属がスパッタされないようにすればよい。
こゝで重要なことは、上記した副作用（厚いカバー量を
形成したことによってチャンネル領域にストレスが発生
して、そのストレスにもとづく歪のため、チャンネル領
域の電界分布が歪んだり、不所望なドーパント（Si）が
能動層中に拡散してチャンネル領域のキャリヤ濃度が変
化してしまう等の副作用）がともなってはならないこと
である。
形成したことによってチャンネル領域にストレスが発生
して、そのストレスにもとづく歪のため、チャンネル領
域の電界分布が歪んだり、不所望なドーパント（Si）が
能動層中に拡散してチャンネル領域のキャリヤ濃度が変
化してしまう等の副作用）がともなってはならないこと
である。
そこで、本発明においては、ゲート電極領域を除いて、
下地の金属を酸化膜をもってカバーすることとしたもの
である。
下地の金属を酸化膜をもってカバーすることとしたもの
である。
以下、図面を参照しつゝ、本発明の一実施例に係る半導
体装置の製造方法についてさらに説明する。
体装置の製造方法についてさらに説明する。
第２図参照 絶縁性GaAs層１上にバッファー層２とｎ型のGaAs層３と
をつづけて形成し、エッチングをなして、ｎ型のGaAs層
３を素子形成領域にメサ状に残留する。つづいて、二酸
化シリコン層４を形成する。
をつづけて形成し、エッチングをなして、ｎ型のGaAs層
３を素子形成領域にメサ状に残留する。つづいて、二酸
化シリコン層４を形成する。
第３図参照 リソグラフィー法を使用して、ソース・ドレイン領域か
ら二酸化シリコン層４を除去し、リフトオフ法を使用し
て、ここにAuGe・Au層５を形成する。
ら二酸化シリコン層４を除去し、リフトオフ法を使用し
て、ここにAuGe・Au層５を形成する。
第４図参照 常圧CVD法を使用して二酸化シリコン膜10を形成する。
第５図参照 レジスト膜６を形成した後、ゲート電極領域に開口７を
形成し、この開口７を介して二酸化シリコン層10、４を
エッチングし、つづいて、ｎ型のGaAs層３の上部をエッ
チングしてリセスを形成する。この工程の前半はフッ酸
をエッチャントとし、後半はフッ酸と過酸化水素水との
混合液をエッチャントとしてウエットエッチすればよ
い。
形成し、この開口７を介して二酸化シリコン層10、４を
エッチングし、つづいて、ｎ型のGaAs層３の上部をエッ
チングしてリセスを形成する。この工程の前半はフッ酸
をエッチャントとし、後半はフッ酸と過酸化水素水との
混合液をエッチャントとしてウエットエッチすればよ
い。
第６図参照 Al膜８を形成してAl膜８をゲート電極領域以外から除去
してゲート電極を形成する。この工程は、リフトオフ法
を使用して、Al膜８をレジスト６とともに溶解除去す
る。
してゲート電極を形成する。この工程は、リフトオフ法
を使用して、Al膜８をレジスト６とともに溶解除去す
る。
この工程の結果、ゲート電極８の周囲を除いて、ｎ型の
GaAs層３の表面は二酸化シリコン層10によってカバーさ
れることになる。
GaAs層３の表面は二酸化シリコン層10によってカバーさ
れることになる。
第１図参照 つゞいて、プラズマCVD法等を使用して厚さ約1,000Åに
窒化シリコン膜９を形成してパッシベーションする。
窒化シリコン膜９を形成してパッシベーションする。
ソース・ドレイン電極５は二酸化シリコン層10によって
カバーされているので、この工程においてAuGe・Auより
なるソース・ドレイン電極５が直接プラズマに曝される
ことはないので、この金属がスパッタされて、リセス中
やゲート電極８に付着して耐圧を低下させる等の欠点は
解消されている。
カバーされているので、この工程においてAuGe・Auより
なるソース・ドレイン電極５が直接プラズマに曝される
ことはないので、この金属がスパッタされて、リセス中
やゲート電極８に付着して耐圧を低下させる等の欠点は
解消されている。
しかも、ゲート電極の周囲には二酸化シリコン層10は存
在しないので、上記した副作用（厚いカバー層を形成し
たことによってチャンネル領域にストレスが発生して、
そのストレスにもとづく歪のため、チャンネル領域の電
界分布が歪んだり、不所望なドーパント（Si）が能動層
中に拡散してチャンネル領域のキャリヤ濃度が変化して
しまう等の副作用）が発生するおそれはない。
在しないので、上記した副作用（厚いカバー層を形成し
たことによってチャンネル領域にストレスが発生して、
そのストレスにもとづく歪のため、チャンネル領域の電
界分布が歪んだり、不所望なドーパント（Si）が能動層
中に拡散してチャンネル領域のキャリヤ濃度が変化して
しまう等の副作用）が発生するおそれはない。
以上説明せるとおり、本発明においては、GaAs電界効果
トランジスタの能動層の表層に形成されたリセス上にゲ
ート電極が形成されている構造のGaAs電界効果トランジ
スタの電極の周囲の絶縁耐力を、能動層にストレスが入
ったり、また、能動層のチャンネル領域のキャリヤ濃度
が不正確になったりするような副作用を伴うことなく、
向上し、特性が良好なGaAs電界効果トランジスタを製造
しうる半導体装置の製造方法を提供することができる。
トランジスタの能動層の表層に形成されたリセス上にゲ
ート電極が形成されている構造のGaAs電界効果トランジ
スタの電極の周囲の絶縁耐力を、能動層にストレスが入
ったり、また、能動層のチャンネル領域のキャリヤ濃度
が不正確になったりするような副作用を伴うことなく、
向上し、特性が良好なGaAs電界効果トランジスタを製造
しうる半導体装置の製造方法を提供することができる。
第１図は、本発明の一実施例に係る半導体装置の製造方
法を実施して製造したGaAs電界効果トランジスタの断面
図である。 第２〜６図は、本発明の一実施例に係るGaAs電界効果ト
ランジスタの製造方法の主要工程完了後の断面図であ
る。 第７〜11図は、従来技術に係るGaAs電界効果トランジス
タの製造方法の主要工程完了後の断面図である。 １……絶縁性GaAs層、２……バッファー層、３……ｎ型
のGaAs層、４……二酸化シリコン層、５……AuGe・Au層
（ソース・ドレイン電極）、６……レジスト膜、７……
開口、８……Al膜（ゲート電極）、９……窒化シリコン
膜、10……二酸化シリコン膜。
法を実施して製造したGaAs電界効果トランジスタの断面
図である。 第２〜６図は、本発明の一実施例に係るGaAs電界効果ト
ランジスタの製造方法の主要工程完了後の断面図であ
る。 第７〜11図は、従来技術に係るGaAs電界効果トランジス
タの製造方法の主要工程完了後の断面図である。 １……絶縁性GaAs層、２……バッファー層、３……ｎ型
のGaAs層、４……二酸化シリコン層、５……AuGe・Au層
（ソース・ドレイン電極）、６……レジスト膜、７……
開口、８……Al膜（ゲート電極）、９……窒化シリコン
膜、10……二酸化シリコン膜。
Claims (1)
- 【請求項１】GaAs能動層（３）上に、相互に離隔して、
ソース電極・ドレイン電極（５）を形成する工程と、 前記ソース電極・ドレイン電極（５）の上を含め前記Ga
As能動層（３）上に、常圧CVD法を使用して絶縁膜（1
0）を形成する工程と、 前記ソース電極・ドレイン電極（５）相互の間の前記Ga
As能動層（３）の上に開口部（７）を有するマスク
（６）を形成する工程と、 前記マスク（６）の前記開口部（７）内において、前記
絶縁膜（10）と前記GaAs能動層（３）の一部とを除去し
て前記GaAs能動層（３）にリセス（７）を形成する工程
と、 前記リセス（７）の底面上にゲート電極（８）を形成す
るとゝもに、前記マスク（６）を除去する工程と、 プラズマCVD法を使用して、前記絶縁膜（10）と、前記
ゲート電極（８）と、前記ゲート電極（８）が形成され
ている前記リセス（７）内のGaAs能動層の表面との上
に、パッシベーション膜（９）を被着する工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182213A JPH0714068B2 (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182213A JPH0714068B2 (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242534A JPS6242534A (ja) | 1987-02-24 |
| JPH0714068B2 true JPH0714068B2 (ja) | 1995-02-15 |
Family
ID=16114327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182213A Expired - Lifetime JPH0714068B2 (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714068B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722448B2 (ja) * | 1987-03-31 | 1995-03-15 | 株式会社クボタ | 水田用作業車 |
| JP2731659B2 (ja) * | 1992-01-29 | 1998-03-25 | 日本電気株式会社 | 無線選択呼出し受信機 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530803A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Producing method of electronic parts |
| JPS57157529A (en) * | 1981-03-24 | 1982-09-29 | Seiko Epson Corp | Semiconductor device |
-
1985
- 1985-08-20 JP JP60182213A patent/JPH0714068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242534A (ja) | 1987-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1587773A (en) | Short-channel length mis fiield-effect transistors | |
| JPS6310589B2 (ja) | ||
| GB1481196A (en) | Semiconductor processing | |
| JP2553699B2 (ja) | 半導体装置の製造方法 | |
| US4497108A (en) | Method for manufacturing semiconductor device by controlling thickness of insulating film at peripheral portion of element formation region | |
| JPS6246073B2 (ja) | ||
| US4352238A (en) | Process for fabricating a vertical static induction device | |
| JPH07111966B2 (ja) | 半導体装置の製造方法 | |
| JPH0714068B2 (ja) | 半導体装置の製造方法 | |
| JPS6323669B2 (ja) | ||
| JP2000174259A (ja) | 半導体素子の製造方法 | |
| JPH02192172A (ja) | 超伝導トランジスタ | |
| JPH09293735A (ja) | 電界効果トランジスタの製造方法 | |
| JP2550495B2 (ja) | 半導体装置の製造方法 | |
| JPH09306927A (ja) | 半導体装置およびその製造方法 | |
| JPH0513456A (ja) | 半導体装置の製造方法 | |
| JPS61207076A (ja) | 半導体装置の製造方法 | |
| JPS6258154B2 (ja) | ||
| JP2546651B2 (ja) | バイポ−ラトランジスタの製造法 | |
| KR0170513B1 (ko) | 모스 트랜지스터 및 그의 제조방법 | |
| JPH06177157A (ja) | 化合物半導体装置およびその製造方法 | |
| JPS59126676A (ja) | 電界効果型トランジスタ | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPS6187378A (ja) | 化合物半導体装置の製造方法 | |
| JPS6038883A (ja) | ショットキゲ−ト型ｆｅｔの製造方法 |