JPS6038883A - ショットキゲ−ト型ｆｅｔの製造方法 - Google Patents
ショットキゲ−ト型ｆｅｔの製造方法Info
- Publication number
- JPS6038883A JPS6038883A JP58146320A JP14632083A JPS6038883A JP S6038883 A JPS6038883 A JP S6038883A JP 58146320 A JP58146320 A JP 58146320A JP 14632083 A JP14632083 A JP 14632083A JP S6038883 A JPS6038883 A JP S6038883A
- Authority
- JP
- Japan
- Prior art keywords
- lift
- material layer
- gate
- semiconductor layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、ショットキゲート型Ｆ Ｌ！： Ｔ （Ｍ
ＪＥＳＦＥＴ）の製造技術、特に、セルフアライメン
ト構造のガリウムひ素Ｍ Ｅ Ｓ ｌ？ Ｅ Ｔの製造
に利用して有効な技術に関するものである。
ＪＥＳＦＥＴ）の製造技術、特に、セルフアライメン
ト構造のガリウムひ素Ｍ Ｅ Ｓ ｌ？ Ｅ Ｔの製造
に利用して有効な技術に関するものである。
［背景技術］
ガリウムひ素（ＧａＡｓ）はシリコンに代わる次世代の
半導体材料であるといわれている。それは、ＧａＡｓの
電子移動度がシリコンに比べて大きく、しかもＧａＡｓ
自体が半絶縁性で素子間分離が容易であるなどという材
料面での利点を有しているからである。
半導体材料であるといわれている。それは、ＧａＡｓの
電子移動度がシリコンに比べて大きく、しかもＧａＡｓ
自体が半絶縁性で素子間分離が容易であるなどという材
料面での利点を有しているからである。
ＧａＡｓを基板とした集積回路においては、ＭＥＳＦＥ
Ｔ構造が主どして用いられる。高速なＭＥ Ｓ Ｆ Ｅ
Ｔを得ようとする場合、ゲー１〜・ソース間およびゲ
ート・ドレイン間の寄生直列抵抗が問題となる。
Ｔ構造が主どして用いられる。高速なＭＥ Ｓ Ｆ Ｅ
Ｔを得ようとする場合、ゲー１〜・ソース間およびゲ
ート・ドレイン間の寄生直列抵抗が問題となる。
この寄生直列抵抗を低減しＦＥＴを高速化するには、ゲ
ー１−とソースおよびドレインとの間を自己整合的に形
成することが有効である（以上、たとえば、「日経エレ
クトロニクスＪ 、１９８２年１１月８日号、ｐ１０５
−１２７、特ニｐ１２０〜１２２参照）。
ー１−とソースおよびドレインとの間を自己整合的に形
成することが有効である（以上、たとえば、「日経エレ
クトロニクスＪ 、１９８２年１１月８日号、ｐ１０５
−１２７、特ニｐ１２０〜１２２参照）。
［発明の目的コ
この発明の目的は、ＭＥＳＦＥＴにおけるゲーｉ〜とソ
ースおよびドレインとの間を自己整合的に形成しうるセ
ルファライン技術を提供することにある。
ースおよびドレインとの間を自己整合的に形成しうるセ
ルファライン技術を提供することにある。
この発明の他の目的は、絶縁基板の一面に形成された半
導体層に、イオン打込みによる打込み深さの差を利用す
ることによって、低濃度領域と高濃度領域とを形成する
ようにした技術を提供することにある。
導体層に、イオン打込みによる打込み深さの差を利用す
ることによって、低濃度領域と高濃度領域とを形成する
ようにした技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。
、この明細書の記述および添付図面から明らかになるで
あろう。
［発明の概要］
この出願において開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、この発明の代表例では、配線をリフトオフ処
理によって形成するが、そのためのリフ１−オフ材料層
をイオン打込みに対するマスクとしても利用し、絶縁基
板の一面に形成されたＧ ａＡ ｓ半導体層に対し、ソ
ースおよびドレインとなる高濃度領域と、ゲート下の低
濃度領域とを形成するようにしている。それによって、
ゲー１−とソースおよびドレインとの間を自己整合的に
形成するという目的を達成するものである。
理によって形成するが、そのためのリフ１−オフ材料層
をイオン打込みに対するマスクとしても利用し、絶縁基
板の一面に形成されたＧ ａＡ ｓ半導体層に対し、ソ
ースおよびドレインとなる高濃度領域と、ゲート下の低
濃度領域とを形成するようにしている。それによって、
ゲー１−とソースおよびドレインとの間を自己整合的に
形成するという目的を達成するものである。
［実施例コ
以下、この発明の内容を第１図〜第５図に示した実施例
に基づいて具体的に説明する。
に基づいて具体的に説明する。
（第１図を参照して）
まず、サファイヤなどの絶縁基板１の一面にＧａ Ａｓ
単結晶薄膜からなる半導体層２を形成し、その上に二酸
化シリコン膜３１およびシリコンナイトライド膜３２か
らなるリフトオフ材料層３を全体的に堆積する。リフト
オフ材料層３の主体は下層の二酸化シリコン膜３１であ
り、その膜３１−の厚さはリフトオフの必要上かなり厚
い。しかし、リフトオフ材料Ｍ３は、それを通して下層
の半導体層２にイオン打込みが可能な厚さをもっている
ことも必要であり、それら両者の兼ね合いからその厚さ
が定まる。
単結晶薄膜からなる半導体層２を形成し、その上に二酸
化シリコン膜３１およびシリコンナイトライド膜３２か
らなるリフトオフ材料層３を全体的に堆積する。リフト
オフ材料層３の主体は下層の二酸化シリコン膜３１であ
り、その膜３１−の厚さはリフトオフの必要上かなり厚
い。しかし、リフトオフ材料Ｍ３は、それを通して下層
の半導体層２にイオン打込みが可能な厚さをもっている
ことも必要であり、それら両者の兼ね合いからその厚さ
が定まる。
（第２図を参照して）
ついで、通常のホトエツチングによって、リフトオフ材
料層３のうち、ゲートを形成すべき部分を選択的に除去
する。この場合、上層の膜３２をマスクとして下層の膜
３１をサイドエッチすることにより、エツチング端部に
ひさし構造４を形成する。このひさし構造４は、後で行
なうリフトオフを容易にし、またゲー１〜とソースおよ
びドレインとの間の電気的ショー１〜を確実に防止する
という好ましい機能を有するものである。
料層３のうち、ゲートを形成すべき部分を選択的に除去
する。この場合、上層の膜３２をマスクとして下層の膜
３１をサイドエッチすることにより、エツチング端部に
ひさし構造４を形成する。このひさし構造４は、後で行
なうリフトオフを容易にし、またゲー１〜とソースおよ
びドレインとの間の電気的ショー１〜を確実に防止する
という好ましい機能を有するものである。
（第３図を参照して）
部分的なリフトオフ材料層３の形成後、基板１上の半導
体層２に対し、Ｎ型不純物たとえばシリコンを全体的に
イオン打込み法によって導入する。
体層２に対し、Ｎ型不純物たとえばシリコンを全体的に
イオン打込み法によって導入する。
この際、主として打込みエネルギーを制御することによ
って、打込みイオンが、グー１〜部では大部分が下地の
絶縁基板１に達するようにするとともに、ゲート以外の
その他の場所では半導体層２中になるようにする。した
がって、このようなイオン打込みおよびそれに続くアニ
ール処理により、リフトオフ材料層３下の半導体層２の
部分２１がＮ＋型の高濃度領域、露出しているゲー１〜
を形成すべき部分２２がＮ−型の低濃度領域とそれぞれ
なすことができる。
って、打込みイオンが、グー１〜部では大部分が下地の
絶縁基板１に達するようにするとともに、ゲート以外の
その他の場所では半導体層２中になるようにする。した
がって、このようなイオン打込みおよびそれに続くアニ
ール処理により、リフトオフ材料層３下の半導体層２の
部分２１がＮ＋型の高濃度領域、露出しているゲー１〜
を形成すべき部分２２がＮ−型の低濃度領域とそれぞれ
なすことができる。
（第４図を参照して）
次に、スパッタリング法などのような高指向性の堆積方
法によってグー１−用金属材料（たとえば。
法によってグー１−用金属材料（たとえば。
白金あるいは白金シリサイド）を堆積すると、前記ひさ
し構造４によりゲート用金属材Ｍｌ ５は段切れを伴な
って形成される。したがって、リフトオフ材料層３をエ
ツチングすることによって、ゲート用金属材料５のうち
、層３上に付着していた部分を層３とともに除去（リフ
トオフ）し、Ｎ−型の領域２２上にのみグー１〜用金属
材料５を残すことができる。この部分的なものがゲーＩ
−金属膜５１となる。
し構造４によりゲート用金属材Ｍｌ ５は段切れを伴な
って形成される。したがって、リフトオフ材料層３をエ
ツチングすることによって、ゲート用金属材料５のうち
、層３上に付着していた部分を層３とともに除去（リフ
トオフ）し、Ｎ−型の領域２２上にのみグー１〜用金属
材料５を残すことができる。この部分的なものがゲーＩ
−金属膜５１となる。
（第５図を参照して）
その後、ホトエツチングにより素子以外の部分のＮ＋型
の領域２１を選択的に除去した後、全面にＣＶＤ法によ
って二酸化シリコンなどからなるパシベーション膜６を
形成する。そして、膜６に接続用の穴７をあけてから、
公知の真空蒸着およびホトエツチングの各技術によって
ソース電極８１１、ドレイン電極８２およびゲート引出
し電極（図示せず）、ならびに素子間の配線（図示せず
）を形成し、Ｇａ Ａｓ’ ＭＥＳＦＥＴを完成する。
の領域２１を選択的に除去した後、全面にＣＶＤ法によ
って二酸化シリコンなどからなるパシベーション膜６を
形成する。そして、膜６に接続用の穴７をあけてから、
公知の真空蒸着およびホトエツチングの各技術によって
ソース電極８１１、ドレイン電極８２およびゲート引出
し電極（図示せず）、ならびに素子間の配線（図示せず
）を形成し、Ｇａ Ａｓ’ ＭＥＳＦＥＴを完成する。
［効果］
ＭＥＳＦＥＴのゲートとソースおよびドレインとの間を
セルファライン化しているので、前記寄生直列抵抗を低
減してデバイスを高速化することカテキル。そして、特
に配線形成のためのリフトオフ材料層をイオン打込みに
苅するマスクどしても利用しているので、比較的に簡易
なプロセスとなるという効果が得られる。
セルファライン化しているので、前記寄生直列抵抗を低
減してデバイスを高速化することカテキル。そして、特
に配線形成のためのリフトオフ材料層をイオン打込みに
苅するマスクどしても利用しているので、比較的に簡易
なプロセスとなるという効果が得られる。
以上この発明者によってなさ汎だ発明を実施例に基づき
具体的に説明したが、この発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
具体的に説明したが、この発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
たとえば、ゲート材料としてはタングステンまたはタン
グステンシリサイド等を用いてもよい。また、Ｎ型不純
物としてイオン打込みするものはシリコン以外のものを
用いてもよい。
グステンシリサイド等を用いてもよい。また、Ｎ型不純
物としてイオン打込みするものはシリコン以外のものを
用いてもよい。
［利用分野］
この発明は、Ｇ ａ Ａ ｓデバイスに限らずＭＥＳＦ
ＥＴのセルファライン技術とし−Ｃ広範に利用すること
ができる。なお、この発明ば〜１０ｓＦＥＴへの適用も
可能である。
ＥＴのセルファライン技術とし−Ｃ広範に利用すること
ができる。なお、この発明ば〜１０ｓＦＥＴへの適用も
可能である。
第１図〜第５図はこの発明の一実施例をコニ程順に示す
断面図である。 １・・・絶縁基板、２・・・半導体層、 ３・・・リフ
トオフ材料層、４・・・ひさし構造、５・・・グー１〜
用金属材料、５１・・・グー１〜金属膜、６・・・パシ
ベーション膜、７・・・穴、８１・・・ソース電極、８
２・・・ドレイン電極。 代理人 弁理士 高 橋 明 夫 ４３５ 第 １ 図 ３ 第 ２ 図 第 ３１４ 第 ４ 図 ｚ 第５図
断面図である。 １・・・絶縁基板、２・・・半導体層、 ３・・・リフ
トオフ材料層、４・・・ひさし構造、５・・・グー１〜
用金属材料、５１・・・グー１〜金属膜、６・・・パシ
ベーション膜、７・・・穴、８１・・・ソース電極、８
２・・・ドレイン電極。 代理人 弁理士 高 橋 明 夫 ４３５ 第 １ 図 ３ 第 ２ 図 第 ３１４ 第 ４ 図 ｚ 第５図
Claims (1)
- 【特許請求の範囲】 １、次の各工程からなる、ショットキゲート型ＦＥＴの
製造方法。 （Ａ）絶縁基板の一面に形成された半導体層の表面上、
ゲー１−を、形成ずべき部分以外をリフトオフ材料層で
被う工程。 （Ｂ）イオン打込みによる打込み深さの差を利用するこ
とによって、前記リフトオフ材料層下の半導体層の部分
を高濃度領域、ゲー１〜を形成すべき部分の半導体層の
部分を低濃度領域とそれぞれなす工程。 （Ｃ）（Ｂ）工程後、グー１−用金属材料の堆積および
前記リフ１〜オフ材料層を用いたリフ１〜オフ処理によ
って、前記低濃度領域の部分にのみゲート用金属材料を
残す工程。 （Ｄ）（Ｃ）工程で部分的に残したグー１−用金属材料
をグー１−金属膜、その両側に位置する前記高濃度領域
の各部分をソースＪ′？よびトレーｒンどして電極およ
び配線を形成する工程。 ２、前記リフトオフ材料層は、」二下二層膜からなり、
上層の膜が下層の膜のサイドエッチ処理に対するマスク
となりうる特許請求の範囲第１項に記載のショットキゲ
ート型ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146320A JPS6038883A (ja) | 1983-08-12 | 1983-08-12 | ショットキゲ−ト型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146320A JPS6038883A (ja) | 1983-08-12 | 1983-08-12 | ショットキゲ−ト型ｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038883A true JPS6038883A (ja) | 1985-02-28 |
| JPH0439773B2 JPH0439773B2 (ja) | 1992-06-30 |
Family
ID=15404998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146320A Granted JPS6038883A (ja) | 1983-08-12 | 1983-08-12 | ショットキゲ−ト型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337701A (ja) * | 1986-07-31 | 1988-02-18 | Nippon Dengiyou Kosaku Kk | 複合形帯域阻止ろ波器 |
| WO2007072247A3 (en) * | 2005-12-22 | 2007-10-25 | Koninkl Philips Electronics Nv | An improved lift-off technique suitable for nanometer-scale patterning of metal layers |
-
1983
- 1983-08-12 JP JP58146320A patent/JPS6038883A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337701A (ja) * | 1986-07-31 | 1988-02-18 | Nippon Dengiyou Kosaku Kk | 複合形帯域阻止ろ波器 |
| WO2007072247A3 (en) * | 2005-12-22 | 2007-10-25 | Koninkl Philips Electronics Nv | An improved lift-off technique suitable for nanometer-scale patterning of metal layers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439773B2 (ja) | 1992-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3229012B2 (ja) | 半導体装置の製造方法 | |
| KR920002090B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPH0260217B2 (ja) | ||
| JPH03151645A (ja) | 化合物半導体装置の製造方法 | |
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| JPH0758785B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPS6038883A (ja) | ショットキゲ−ト型ｆｅｔの製造方法 | |
| JPS59188978A (ja) | シヨツトキゲ−ト型ｆｅｔの製造方法 | |
| JPS61248570A (ja) | Ｍｅｓｆｅｔ装置およびその製造方法 | |
| JPS6034073A (ja) | ショットキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH0622247B2 (ja) | 電界効果型半導体装置 | |
| JPS6155967A (ja) | 電界効果トランジスタの製造方法 | |
| JP2796303B2 (ja) | 半導体集積回路の製造方法 | |
| JP2889240B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JPH0219622B2 (ja) | ||
| JPH02201932A (ja) | 高耐圧ｍｏｓ電界効果トランジスタ | |
| JP2726730B2 (ja) | 電界効果トランジスタの製法 | |
| JPS5893290A (ja) | シヨツトキバリア電界効果トランジスタの製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPS6086871A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6037176A (ja) | 電界効果トランジスタの製造方法 | |
| JPS59193070A (ja) | シヨツトキゲ−ト電界効果トランジスタの製造方法 | |
| JPH03283627A (ja) | 電界効果型半導体装置の製造方法 | |
| JPS6170764A (ja) | ＧａＡｓ電界効果トランジスタ | |
| JPS63142872A (ja) | 自己整合型電界効果トランジスタの製造方法 |