JPH09293735A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH09293735A JPH09293735A JP10290596A JP10290596A JPH09293735A JP H09293735 A JPH09293735 A JP H09293735A JP 10290596 A JP10290596 A JP 10290596A JP 10290596 A JP10290596 A JP 10290596A JP H09293735 A JPH09293735 A JP H09293735A
- Authority
- JP
- Japan
- Prior art keywords
- recess
- forming
- region
- effect transistor
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 ゲ−ト耐圧が大きく、かつ短ゲ−ト長の電界
効果トランジスタを均一かつ簡便に製造する方法を提供
する。 【解決手段】 ＧａＡｓ化合物半導体基板（１）上に、
活性層（４、４ｅ）を形成する前にエッチングによりリ
セスを形成する工程と、前記リセスを形成した後にイオ
ン注入により活性層（４、４ｅ）を形成する工程と、前
記リセズ内にゲート電極（７、７ａ、７ｅ）を形成する
工程と、ソース高濃度領域及びドレイン高濃度領域
（８、８ａ、８ｅ）をゲート電極領域に対し自己整合的
に、かつ前記半導体基板（１）表面から前記活性層
（４、４ｅ）よりも深くない位置に形成する工程と、前
記ソース高濃度領域及びドレイン高濃度領域（８、８
ａ、８ｅ）にソース電極（１１、１１ａ、１１ｅ）及び
ドレイ電極（１２、１２ａ、１２ｅ）を形成する工程と
を有する電界効果トランジスタの製造方法
効果トランジスタを均一かつ簡便に製造する方法を提供
する。 【解決手段】 ＧａＡｓ化合物半導体基板（１）上に、
活性層（４、４ｅ）を形成する前にエッチングによりリ
セスを形成する工程と、前記リセスを形成した後にイオ
ン注入により活性層（４、４ｅ）を形成する工程と、前
記リセズ内にゲート電極（７、７ａ、７ｅ）を形成する
工程と、ソース高濃度領域及びドレイン高濃度領域
（８、８ａ、８ｅ）をゲート電極領域に対し自己整合的
に、かつ前記半導体基板（１）表面から前記活性層
（４、４ｅ）よりも深くない位置に形成する工程と、前
記ソース高濃度領域及びドレイン高濃度領域（８、８
ａ、８ｅ）にソース電極（１１、１１ａ、１１ｅ）及び
ドレイ電極（１２、１２ａ、１２ｅ）を形成する工程と
を有する電界効果トランジスタの製造方法
Description
【発明の属する技術分野】本発明は、ゲ−ト耐圧が大き
く、かつ短ゲ−ト長の電界効果トランジスタの製造方法
に関する。
く、かつ短ゲ−ト長の電界効果トランジスタの製造方法
に関する。
【０００２】
【従来の技術】従来、電界効果トランジスタのソ−ス抵
抗を低減させ、かつ耐圧を向上させる手段として、半導
体基板の表面に凹部を設け、その底にゲ−ト電極を形成
するリセス構造がある。即ち、半導体基板上に活性層を
形成し、ソ−ス、ドレイン電極を形成したのち、ゲ−ト
電極を形成すべき領域をエッチングにより削りそのリセ
スのなかにゲ−ト電極を形成するものである。このリセ
ス構造によりゲ−ト電極からドレイン電極にのびる空乏
層がキャリアの走行を妨げなくなるのでソ−ス抵抗が小
さくかつ耐圧が向上する。
抗を低減させ、かつ耐圧を向上させる手段として、半導
体基板の表面に凹部を設け、その底にゲ−ト電極を形成
するリセス構造がある。即ち、半導体基板上に活性層を
形成し、ソ−ス、ドレイン電極を形成したのち、ゲ−ト
電極を形成すべき領域をエッチングにより削りそのリセ
スのなかにゲ−ト電極を形成するものである。このリセ
ス構造によりゲ−ト電極からドレイン電極にのびる空乏
層がキャリアの走行を妨げなくなるのでソ−ス抵抗が小
さくかつ耐圧が向上する。
【０００３】また、素子特性を均一、且つ寄生抵抗を抑
制するため、ゲ−ト電極領域に対し高濃度領域を自己整
合的に形成する構造が知られているが、ゲ−ト長が小さ
くなると、対峙する高濃度領域から基板へリ−ク電流が
流れるという短チャネル効果により素子特性の向上が妨
げられている。
制するため、ゲ−ト電極領域に対し高濃度領域を自己整
合的に形成する構造が知られているが、ゲ−ト長が小さ
くなると、対峙する高濃度領域から基板へリ−ク電流が
流れるという短チャネル効果により素子特性の向上が妨
げられている。
【０００４】この解決策として、ゲ−ト電極の両側の半
導体基板表面上に選択的に高濃度領域を結晶成長させ、
高濃度領域の位置を活性層に対し相対的に上側位置に形
成する選択成長構造により短チャネル効果を抑制する方
法が提案されている（Ｉｎｓｔ．Ｐｈｙｓ．Ｃｏｎｆ．
Ｓｅｒ．Ｎｏ．７９：Ｃｈａｐｔｅｒ９ Ｐａｐｅｒｐ
ｒｅｓｅｎｔｅｄ ａｔ Ｉｎｔ． Ｓｙｍｐ． Ｇａ
Ａｓ ａｎｄ Ｒｅｒａｔｅｄ Ｃｏｍｐｏｕｎｄｓ，
Ｋａｒｕｉｚａｗａ，Ｊａｐａｎ，１９８５「Ｉｍｐｒ
ｏｖｅｍｅｎｔ ｏｆ ｎ＋／ｎ−ＭＯＣＶＤ ｉｎｔ
ｅｒｆａｃｅ ａｎｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏ
ｎ ｔｏ ｓｉｄｅｗａｌｌ ａｓｓｉｓｔｅｄ ｎ＋
ｓｅｌｆ−ａｌｉｇｎｅｄ ＧａＡｓ ＭＥＳＦＥ
Ｔ」）。
導体基板表面上に選択的に高濃度領域を結晶成長させ、
高濃度領域の位置を活性層に対し相対的に上側位置に形
成する選択成長構造により短チャネル効果を抑制する方
法が提案されている（Ｉｎｓｔ．Ｐｈｙｓ．Ｃｏｎｆ．
Ｓｅｒ．Ｎｏ．７９：Ｃｈａｐｔｅｒ９ Ｐａｐｅｒｐ
ｒｅｓｅｎｔｅｄ ａｔ Ｉｎｔ． Ｓｙｍｐ． Ｇａ
Ａｓ ａｎｄ Ｒｅｒａｔｅｄ Ｃｏｍｐｏｕｎｄｓ，
Ｋａｒｕｉｚａｗａ，Ｊａｐａｎ，１９８５「Ｉｍｐｒ
ｏｖｅｍｅｎｔ ｏｆ ｎ＋／ｎ−ＭＯＣＶＤ ｉｎｔ
ｅｒｆａｃｅ ａｎｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏ
ｎ ｔｏ ｓｉｄｅｗａｌｌ ａｓｓｉｓｔｅｄ ｎ＋
ｓｅｌｆ−ａｌｉｇｎｅｄ ＧａＡｓ ＭＥＳＦＥ
Ｔ」）。
【０００５】
【発明が解決しようとする課題】しかし、前記周知のリ
セス構造ではエッチング時のバラツキにより活性層の厚
さがばらつき、素子特性についてウエハの面内均一性や
ウエハ間の均一性が低いという問題がある。これを解決
するために、特開平２−２４９２４１号公報により活性
層を形成する前にリセスを形成する方法が提案されてい
るが、ゲ−ト電極の両側の高濃度領域の自己整合性が不
十分で、素子特性の均一性に欠けるという問題が残って
いる。本願発明はこの解決を目的の一つとする。
セス構造ではエッチング時のバラツキにより活性層の厚
さがばらつき、素子特性についてウエハの面内均一性や
ウエハ間の均一性が低いという問題がある。これを解決
するために、特開平２−２４９２４１号公報により活性
層を形成する前にリセスを形成する方法が提案されてい
るが、ゲ−ト電極の両側の高濃度領域の自己整合性が不
十分で、素子特性の均一性に欠けるという問題が残って
いる。本願発明はこの解決を目的の一つとする。
【０００６】また、前記高濃度領域の選択成長構造によ
る短チャネル効果の抑制では、選択成長時の基板と成長
層の界面の乱れによりソ−ス抵抗が増加してしまうとい
う問題や、ＭＯＣＶＤ装置が必要となりコスト高になる
とともにプロセスが複雑になるという欠点がある。
る短チャネル効果の抑制では、選択成長時の基板と成長
層の界面の乱れによりソ−ス抵抗が増加してしまうとい
う問題や、ＭＯＣＶＤ装置が必要となりコスト高になる
とともにプロセスが複雑になるという欠点がある。
【０００７】
【課題を解決するための手段】本願発明は、活性層を形
成する前にリセスを形成し、かつこのリセス内に形成す
るゲ−ト電極領域に対し自己整合的に、ソ−ス、ドレイ
ン高濃度領域を活性層よりも深くない位置に形成するこ
とにより、リセス構造の利点を残して、欠点を排除し、
かつ素子特性の均一性の高い電界効果トランジスタを簡
便に製造する。
成する前にリセスを形成し、かつこのリセス内に形成す
るゲ−ト電極領域に対し自己整合的に、ソ−ス、ドレイ
ン高濃度領域を活性層よりも深くない位置に形成するこ
とにより、リセス構造の利点を残して、欠点を排除し、
かつ素子特性の均一性の高い電界効果トランジスタを簡
便に製造する。
【０００８】本願製法発明による電界効果トランジスタ
を図１（ａ）、（ｂ）、（ｃ）に示す。同図に示すよう
に本願製法発明により製造した電界効果トランジスタ
は、リセス構造を有しリセス内にゲ−ト電極７、７ａ、
７ｅが形成されているので、短チャネル効果を抑制し、
耐圧も向上できる。特に、活性層４、４ｅを形成する前
にリセスを形成するので、従来のリセス構造にともなう
欠陥が排除され、活性層の厚みがばらつかず、素子特性
のウエハの面内均一性、ウエハ間の再現性にすぐれる。
を図１（ａ）、（ｂ）、（ｃ）に示す。同図に示すよう
に本願製法発明により製造した電界効果トランジスタ
は、リセス構造を有しリセス内にゲ−ト電極７、７ａ、
７ｅが形成されているので、短チャネル効果を抑制し、
耐圧も向上できる。特に、活性層４、４ｅを形成する前
にリセスを形成するので、従来のリセス構造にともなう
欠陥が排除され、活性層の厚みがばらつかず、素子特性
のウエハの面内均一性、ウエハ間の再現性にすぐれる。
【０００９】さらに、リセス内に形成したゲ−ト電極領
域に対しソ−ス、ドレイン高濃度領域８、８ａ、８ｅを
自己整合的に形成することにより、寄生抵抗を抑制し、
かつＦＥＴ特性のばらつきを一層すくなくする。例え
ば、ゲ−ト電極領域、即ちゲ−ト電極とこの酸化物絶縁
層をマスクとしてイオン注入することにより、自己整合
的にソ−ス、ドレイン高濃度領域８、８ａ、８ｅを形成
するので、ゲ−ト電極と高濃度領域とが酸化物絶縁層を
介して隙間なく形成され、上記効果が得られる。これ
は、ソ−ス、ドレイン高濃度領域８、８ａ、８ｅをマス
クとして、自己整合的にゲ−ト電極領域を形成した場合
も同様である。
域に対しソ−ス、ドレイン高濃度領域８、８ａ、８ｅを
自己整合的に形成することにより、寄生抵抗を抑制し、
かつＦＥＴ特性のばらつきを一層すくなくする。例え
ば、ゲ−ト電極領域、即ちゲ−ト電極とこの酸化物絶縁
層をマスクとしてイオン注入することにより、自己整合
的にソ−ス、ドレイン高濃度領域８、８ａ、８ｅを形成
するので、ゲ−ト電極と高濃度領域とが酸化物絶縁層を
介して隙間なく形成され、上記効果が得られる。これ
は、ソ−ス、ドレイン高濃度領域８、８ａ、８ｅをマス
クとして、自己整合的にゲ−ト電極領域を形成した場合
も同様である。
【００１０】またソ−ス、ドレイン高濃度領域８、８
ａ、８ｅが、活性層４、４ｅよりも深くない位置に形成
されるので基板リ−ク電流が減少し、短チャネル効果が
一層抑制される。なお、図１において、１１、１１ａ、
１１ｂは、ソ−ス電極を、１２、１２ａ、１２ｂは、ド
レイン電極を、５、５ｃ、５ｅは、酸化物絶縁層を示
す。
ａ、８ｅが、活性層４、４ｅよりも深くない位置に形成
されるので基板リ−ク電流が減少し、短チャネル効果が
一層抑制される。なお、図１において、１１、１１ａ、
１１ｂは、ソ−ス電極を、１２、１２ａ、１２ｂは、ド
レイン電極を、５、５ｃ、５ｅは、酸化物絶縁層を示
す。
【００１１】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の実施例を詳細に説明する。なお、図面の説明にお
いて同一の要素には同一の符号を付し、重複する説明を
省略する。
発明の実施例を詳細に説明する。なお、図面の説明にお
いて同一の要素には同一の符号を付し、重複する説明を
省略する。
【００１２】
【実施例】最初の実施例について図２、３に基づいて説
明する。ＧａＡｓ半導体基板１上にホトリソグラフィ技
術により開口部の長さが１．５ミクロンのリセス用レジ
ストパタ−ン２を形成する（図２（ａ））。次いでアン
モニア系エッチング液により３０００オングストローム
の深さにエッチングしてリセスを形成する（図２
（ｂ））。この場合、エッチング液として、硫酸系エッ
チング液、水酸化ナトリウム系エッチング液を用いるこ
ともできる。
明する。ＧａＡｓ半導体基板１上にホトリソグラフィ技
術により開口部の長さが１．５ミクロンのリセス用レジ
ストパタ−ン２を形成する（図２（ａ））。次いでアン
モニア系エッチング液により３０００オングストローム
の深さにエッチングしてリセスを形成する（図２
（ｂ））。この場合、エッチング液として、硫酸系エッ
チング液、水酸化ナトリウム系エッチング液を用いるこ
ともできる。
【００１３】次いで、素子分離域のためのレジストパタ
−ン２ａを形成したのち、このパタ−ン２ａをマスクと
してＳｉイオンを３０ＫｅＶで４×１０12／ｃｍ2だけ
イオン注入し、活性層４を形成する（図２（ｃ））。イ
オン注入層３についは、後の工程でさらに重ねてイオン
注入され高濃度領域８として形成される。次に、リセス
を有するＧａＡｓ基板表面上にＣＶＤ法により３０００
オングストロームの厚さにＳｉＯ2からなる酸化物絶縁
層５ａを堆積する（図２（ｄ））。この膜の厚さは、リ
セスの側壁面に形成すべきＳｉＯ2膜の側壁５の厚さと
一致する。次いで、ＣＦ4ガスを用いた反応性イオンエ
ッチングにより、ＧａＡｓ基板表面とリセスの底に堆積
したＳｉＯ2膜を除去して、リセスの側面にＳｉＯ2膜の
側壁５を形成する（図２（ｅ））。
−ン２ａを形成したのち、このパタ−ン２ａをマスクと
してＳｉイオンを３０ＫｅＶで４×１０12／ｃｍ2だけ
イオン注入し、活性層４を形成する（図２（ｃ））。イ
オン注入層３についは、後の工程でさらに重ねてイオン
注入され高濃度領域８として形成される。次に、リセス
を有するＧａＡｓ基板表面上にＣＶＤ法により３０００
オングストロームの厚さにＳｉＯ2からなる酸化物絶縁
層５ａを堆積する（図２（ｄ））。この膜の厚さは、リ
セスの側壁面に形成すべきＳｉＯ2膜の側壁５の厚さと
一致する。次いで、ＣＦ4ガスを用いた反応性イオンエ
ッチングにより、ＧａＡｓ基板表面とリセスの底に堆積
したＳｉＯ2膜を除去して、リセスの側面にＳｉＯ2膜の
側壁５を形成する（図２（ｅ））。
【００１４】次いで、耐熱系金属であるＷＳｉ層６を３
０００オングストロームの厚さに堆積する（図２
（ｆ））。この場合、抵抗を下げるためにＡｕを加える
こともできる。耐熱系金属としては、ＷＳｉに限定され
るものでなく、ＷＮ、ＷＳｉＮ、ＴｉＷＳｉであっても
よい。
０００オングストロームの厚さに堆積する（図２
（ｆ））。この場合、抵抗を下げるためにＡｕを加える
こともできる。耐熱系金属としては、ＷＳｉに限定され
るものでなく、ＷＮ、ＷＳｉＮ、ＴｉＷＳｉであっても
よい。
【００１５】ホトリソグラフィ技術によりゲ−ト電極形
成のためのレジストパタ−ン２ｃを形成し（図３
（ｇ））、ＣＦ4ガスを用いて他の部分に堆積したＷＳ
ｉ層６をエッチングにより除去することによりゲ−ト電
極７を形成する（図３（ｈ））。
成のためのレジストパタ−ン２ｃを形成し（図３
（ｇ））、ＣＦ4ガスを用いて他の部分に堆積したＷＳ
ｉ層６をエッチングにより除去することによりゲ−ト電
極７を形成する（図３（ｈ））。
【００１６】次いで、素子分離のためのレジストパタ−
ン９を形成後、ゲ−ト電極７、酸化物絶縁層５及びこの
レジストパタ−ン９をマスクとして２００ＫｅＶで４×
１０13／ｃｍ2のイオン注入を行ない、ゲ−ト電極領域
の両側に自己整合的に高濃度領域８を形成する（図３
（ｉ））。この場合、注入電圧は短チャネル効果を抑制
するために高濃度領域８の底が活性層４と同等かもしく
は深くない位置に形成されるような電圧を選択した。そ
の後、基板表面に、Ｐ−ＣＶＤ法により１０００オング
ストロームのアニ−ル保護膜１０を形成し、Ｎ2雰囲気
で８００℃で２０分間、注入イオンのアニ−ルを行なう
（図３（ｊ））。
ン９を形成後、ゲ−ト電極７、酸化物絶縁層５及びこの
レジストパタ−ン９をマスクとして２００ＫｅＶで４×
１０13／ｃｍ2のイオン注入を行ない、ゲ−ト電極領域
の両側に自己整合的に高濃度領域８を形成する（図３
（ｉ））。この場合、注入電圧は短チャネル効果を抑制
するために高濃度領域８の底が活性層４と同等かもしく
は深くない位置に形成されるような電圧を選択した。そ
の後、基板表面に、Ｐ−ＣＶＤ法により１０００オング
ストロームのアニ−ル保護膜１０を形成し、Ｎ2雰囲気
で８００℃で２０分間、注入イオンのアニ−ルを行なう
（図３（ｊ））。
【００１７】アニ−ル保護膜１０を除去後、高濃度領域
８とオ−ミックコンタクトを有するソ−ス電極１１とド
レイン電極１２を形成することにより、本実施例の電界
効果トランジスタが完成する（図３（ｋ）、図１
（ａ））。
８とオ−ミックコンタクトを有するソ−ス電極１１とド
レイン電極１２を形成することにより、本実施例の電界
効果トランジスタが完成する（図３（ｋ）、図１
（ａ））。
【００１８】第２の実施例を図４に基づいて説明する。
本実施例の製造方法で製造する電界効果トランジスタ
は、最初の実施例の製造方法で製造する電界効果トラン
ジスタと比較して、基板表面にＳｉＮの保護膜５ｃを有
する点で異なる。まず、活性層４を形成するまでの工程
（図２（ｃ））は、最初の実施例と同じである。
本実施例の製造方法で製造する電界効果トランジスタ
は、最初の実施例の製造方法で製造する電界効果トラン
ジスタと比較して、基板表面にＳｉＮの保護膜５ｃを有
する点で異なる。まず、活性層４を形成するまでの工程
（図２（ｃ））は、最初の実施例と同じである。
【００１９】図２（ｃ）に示すＧａＡｓ基板表面に、Ｃ
ＶＤ法によりＳｉＯ2膜５ｂを厚く堆積し、リセスの凹
部を完全に充填し、かつ平坦化させる（図４（ａ））。
この場合、ＣＶＤ法以外に、スパッタされたイオンビ−
ムをトラバ−スさせるバイアススパッタ法、回転するガ
ラスの上に基板１を乗せた状態で堆積させるＳＯＧ（Ｓ
ｐｉｎ Ｏｎ Ｇａｓｓ）法によりＳｉＯ2膜を平坦に
堆積することもできる。
ＶＤ法によりＳｉＯ2膜５ｂを厚く堆積し、リセスの凹
部を完全に充填し、かつ平坦化させる（図４（ａ））。
この場合、ＣＶＤ法以外に、スパッタされたイオンビ−
ムをトラバ−スさせるバイアススパッタ法、回転するガ
ラスの上に基板１を乗せた状態で堆積させるＳＯＧ（Ｓ
ｐｉｎ Ｏｎ Ｇａｓｓ）法によりＳｉＯ2膜を平坦に
堆積することもできる。
【００２０】エッチバックにより、リセスの凹部をこの
ＳｉＯ2層からなる酸化物絶縁層５ｂで丁度充填した状
態とし、他は除去する（図４（ｂ））。素子分離のため
のレジストパタ−ン９ａとこのリセスに堆積させた酸化
物絶縁層５ｂをマスクとしてＳｉイオンを２００ＫｅＶ
で４×１０13／ｃｍ2のイオン注入を行ない、ゲ−ト電
極領域の両側に自己整合的に高濃度領域８ａを形成する
（図４（ｃ））。この場合、注入電圧は最初の実施例と
同様、短チャネル効果を抑制するために高濃度領域８の
底が活性層４と同等かもしくは深くない位置に形成され
るような電圧を選択した。
ＳｉＯ2層からなる酸化物絶縁層５ｂで丁度充填した状
態とし、他は除去する（図４（ｂ））。素子分離のため
のレジストパタ−ン９ａとこのリセスに堆積させた酸化
物絶縁層５ｂをマスクとしてＳｉイオンを２００ＫｅＶ
で４×１０13／ｃｍ2のイオン注入を行ない、ゲ−ト電
極領域の両側に自己整合的に高濃度領域８ａを形成する
（図４（ｃ））。この場合、注入電圧は最初の実施例と
同様、短チャネル効果を抑制するために高濃度領域８の
底が活性層４と同等かもしくは深くない位置に形成され
るような電圧を選択した。
【００２１】基板表面に、Ｐ−ＣＶＤ法により１０００
オングストロングのＳｉＮ膜からなるのアニ−ル保護膜
５ｃを形成し、Ｎ2雰囲気で８００℃で２０分間、注入
イオンのアニ−ルを行なう（図４（ｄ））。
オングストロングのＳｉＮ膜からなるのアニ−ル保護膜
５ｃを形成し、Ｎ2雰囲気で８００℃で２０分間、注入
イオンのアニ−ルを行なう（図４（ｄ））。
【００２２】ホトリソグラフィ技術により、このアニ−
ル保護膜５Ｃ、前記リセスに充填した酸化物絶縁層を貫
通して、活性層４とショットキコンタクトを有するゲ−
ト電極７ａを形成する。また、高濃度領域８ａとオ−ミ
ックコンタクトを有するソ−ス電極１１ａ、ドレイン電
極１２ａとを形成して、本実施例の電界効果トランジス
タが完成する（図４（ｅ）、図１（ｂ））。
ル保護膜５Ｃ、前記リセスに充填した酸化物絶縁層を貫
通して、活性層４とショットキコンタクトを有するゲ−
ト電極７ａを形成する。また、高濃度領域８ａとオ−ミ
ックコンタクトを有するソ−ス電極１１ａ、ドレイン電
極１２ａとを形成して、本実施例の電界効果トランジス
タが完成する（図４（ｅ）、図１（ｂ））。
【００２３】第３の実施例を図５に基づいて説明する。
本実施例の製造方法は、第１の実施例（図２、３）の製
造方法で製造する電界効果トランジスタと比較して、ゲ
−ト電極７ｂの製造方法を改良したものである。基板表
面に耐熱系金属層を堆積する前までの工程（図２
（ｅ））は、最初の実施例と同じである。
本実施例の製造方法は、第１の実施例（図２、３）の製
造方法で製造する電界効果トランジスタと比較して、ゲ
−ト電極７ｂの製造方法を改良したものである。基板表
面に耐熱系金属層を堆積する前までの工程（図２
（ｅ））は、最初の実施例と同じである。
【００２４】図２（ｅ）で示す基板表面に、最初の実施
例では１種類の耐熱系金属ＷＳｉ層６を堆積させたが、
本実施例では上層にはＡｕ層６ｂを、下層にはＷＳｉ６
ｃを堆積した構造の堆積層とする（図５（ａ））。次
に、Ａｒイオンミリングにより斜めからビ−ムを当てて
この堆積層をエッチングすれば、基板のリセス以外の表
面に堆積した耐熱系金属層の内のＡｕ層６ｂのみを除去
し、リセスの凹部に堆積した表面のＡｕ層６ｂは、リセ
スの酸化物絶縁層の側壁５の影となり除去されずに残留
させることができる（図５（ｂ））。次いでＷＳｉとＡ
ｕの反応性イオンエッチングに対する性質の違いを利用
して、リセスの凹部に残留したＡｕ層６ｂをマスクとし
て、ＳＦ６ガスを用いて基板表面に露出したＷＳｉ層６
ｃをエッチングすることにより、基板のリセス以外の表
面に堆積したＷＳｉ層６ｃを選択的に除去する（図５
（ｃ））。
例では１種類の耐熱系金属ＷＳｉ層６を堆積させたが、
本実施例では上層にはＡｕ層６ｂを、下層にはＷＳｉ６
ｃを堆積した構造の堆積層とする（図５（ａ））。次
に、Ａｒイオンミリングにより斜めからビ−ムを当てて
この堆積層をエッチングすれば、基板のリセス以外の表
面に堆積した耐熱系金属層の内のＡｕ層６ｂのみを除去
し、リセスの凹部に堆積した表面のＡｕ層６ｂは、リセ
スの酸化物絶縁層の側壁５の影となり除去されずに残留
させることができる（図５（ｂ））。次いでＷＳｉとＡ
ｕの反応性イオンエッチングに対する性質の違いを利用
して、リセスの凹部に残留したＡｕ層６ｂをマスクとし
て、ＳＦ６ガスを用いて基板表面に露出したＷＳｉ層６
ｃをエッチングすることにより、基板のリセス以外の表
面に堆積したＷＳｉ層６ｃを選択的に除去する（図５
（ｃ））。
【００２５】次いで、素子分離のためのレジストパタ−
ン９ｂを形成後、ゲ−ト電極７ｂ、酸化物絶縁層の側壁
５及びこのレジストパタ−ン９ｂをマスクとしてＳｉ＋
イオンを２００ＫｅＶで４×１０13／ｃｍ2のイ オン注
入を行ない、ゲ−ト電極領域の両側に自己整合的に高濃
度領域８ｂを形成する（図５（ｄ））。この場合、注入
電圧は最初の実施例と同様、短チャネル効果を抑制する
ために高濃度領域８の底が活性層４と同等かもしくは深
くない位置に形成されるような電圧を選択した。
ン９ｂを形成後、ゲ−ト電極７ｂ、酸化物絶縁層の側壁
５及びこのレジストパタ−ン９ｂをマスクとしてＳｉ＋
イオンを２００ＫｅＶで４×１０13／ｃｍ2のイ オン注
入を行ない、ゲ−ト電極領域の両側に自己整合的に高濃
度領域８ｂを形成する（図５（ｄ））。この場合、注入
電圧は最初の実施例と同様、短チャネル効果を抑制する
ために高濃度領域８の底が活性層４と同等かもしくは深
くない位置に形成されるような電圧を選択した。
【００２６】なお、素子分離のためのレジストパタ−ン
９ｂを形成する際、前記リセスの酸化物絶縁層の側壁５
からドレイン領域側にかけて一定の幅のレジストマスク
９ｃを同時に形成すれば、中間濃度層３ｂを介してドレ
イン側高濃度領域８ｃをゲ−ト電極領域から一定距離だ
け離して形成することができる（図５（ｅ））。これに
よりゲ−ト耐圧を一層高めることができる。この距離と
しては、マスク合わせ精度及び得られるゲ−ト耐圧の大
きさの観点より０．１ミクロンから２．０ミクロン迄の
範囲が好適である。
９ｂを形成する際、前記リセスの酸化物絶縁層の側壁５
からドレイン領域側にかけて一定の幅のレジストマスク
９ｃを同時に形成すれば、中間濃度層３ｂを介してドレ
イン側高濃度領域８ｃをゲ−ト電極領域から一定距離だ
け離して形成することができる（図５（ｅ））。これに
よりゲ−ト耐圧を一層高めることができる。この距離と
しては、マスク合わせ精度及び得られるゲ−ト耐圧の大
きさの観点より０．１ミクロンから２．０ミクロン迄の
範囲が好適である。
【００２７】以降の工程は、最初の実施例と同様にして
注入イオンのアニ−ルを行ない、またソ−ス電極、ドレ
イン電極を形成する（図３（ｊ）、（ｋ）参照）。但
し、図５（ｅ）の電界効果トランジスタは、ドレイン高
濃度領域８ｃの幅が狭いので、それに応じたドレイン電
極を形成する必要がある。
注入イオンのアニ−ルを行ない、またソ−ス電極、ドレ
イン電極を形成する（図３（ｊ）、（ｋ）参照）。但
し、図５（ｅ）の電界効果トランジスタは、ドレイン高
濃度領域８ｃの幅が狭いので、それに応じたドレイン電
極を形成する必要がある。
【００２８】第４の実施例を図６、図７に基づいて説明
する。本実施例の製造方法は、第１の実施例の製造方法
で製造する電界効果トランジスタと比較して、マスク合
わせ精度と高濃度層の不純物の横方向拡散を考慮して、
活性層４と高濃度層８とを、一定の距離だけ離して形成
するケ−スである。
する。本実施例の製造方法は、第１の実施例の製造方法
で製造する電界効果トランジスタと比較して、マスク合
わせ精度と高濃度層の不純物の横方向拡散を考慮して、
活性層４と高濃度層８とを、一定の距離だけ離して形成
するケ−スである。
【００２９】まず、ＧａＡｓ基板１上にホトリソグラフ
ィ技術により高濃度領域を形成するためのレジストパタ
−ン９ｅ、９ｆを形成し、次いでＳｉ＋イオンを２００
ＫｅＶで４×１０13／ｃｍ2のイ オン注入を行ない、ゲ
−ト電極領域の両側に自己整合的に高濃度領域８ｅを形
成するする（図６（ａ））。この場合、注入電圧は最初
の実施例と同様、短チャネル効果を抑制するために高濃
度領域８の底が、以降の工程で形成される活性層４と同
等かもしくは深くない位置に形成されるような電圧を選
択した。
ィ技術により高濃度領域を形成するためのレジストパタ
−ン９ｅ、９ｆを形成し、次いでＳｉ＋イオンを２００
ＫｅＶで４×１０13／ｃｍ2のイ オン注入を行ない、ゲ
−ト電極領域の両側に自己整合的に高濃度領域８ｅを形
成するする（図６（ａ））。この場合、注入電圧は最初
の実施例と同様、短チャネル効果を抑制するために高濃
度領域８の底が、以降の工程で形成される活性層４と同
等かもしくは深くない位置に形成されるような電圧を選
択した。
【００３０】次いで、前記各高濃度領域８ｅの表面上に
０．２ミクロンの幅だけそれぞれゲ−ト電極側にはみ出
して、レジストマスク９ｇを形成し、エッチングにより
リセスを形成する（図６（ｂ））。このオフセット幅は
高濃度領域層８ｅの不純物の横方向拡散とマスク合わせ
精度を考慮して決められるが、この観点より０．１ミク
ロン乃至０．３ミクロンの範囲が好適である。
０．２ミクロンの幅だけそれぞれゲ−ト電極側にはみ出
して、レジストマスク９ｇを形成し、エッチングにより
リセスを形成する（図６（ｂ））。このオフセット幅は
高濃度領域層８ｅの不純物の横方向拡散とマスク合わせ
精度を考慮して決められるが、この観点より０．１ミク
ロン乃至０．３ミクロンの範囲が好適である。
【００３１】次いで、素子分離のためのレジストパタ−
ン９ｈを形成し、これをマスクとしてＳｉイオンを３０
ＫｅＶで４×１０12／ｃｍ2だけイオン注入し、活性層
４ｅを形成する（図６（ｃ））。この場合、同時にリセ
スの両側に中間濃度層３ｅが形成される。
ン９ｈを形成し、これをマスクとしてＳｉイオンを３０
ＫｅＶで４×１０12／ｃｍ2だけイオン注入し、活性層
４ｅを形成する（図６（ｃ））。この場合、同時にリセ
スの両側に中間濃度層３ｅが形成される。
【００３２】次いで、リセスを有するＧａＡｓ基板表面
上にＣＶＤ法により３０００オングストロームの厚さに
ＳｉＯ2膜からなる酸化物絶縁層５ｅを堆積させる（図
６（ｄ））。こ の膜の厚さは、リセスの側面に形成す
べきＳｉＯ2膜の側壁５ｅの厚さと一致する。 次い
で、リセスの底に堆積したＳｉＯ2膜を除去するための
レジストマスク９ｅを形成し、ＣＦ4ガスを用いた反応
性イオンエッチングにより、リセス底に堆積したＳｉＯ
2膜を除去して、リセスの側面にＳｉＯ2膜の側壁５を形
成する（図７（ｅ））。
上にＣＶＤ法により３０００オングストロームの厚さに
ＳｉＯ2膜からなる酸化物絶縁層５ｅを堆積させる（図
６（ｄ））。こ の膜の厚さは、リセスの側面に形成す
べきＳｉＯ2膜の側壁５ｅの厚さと一致する。 次い
で、リセスの底に堆積したＳｉＯ2膜を除去するための
レジストマスク９ｅを形成し、ＣＦ4ガスを用いた反応
性イオンエッチングにより、リセス底に堆積したＳｉＯ
2膜を除去して、リセスの側面にＳｉＯ2膜の側壁５を形
成する（図７（ｅ））。
【００３３】最後に、基板表面の酸化物絶縁層５ｅ上に
通常のホトリソグラフィ技術によりソ−ス電極、ドレイ
ン電極用のレジストパタ−ンを形成し、エッチング後に
ＡｕＧｅ／Ｎｉを蒸着、合金化して高濃度領域とオ−ミ
ックコンタクトを有するソ−ス電極１１ｅ、ドレイン電
極１２ｅを形成する。更にゲ−ト電極用の図示しないレ
ジストパタ−ンを形成後、Ｔｉ／Ｐｔ／Ａｕを蒸着し
て、リセス内に活性層とショットキコンタクトを有する
ゲ−ト電極７ｃを形成して、本実施例の電界効果トラン
ジスタが完成する（ 図７（ｆ）、図１（ｃ））。
通常のホトリソグラフィ技術によりソ−ス電極、ドレイ
ン電極用のレジストパタ−ンを形成し、エッチング後に
ＡｕＧｅ／Ｎｉを蒸着、合金化して高濃度領域とオ−ミ
ックコンタクトを有するソ−ス電極１１ｅ、ドレイン電
極１２ｅを形成する。更にゲ−ト電極用の図示しないレ
ジストパタ−ンを形成後、Ｔｉ／Ｐｔ／Ａｕを蒸着し
て、リセス内に活性層とショットキコンタクトを有する
ゲ−ト電極７ｃを形成して、本実施例の電界効果トラン
ジスタが完成する（ 図７（ｆ）、図１（ｃ））。
【００３４】
【発明の効果】本願発明は、活性層を形成する前にリセ
スを形成することで、従来のリセス構造のトランジスタ
の特性の不均一性の問題を解決する。かつこのリセス内
に形成するゲ−ト電極領域に対し自己整合的に、ソ−
ス、ドレイン高濃度領域を活性層よりも深くない位置に
形成するので、ゲ−ト耐圧が高くかつ短チャネル効果を
抑制することができ、リセス構造の利点を維持して、欠
点を排除した電界効果トランジスタを簡便に製造するこ
とができる。この為、本発明による電界効果トランジス
タは、特に０．２５ミクロン以下の短ゲ−ト長の電解効
果トランジスタや、これを含む集積回路、高出力を要す
るＭＭＩＣ等の基本素子として利用すると効果的であ
る。
スを形成することで、従来のリセス構造のトランジスタ
の特性の不均一性の問題を解決する。かつこのリセス内
に形成するゲ−ト電極領域に対し自己整合的に、ソ−
ス、ドレイン高濃度領域を活性層よりも深くない位置に
形成するので、ゲ−ト耐圧が高くかつ短チャネル効果を
抑制することができ、リセス構造の利点を維持して、欠
点を排除した電界効果トランジスタを簡便に製造するこ
とができる。この為、本発明による電界効果トランジス
タは、特に０．２５ミクロン以下の短ゲ−ト長の電解効
果トランジスタや、これを含む集積回路、高出力を要す
るＭＭＩＣ等の基本素子として利用すると効果的であ
る。
【００３５】
【図１】本願製法発明により製造する電界効果トランジ
スタの構造を示す図である。
スタの構造を示す図である。
【図２】本願発明の最初の実施例による電界効果トラン
ジスタの製造方法を示す図である。
ジスタの製造方法を示す図である。
【図３】図２に継続する内容を示す図である。
【図４】本願発明の第２の実施例による電界効果トラン
ジスタの製造方法を示す図である。
ジスタの製造方法を示す図である。
【図５】本願発明の第３の実施例による電界効果トラン
ジスタの製造方法を示す図である。
ジスタの製造方法を示す図である。
【図６】本願発明の第４の実施例による電界効果トラン
ジスタの製造方法を示す図である。
ジスタの製造方法を示す図である。
【図７】図６に継続する内容を示す図である。
１：ＧａＡｓ半絶縁性基板 ２、２ａ、９、９ａ：レジストパターン ３、３ｂ、３ｅ：イオン注入層 ４、４ｅ：活性層 ５：側壁酸化物絶縁層 ５ａ、５ｂ、５ｃ、５ｅ：表面絶縁層 ６：耐熱系金属層 ７、７ａ、７ｂ、７ｅ：ゲ−ト電極 ８、８ａ、８ｂ：高濃度領域層 １０：アニ−ル保護膜 １１、１１ａ、１１ｅ：ソ−ス電極 １２、１２ａ、１２ｅ：ドレイン電極
Claims (7)
- 【請求項１】 半導体基板にリセスを形成する工程と、
該リセスを含む領域にイオン注入により活性層を形成す
る工程と、該リセス内にゲート電極を形成する工程と、
ソースおよびドレイン高濃度領域を該リセスに対し自己
整合的にかつ該活性層と実質的に同じ深さもしくは浅く
形成する工程と、をこの順で含む電界効果トランジスタ
の製造方法。 - 【請求項２】 前記ゲート電極を前記リセスに対し自己
整合的に形成することを特徴とする請求項１記載の電界
効果トランジスタの製造方法。 - 【請求項３】 前記活性層を形成した後前記半導体基板
上に酸化物絶縁膜を形成する工程と、該酸化物絶縁膜を
異方性エッチングにより前記リセスの段差部側面以外の
部分を除去し前記リセス内の前記半導体基板表面を露出
する工程と、前記半導体基板全面に耐熱性金属を形成す
る工程と、前記リセス内の前記ゲート領域以外の前記耐
熱性金属を除去してゲート電極とする工程と、をこの順
で含む請求項２記載の電界効果トランジスタの製造方
法。 - 【請求項４】 前記耐熱性金属はタングステン（Ｗ）を
含みかつ該耐熱性金属の上に金（Ａｕ）の表面層が形成
され、該耐熱性金属および該表面層のうち前記ゲート領
域以外の部分を除去する工程は、該金の表面層がイオン
ビームを該半導体基板の法線方向に対し角度を持たせて
入射させるイオンミリング法により、該耐熱性金属層を
反応性イオンエッチング法により行われることを特徴と
する請求項３記載の電界効果トランジスタの製造方法。 - 【請求項５】 前記ソース高濃度領域はゲート電極に対
し自己整合的に、前記ドレイン高濃度領域は前記リセス
の前記ドレイン側段差部から０．１ミクロンないし２．
０ミクロンだけ前記ドレイン高濃度領域側にオフセット
させたレジストパターンをマスクとしたイオン注入よっ
て非自己整合的に形成する、ことを特徴とする請求項１
記載の電界効果トランジスタの製造方法。 - 【請求項６】 半導体基板にリセスを形成する工程と、
該リセスを含む領域にイオン注入により活性層を形成す
る工程と、ソースおよびドレイン高濃度領域を該リセス
に対し自己整合的にかつ該活性層と実質的の同じ深さも
しくは浅く形成する工程と、該リセス内にゲート電極を
形成する工程と、をこの順で含む電界効果トランジスタ
の製造方法。 - 【請求項７】 半導体基板にレジストをマスクとしてソ
ース、ドレインの二つの高濃度領域を形成する工程と、
前記二つの高濃度領域に挟まれた領域に前記二つの高濃
度領域からそれぞれ０．１ミクロンないし０．３ミクロ
ンだけ前記挟まれた領域側にオフセットさせてリセスを
形成する工程と、前記リセス、前記二つの高濃度領域を
含む領域にイオン注入により活性層を形成する工程と、
前記半導体基板全面に酸化物絶縁膜を形成する工程と、
前記リセスの段差部以外の領域に形成された前記酸化物
絶縁膜を除去し前記リセス内の前記半導体基板表面を露
出させる工程と、前記露出した表面にゲート電極を形成
する工程と、をこの順で含む電界効果トランジスタの製
造方法。 【０００１】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10290596A JPH09293735A (ja) | 1996-04-24 | 1996-04-24 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10290596A JPH09293735A (ja) | 1996-04-24 | 1996-04-24 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293735A true JPH09293735A (ja) | 1997-11-11 |
Family
ID=14339886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10290596A Pending JPH09293735A (ja) | 1996-04-24 | 1996-04-24 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110676307A (zh) * | 2019-10-12 | 2020-01-10 | 中国电子科技集团公司第十三研究所 | 肖特基二极管的制备方法 |
-
1996
- 1996-04-24 JP JP10290596A patent/JPH09293735A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110676307A (zh) * | 2019-10-12 | 2020-01-10 | 中国电子科技集团公司第十三研究所 | 肖特基二极管的制备方法 |
| CN110676307B (zh) * | 2019-10-12 | 2022-12-20 | 中国电子科技集团公司第十三研究所 | 肖特基二极管的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| EP0128751A2 (en) | Manufacturing method of Schottky gate FET | |
| US4977100A (en) | Method of fabricating a MESFET | |
| US5322806A (en) | Method of producing a semiconductor device using electron cyclotron resonance plasma CVD and substrate biasing | |
| JP3187764B2 (ja) | ＧａＡｓを基本としたＭＯＳＦＥＴ及びその製品 | |
| JPS6246073B2 (ja) | ||
| JPS6351550B2 (ja) | ||
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| JPS62186568A (ja) | 半導体装置の製造方法 | |
| JP3277910B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2000174259A (ja) | 半導体素子の製造方法 | |
| JPH06177157A (ja) | 化合物半導体装置およびその製造方法 | |
| JPH06196504A (ja) | 半導体装置およびその製造方法 | |
| JPH0620080B2 (ja) | 半導体素子の製造方法 | |
| JPH01251669A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0714068B2 (ja) | 半導体装置の製造方法 | |
| JPH0352238A (ja) | 化合物半導体装置の製造方法 | |
| JPH0770544B2 (ja) | 半導体装置の製造方法 | |
| JPH08288308A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0817202B2 (ja) | ＧａＡｓ半導体装置の製造方法 | |
| JPS60234373A (ja) | 半導体装置の製造方法 | |
| JPS6258154B2 (ja) | ||
| JPH0574814A (ja) | シヨツトキ・ゲート形電界効果トランジスタの製造方法 | |
| JPH01251667A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6323665B2 (ja) |