JPH07141259A - キャッシュタグメモリ - Google Patents
キャッシュタグメモリInfo
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- JPH07141259A JPH07141259A JP6149602A JP14960294A JPH07141259A JP H07141259 A JPH07141259 A JP H07141259A JP 6149602 A JP6149602 A JP 6149602A JP 14960294 A JP14960294 A JP 14960294A JP H07141259 A JPH07141259 A JP H07141259A
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- complementary
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- data bus
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 従来のものよりも高速であり且つより効率的
に動作するキャッシュタグメモリを提供する。 【構成】 キャッシュタグＲＡＭ上で既に使用可能なデ
ータバスラインを使用するキャッシュタグＲＡＭメモリ
に対する比較器システムが設けられる。真データバスラ
インが接続点において共通接続されており且つ「ワイヤ
ード」接続乃至は形態を形成している。「ワイヤード」
接続は、本発明に基づいて、例えば、「ワイヤードＯ
Ｒ」、「ワイヤードＮＯＲ」、「ワイヤードＡＮＤ」又
は「ワイヤードＮＡＮＤ」とすることが可能である。キ
ャッシュタグＲＡＭ上の相補的データバスラインは同様
の形態で接続されている。比較器システムがキャッシュ
タグＲＡＭデータバスラインへ接続しており、且つキャ
ッシュタグＲＡＭデータバスライン上のデータとキャッ
シュタグＲＡＭデータバスラインへ接続しているトラン
ジスタを制御する入力データに基づいてヒット又はミス
信号を発生し、その際により高速の比較機能を与えてい
る。
に動作するキャッシュタグメモリを提供する。 【構成】 キャッシュタグＲＡＭ上で既に使用可能なデ
ータバスラインを使用するキャッシュタグＲＡＭメモリ
に対する比較器システムが設けられる。真データバスラ
インが接続点において共通接続されており且つ「ワイヤ
ード」接続乃至は形態を形成している。「ワイヤード」
接続は、本発明に基づいて、例えば、「ワイヤードＯ
Ｒ」、「ワイヤードＮＯＲ」、「ワイヤードＡＮＤ」又
は「ワイヤードＮＡＮＤ」とすることが可能である。キ
ャッシュタグＲＡＭ上の相補的データバスラインは同様
の形態で接続されている。比較器システムがキャッシュ
タグＲＡＭデータバスラインへ接続しており、且つキャ
ッシュタグＲＡＭデータバスライン上のデータとキャッ
シュタグＲＡＭデータバスラインへ接続しているトラン
ジスタを制御する入力データに基づいてヒット又はミス
信号を発生し、その際により高速の比較機能を与えてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、大略、デジタルコンピ
ュータシステムに関するものであって、更に詳細には、
キャッシュメモリシステムに関するものである。
ュータシステムに関するものであって、更に詳細には、
キャッシュメモリシステムに関するものである。
【０００２】
【従来の技術】キャッシュメモリは、システム性能を改
善するために多くのコンピュータシステムにおいて使用
されている。キャッシュメモリは、比較的に小型で高速
のメモリであって、それは、中央プロセサとメインシス
テムメモリとの間に存在している。プロセサがキャッシ
ュメモリ内に格納されているメモリ位置の内容を読取る
場合には、このような位置へアクセスするのに必要な時
間が著しく減少される。良好なキャッシュ技術は、９０
％を遥かに超える「ヒット率」を与えることが可能であ
り、実行される読取動作のうちで９０％を超える場合に
メインメモリへのアクセスが必要ではないことを意味し
ている。キャッシュ内に格納されているデータのアクセ
スは、３倍乃至１０倍程度アクセス時間を改善すること
が可能である。
善するために多くのコンピュータシステムにおいて使用
されている。キャッシュメモリは、比較的に小型で高速
のメモリであって、それは、中央プロセサとメインシス
テムメモリとの間に存在している。プロセサがキャッシ
ュメモリ内に格納されているメモリ位置の内容を読取る
場合には、このような位置へアクセスするのに必要な時
間が著しく減少される。良好なキャッシュ技術は、９０
％を遥かに超える「ヒット率」を与えることが可能であ
り、実行される読取動作のうちで９０％を超える場合に
メインメモリへのアクセスが必要ではないことを意味し
ている。キャッシュ内に格納されているデータのアクセ
スは、３倍乃至１０倍程度アクセス時間を改善すること
が可能である。
【０００３】キャッシュは、２つの異なるタイプのメモ
リを必要とする機能を実行する。第一のタイプはデータ
メモリであり、その場合には実際にデータが格納され
る。第二のタイプはキャッシュタグメモリ又はキャッシ
ュタグＲＡＭとして知られているものであり、それは、
キャッシュ内においてどのメモリ位置に実際に格納され
るかを決定するために使用される。一般的には、キャッ
シュタグＲＡＭは、データキャッシュのエントリに対応
して複数個のエントリを有している。各エントリは、中
央プロセサによって発生されるアドレスの所定数の最小
桁ビットによってインデックスされ、タグエントリ自身
は対応するデータキャッシュエントリ内に格納されるメ
モリアドレス位置の最大桁ビットを有している。キャッ
シュタグ内に格納されている最大桁ビットが現在発生中
のアドレスの最大桁ビットと一致する場合には（尚、こ
のアドレスの最小桁ビットはタグＲＡＭへのインデック
スとして作用する）、キャッシュ「ヒット」が発生し、
且つ読取られるべきデータは対応するデータキャッシュ
エントリから取出すことが可能である。所望のアドレス
に対応するデータがデータキャッシュ内に存在しない場
合には、タグエントリはそのアドレスの最大桁ビットと
一致することはなく、従って「ミス」が発生する。この
ことは、データをメインシステムメモリから検索しデー
タキャッシュ内に格納せねばならないことを表わしてい
る。この時に、キャッシュタグエントリの現在の内容は
新たに検索されたアドレスの最大桁ビットで上書きされ
る。
リを必要とする機能を実行する。第一のタイプはデータ
メモリであり、その場合には実際にデータが格納され
る。第二のタイプはキャッシュタグメモリ又はキャッシ
ュタグＲＡＭとして知られているものであり、それは、
キャッシュ内においてどのメモリ位置に実際に格納され
るかを決定するために使用される。一般的には、キャッ
シュタグＲＡＭは、データキャッシュのエントリに対応
して複数個のエントリを有している。各エントリは、中
央プロセサによって発生されるアドレスの所定数の最小
桁ビットによってインデックスされ、タグエントリ自身
は対応するデータキャッシュエントリ内に格納されるメ
モリアドレス位置の最大桁ビットを有している。キャッ
シュタグ内に格納されている最大桁ビットが現在発生中
のアドレスの最大桁ビットと一致する場合には（尚、こ
のアドレスの最小桁ビットはタグＲＡＭへのインデック
スとして作用する）、キャッシュ「ヒット」が発生し、
且つ読取られるべきデータは対応するデータキャッシュ
エントリから取出すことが可能である。所望のアドレス
に対応するデータがデータキャッシュ内に存在しない場
合には、タグエントリはそのアドレスの最大桁ビットと
一致することはなく、従って「ミス」が発生する。この
ことは、データをメインシステムメモリから検索しデー
タキャッシュ内に格納せねばならないことを表わしてい
る。この時に、キャッシュタグエントリの現在の内容は
新たに検索されたアドレスの最大桁ビットで上書きされ
る。
【０００４】尚、キャッシュメモリに関する更に詳細な
説明は、例えば、「高性能コンピュータアーキテクチュ
ア（Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔ
ｅｒＡｒｃｈｉｔｅｃｔｕｒｅ）」、アジソンウエディ
出版社、１９８７年の文献に記載されている。
説明は、例えば、「高性能コンピュータアーキテクチュ
ア（Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔ
ｅｒＡｒｃｈｉｔｅｃｔｕｒｅ）」、アジソンウエディ
出版社、１９８７年の文献に記載されている。
【０００５】
【発明が解決しようとする課題】現在使用可能なものよ
りも一層高速で且つ効率的に動作するキャッシュタグメ
モリを提供することを目的とする。
りも一層高速で且つ効率的に動作するキャッシュタグメ
モリを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、既にキャッシ
ュタグＲＡＭ上で使用可能なデータバスラインを利用す
るキャッシュタグＲＡＭメモリ用のシステムを提供す
る。真データバスラインは接続点において共通接続され
ており、且つ「ワイヤード」接続乃至は形態を形成して
いる。「ワイヤード」接続は、例えば、本発明に基づい
て、「ワイヤードＯＲ」、「ワイヤードＮＯＲ」、「ワ
イヤードＡＮＤ」、又は「ワイヤードＮＡＮＤ」とする
ことが可能である。キャッシュタグＲＡＭにおける相補
的データバスラインは同様の態様で接続されている。比
較器システムがキャッシュタグＲＡＭデータバスライン
へ接続しており、且つキャッシュタグＲＡＭデータバス
ライン上のデータとキャッシュタグＲＡＭデータバスラ
インへ接続したトランジスタを制御する入力データに基
づいてヒット又はミス信号を発生し、その際により高速
の比較機能を与えている。
ュタグＲＡＭ上で使用可能なデータバスラインを利用す
るキャッシュタグＲＡＭメモリ用のシステムを提供す
る。真データバスラインは接続点において共通接続され
ており、且つ「ワイヤード」接続乃至は形態を形成して
いる。「ワイヤード」接続は、例えば、本発明に基づい
て、「ワイヤードＯＲ」、「ワイヤードＮＯＲ」、「ワ
イヤードＡＮＤ」、又は「ワイヤードＮＡＮＤ」とする
ことが可能である。キャッシュタグＲＡＭにおける相補
的データバスラインは同様の態様で接続されている。比
較器システムがキャッシュタグＲＡＭデータバスライン
へ接続しており、且つキャッシュタグＲＡＭデータバス
ライン上のデータとキャッシュタグＲＡＭデータバスラ
インへ接続したトランジスタを制御する入力データに基
づいてヒット又はミス信号を発生し、その際により高速
の比較機能を与えている。
【０００７】
【実施例】次に図面、特に図１を参照すると、本発明の
好適実施例に基づいて構成されたデータ処理システムが
示されている。パソコン５０は、システムユニット５２
と、ビデオディスプレイターミナル５４と、キーボート
５６と、マウス５８とを有している。
好適実施例に基づいて構成されたデータ処理システムが
示されている。パソコン５０は、システムユニット５２
と、ビデオディスプレイターミナル５４と、キーボート
５６と、マウス５８とを有している。
【０００８】図２は従来技術に基づいてキャッシュタグ
メモリを使用するキャッシュメモリを示したハイレベル
のブロック図である。このようなキャッシュは図１のコ
ンピュータ５０において使用することが可能である。キ
ャッシュタグＲＡＭ３２及びデータキャッシュ３２はシ
ステムバス２６及びプロセサ３６と通信を行なう。キャ
ッシュコントローラ３８は単一プロセサシステムと使用
するのに適したキャッシュにおける通常のキャッシュ制
御機能を実行する。
メモリを使用するキャッシュメモリを示したハイレベル
のブロック図である。このようなキャッシュは図１のコ
ンピュータ５０において使用することが可能である。キ
ャッシュタグＲＡＭ３２及びデータキャッシュ３２はシ
ステムバス２６及びプロセサ３６と通信を行なう。キャ
ッシュコントローラ３８は単一プロセサシステムと使用
するのに適したキャッシュにおける通常のキャッシュ制
御機能を実行する。
【０００９】データキャッシュ３４は、キャッシュコン
トローラ３８の制御下において、プロセサ３６及びシス
テムバス２６とデータの交換を行なう。プロセサ３６及
びキャッシュコントローラ３８によって、且つキャッシ
ュコントローラ３８とシステムバス２６との間において
種々の制御信号が交換される。アドレス及び制御信号は
プロセサ３６からキャッシュタグＲＡＭ３２へ通信され
る。アドレス及び制御信号は、更に、キャッシュタグＲ
ＡＭ３２とシステムバス２６との間においても通信され
る。
トローラ３８の制御下において、プロセサ３６及びシス
テムバス２６とデータの交換を行なう。プロセサ３６及
びキャッシュコントローラ３８によって、且つキャッシ
ュコントローラ３８とシステムバス２６との間において
種々の制御信号が交換される。アドレス及び制御信号は
プロセサ３６からキャッシュタグＲＡＭ３２へ通信され
る。アドレス及び制御信号は、更に、キャッシュタグＲ
ＡＭ３２とシステムバス２６との間においても通信され
る。
【００１０】キャッシュタグＲＡＭ３２は、更に、ＭＡ
ＴＣＨ信号をキャッシュコントローラ３８へパスする。
ＭＡＴＣＨは、現在プロセサ３６によってアドレスされ
ているメモリ位置がデータキャッシュ３４内に存在して
おり、且つそのエントリが現在有効であることを表わ
す。従って、キャッシュコントローラ３８は、ローカル
プロセサ３６によってアクセスされている位置を直接デ
ータキャッシュ３４から読取らせる。ＭＡＴＣＨがミス
を表わす場合には、キャッシュコントローラ３８は、ロ
ーカルプロセサメモリ要求を完了する前に、要求された
アドレスをデータキャッシュ３４及びタグＲＡＭ３２内
にロードさせる。
ＴＣＨ信号をキャッシュコントローラ３８へパスする。
ＭＡＴＣＨは、現在プロセサ３６によってアドレスされ
ているメモリ位置がデータキャッシュ３４内に存在して
おり、且つそのエントリが現在有効であることを表わ
す。従って、キャッシュコントローラ３８は、ローカル
プロセサ３６によってアクセスされている位置を直接デ
ータキャッシュ３４から読取らせる。ＭＡＴＣＨがミス
を表わす場合には、キャッシュコントローラ３８は、ロ
ーカルプロセサメモリ要求を完了する前に、要求された
アドレスをデータキャッシュ３４及びタグＲＡＭ３２内
にロードさせる。
【００１１】従来公知の如く、キャッシュタグＲＡＭ３
２は、どのメモリ位置が実際にデータキャッシュ３４内
に格納されているかを決定するために使用される。一般
的に、キャッシュタグＲＡＭ３２は、データキャッシュ
３４のエントリに対応する複数個のエントリを有してい
る。各エントリは、中央プロセサによって発生されるア
ドレスの所定数の最小桁ビットによってインデックスさ
れ、タグエントリ自身は対応するデータキャッシュエン
トリ内に格納されるメモリ位置のアドレスの最大桁ビッ
トを有している。タグＲＡＭ３２内に格納されている最
大桁ビットが現在発生されているアドレスの最大桁ビッ
トとマッチ即ち一致する場合には（このアドレスの最小
桁ビットはタグＲＡＭ３２へのインデックスとして作用
する）、キャッシュ「ヒット」が発生し、且つ読取られ
るべきデータは対応するデータキャッシュエントリから
取ることが可能である。所望のアドレスに対応するデー
タがデータキャッシュ３４内に存在しない場合には、タ
グエントリはそのアドレスの最大桁ビットと一致するこ
とがなく、従って「ミス」が発生する。このことは、デ
ータをメインシステムメモリ４０から検索し且つデータ
キャッシュ３４内に入れねばならないことを表わす。こ
の時に、キャッシュタグエントリの現在の内容は新たに
検索されたアドレスの最大桁ビットで上書きされ、且つ
対応するデータキャッシュエントリは新たなデータキャ
ッシュエントリで上書きされる。
２は、どのメモリ位置が実際にデータキャッシュ３４内
に格納されているかを決定するために使用される。一般
的に、キャッシュタグＲＡＭ３２は、データキャッシュ
３４のエントリに対応する複数個のエントリを有してい
る。各エントリは、中央プロセサによって発生されるア
ドレスの所定数の最小桁ビットによってインデックスさ
れ、タグエントリ自身は対応するデータキャッシュエン
トリ内に格納されるメモリ位置のアドレスの最大桁ビッ
トを有している。タグＲＡＭ３２内に格納されている最
大桁ビットが現在発生されているアドレスの最大桁ビッ
トとマッチ即ち一致する場合には（このアドレスの最小
桁ビットはタグＲＡＭ３２へのインデックスとして作用
する）、キャッシュ「ヒット」が発生し、且つ読取られ
るべきデータは対応するデータキャッシュエントリから
取ることが可能である。所望のアドレスに対応するデー
タがデータキャッシュ３４内に存在しない場合には、タ
グエントリはそのアドレスの最大桁ビットと一致するこ
とがなく、従って「ミス」が発生する。このことは、デ
ータをメインシステムメモリ４０から検索し且つデータ
キャッシュ３４内に入れねばならないことを表わす。こ
の時に、キャッシュタグエントリの現在の内容は新たに
検索されたアドレスの最大桁ビットで上書きされ、且つ
対応するデータキャッシュエントリは新たなデータキャ
ッシュエントリで上書きされる。
【００１２】図３の概略図において、キャッシュタグＲ
ＡＭ比較回路が、排他的ＯＲ（ＸＯＲ）Ｘ１−Ｘ９、Ｎ
ＡＮＤゲートＮ１−Ｎ３、及びＮＯＲゲート０１から構
成されている。この比較回路は、キャッシュタグＲＡＭ
から読取られたデータとキャッシュタグＲＡＭの入力へ
供給されたデータとを比較する。キャッシュタグＲＡＭ
の入力へ供給されたデータは、通常、アドレスバスの高
次、即ち最大桁ビットを表わす。キャッシュタグＲＡＭ
内へ入力されるアドレスデータは、ポイントＩ０−Ｉ８
を介して排他的ＯＲゲートＸ１−Ｘ９へ送られる。キャ
ッシュタグＲＡＭからのデータはポイントＯ０−Ｏ８を
介して排他的ＯＲゲートＸ１−Ｘ９へ送られる。これら
の比較の結果は、ＮＯＲゲートＯ１へ接続しているポイ
ントＭＡＴＣＨにおいて検知することが可能である。こ
のタイプの構成の欠点は、ヒット又はミスのいずれかが
発生したことを決定するために３つの段が必要とされる
ことである。段数が増加すると、ヒット又はミスを決定
するのに必要な時間が長くなる。
ＡＭ比較回路が、排他的ＯＲ（ＸＯＲ）Ｘ１−Ｘ９、Ｎ
ＡＮＤゲートＮ１−Ｎ３、及びＮＯＲゲート０１から構
成されている。この比較回路は、キャッシュタグＲＡＭ
から読取られたデータとキャッシュタグＲＡＭの入力へ
供給されたデータとを比較する。キャッシュタグＲＡＭ
の入力へ供給されたデータは、通常、アドレスバスの高
次、即ち最大桁ビットを表わす。キャッシュタグＲＡＭ
内へ入力されるアドレスデータは、ポイントＩ０−Ｉ８
を介して排他的ＯＲゲートＸ１−Ｘ９へ送られる。キャ
ッシュタグＲＡＭからのデータはポイントＯ０−Ｏ８を
介して排他的ＯＲゲートＸ１−Ｘ９へ送られる。これら
の比較の結果は、ＮＯＲゲートＯ１へ接続しているポイ
ントＭＡＴＣＨにおいて検知することが可能である。こ
のタイプの構成の欠点は、ヒット又はミスのいずれかが
発生したことを決定するために３つの段が必要とされる
ことである。段数が増加すると、ヒット又はミスを決定
するのに必要な時間が長くなる。
【００１３】次に、図４を参照すると、キャッシュタグ
メモリを実現することの可能なメモリアレイ１００のブ
ロック図が示されている。メモリアレイ１００（又は、
単に「メモリ」と呼称する）は８個のメモリグループ０
乃至７へ分割されている。各メモリグループは、メモリ
ブロック１０２ａ、メモリブロック１０２ｂ、入力／出
力（Ｉ／Ｏ）ブロック１０４ａを有している。Ｉ／Ｏブ
ロック１０４ａは、２つのメモリブロック１０２ａ及び
１０２ｂとの間に介挿されている。データバスラッチブ
ロック１０６がデータアレイ１０８を介してメモリグル
ープ０−７のＩ／Ｏブロック１０４ａへ接続している。
データバスラッチブロック１０６は、更に、出力アレイ
１０９を有している。
メモリを実現することの可能なメモリアレイ１００のブ
ロック図が示されている。メモリアレイ１００（又は、
単に「メモリ」と呼称する）は８個のメモリグループ０
乃至７へ分割されている。各メモリグループは、メモリ
ブロック１０２ａ、メモリブロック１０２ｂ、入力／出
力（Ｉ／Ｏ）ブロック１０４ａを有している。Ｉ／Ｏブ
ロック１０４ａは、２つのメモリブロック１０２ａ及び
１０２ｂとの間に介挿されている。データバスラッチブ
ロック１０６がデータアレイ１０８を介してメモリグル
ープ０−７のＩ／Ｏブロック１０４ａへ接続している。
データバスラッチブロック１０６は、更に、出力アレイ
１０９を有している。
【００１４】次に、図５を参照すると、メモリブロック
１０２ａと、メモリブロック１０２ｂと、Ｉ／Ｏブロッ
ク１０４ａとを有する図４からのメモリグループのブロ
ック図が示されている。図４における各メモリグループ
０−７は、９個のメモリサブグループＡ０−Ａ８を有し
ている。各メモリサブグループは、４個のメモリセグメ
ント１０ａ−１０ｄと、４個のセンスアンプ１０ｅ−１
０ｈと、データバスドライバ１０ｉとを有している。各
メモリセグメントは、８個の列のビットライン対を有し
ており、且つ４個のセンスアンプのうちの１つへ接続し
ている。このような構成は当該技術分野において公知で
ある。更に、１個のメモリサブグループにおける４個の
センスアンプはデータバスドライバ１０ｉへ接続してい
る。メモリサブグループＡ０−Ａ８におけるデータバス
ドライバ１０ｉの各々は、１対のデータ線、図４におけ
るデータバスラッチ１０６へ接続した真データ（ＤＴ）
及び相補的データ（ＤＣ）を有している。全てのＩ／Ｏ
ブロックからの全てのデータ線は図４におけるデータア
レイ１０８を形成している。各データ線は１個のデータ
出力と関連している。
１０２ａと、メモリブロック１０２ｂと、Ｉ／Ｏブロッ
ク１０４ａとを有する図４からのメモリグループのブロ
ック図が示されている。図４における各メモリグループ
０−７は、９個のメモリサブグループＡ０−Ａ８を有し
ている。各メモリサブグループは、４個のメモリセグメ
ント１０ａ−１０ｄと、４個のセンスアンプ１０ｅ−１
０ｈと、データバスドライバ１０ｉとを有している。各
メモリセグメントは、８個の列のビットライン対を有し
ており、且つ４個のセンスアンプのうちの１つへ接続し
ている。このような構成は当該技術分野において公知で
ある。更に、１個のメモリサブグループにおける４個の
センスアンプはデータバスドライバ１０ｉへ接続してい
る。メモリサブグループＡ０−Ａ８におけるデータバス
ドライバ１０ｉの各々は、１対のデータ線、図４におけ
るデータバスラッチ１０６へ接続した真データ（ＤＴ）
及び相補的データ（ＤＣ）を有している。全てのＩ／Ｏ
ブロックからの全てのデータ線は図４におけるデータア
レイ１０８を形成している。各データ線は１個のデータ
出力と関連している。
【００１５】次に、図６を参照すると、データアレイ１
０８及び出力アレイ１０９を具備するデータバスラッチ
ブロック１０６のブロック図が示されている。データバ
スラッチブロック１０６はデータバスラッチ１２０ａ−
１２０ｉを有している。各データバスラッチは１対のデ
ータ線及びＩ／Ｏ線を有している。データ線はデータア
レイ１０８を形成しており、且つＩ／Ｏ線は出力アレイ
１０９を形成している。データバスからのデータ線は
「ワイヤードＮＯＲ」形態で接続されている。例えば、
図４のメモリグループ７の代表例を示している図５を再
度参照すると、メモリサブグループＡ０−Ａ８における
データバスドライバは、Ａ０をＤＴ0 及びＤＣ0 へ、Ａ
１をＤＴ1 及びＤＣ1 へ、Ａ２をＤＴ2 及びＤＣ2
へ、．．．Ａ８をＤＴ8 及びＤＣ8 へ等の接続状態を有
している。他のメモリグループ０−６の各々も、同一の
データ線ＤＴ0 及びＤＣ0 、ＤＴ1 及びＤＣ1 ．．．Ｄ
Ｔ8 及びＤＣ8 へ同様の接続状態を有している。データ
バスドライバは、接続点において共通接続させることが
可能であり、その場合にＧＤＴ0 −ＧＤＴ8 に対する真
接続点及びＧＤＣ0 −ＧＤＣ8 に対する相補的接続線を
形成し、「ワイヤードＮＯＲ」形態を形成することが可
能である。図示した実施例では「ワイヤードＮＯＲ」形
態を使用しているが、本発明の好適実施例に基づいて任
意の「ワイヤード」形態を使用することが可能である。
０８及び出力アレイ１０９を具備するデータバスラッチ
ブロック１０６のブロック図が示されている。データバ
スラッチブロック１０６はデータバスラッチ１２０ａ−
１２０ｉを有している。各データバスラッチは１対のデ
ータ線及びＩ／Ｏ線を有している。データ線はデータア
レイ１０８を形成しており、且つＩ／Ｏ線は出力アレイ
１０９を形成している。データバスからのデータ線は
「ワイヤードＮＯＲ」形態で接続されている。例えば、
図４のメモリグループ７の代表例を示している図５を再
度参照すると、メモリサブグループＡ０−Ａ８における
データバスドライバは、Ａ０をＤＴ0 及びＤＣ0 へ、Ａ
１をＤＴ1 及びＤＣ1 へ、Ａ２をＤＴ2 及びＤＣ2
へ、．．．Ａ８をＤＴ8 及びＤＣ8 へ等の接続状態を有
している。他のメモリグループ０−６の各々も、同一の
データ線ＤＴ0 及びＤＣ0 、ＤＴ1 及びＤＣ1 ．．．Ｄ
Ｔ8 及びＤＣ8 へ同様の接続状態を有している。データ
バスドライバは、接続点において共通接続させることが
可能であり、その場合にＧＤＴ0 −ＧＤＴ8 に対する真
接続点及びＧＤＣ0 −ＧＤＣ8 に対する相補的接続線を
形成し、「ワイヤードＮＯＲ」形態を形成することが可
能である。図示した実施例では「ワイヤードＮＯＲ」形
態を使用しているが、本発明の好適実施例に基づいて任
意の「ワイヤード」形態を使用することが可能である。
【００１６】「ワイヤードＮＯＲ」データバスドライバ
は、ＯＲゲートのネガティブ真論理を与え、従って、何
れかの入力が高即ち論理１である場合に、出力は低状態
へ移行する。本発明は、データバスの「ワイヤードＮＯ
Ｒ」形態を利用している。テストモードにおいて、メモ
リの複数個のブロックが選択状態とされ即ちイネーブル
され及び／又は１個のブロック内の複数個のセンスアン
プがイネーブルされる場合がある。本発明の好適実施例
によれば、与えられた出力に対して検知中のデータの複
数個のビットは全て同一のデータを有するべきである。
テストモードは主に既存の回路を使用し、メモリユニッ
トの通常の性能を減退させるものではない。
は、ＯＲゲートのネガティブ真論理を与え、従って、何
れかの入力が高即ち論理１である場合に、出力は低状態
へ移行する。本発明は、データバスの「ワイヤードＮＯ
Ｒ」形態を利用している。テストモードにおいて、メモ
リの複数個のブロックが選択状態とされ即ちイネーブル
され及び／又は１個のブロック内の複数個のセンスアン
プがイネーブルされる場合がある。本発明の好適実施例
によれば、与えられた出力に対して検知中のデータの複
数個のビットは全て同一のデータを有するべきである。
テストモードは主に既存の回路を使用し、メモリユニッ
トの通常の性能を減退させるものではない。
【００１７】次に、図７を参照すると、従来公知のセン
スアンプの概略図が示されている。センスアンプ１５０
はトランジスタＴ１−Ｔ１６から構成されている。セン
スアンプ１５０は、本発明の好適実施例に基づくクロッ
ク型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
スタイルのセンスアンプである。これらのトランジスタ
は金属−酸化物−半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）である。トランジスタＴ１−Ｔ７、Ｔ１０、Ｔ
１２−Ｔ１３はＰチャンネルＭＯＳＦＥＴであり、一方
トランジスタＴ８−Ｔ９及びＴ１１はＮチャンネルＭＯ
ＳＦＥＴである。センスアンプ１５０は、トランジスタ
Ｔ１，Ｔ３−Ｔ７，Ｔ１０のソースを電源電圧ＶＣＣへ
接続し且つトランジスタＴ１１のソースを電源電圧ＶＳ
Ｓへ接続することによって電力が供給される。電源電圧
ＶＣＣは、典型的に、電源電圧ＶＳＳよりも一層高い電
圧である。
スアンプの概略図が示されている。センスアンプ１５０
はトランジスタＴ１−Ｔ１６から構成されている。セン
スアンプ１５０は、本発明の好適実施例に基づくクロッ
ク型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
スタイルのセンスアンプである。これらのトランジスタ
は金属−酸化物−半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）である。トランジスタＴ１−Ｔ７、Ｔ１０、Ｔ
１２−Ｔ１３はＰチャンネルＭＯＳＦＥＴであり、一方
トランジスタＴ８−Ｔ９及びＴ１１はＮチャンネルＭＯ
ＳＦＥＴである。センスアンプ１５０は、トランジスタ
Ｔ１，Ｔ３−Ｔ７，Ｔ１０のソースを電源電圧ＶＣＣへ
接続し且つトランジスタＴ１１のソースを電源電圧ＶＳ
Ｓへ接続することによって電力が供給される。電源電圧
ＶＣＣは、典型的に、電源電圧ＶＳＳよりも一層高い電
圧である。
【００１８】トランジスタＴ５及びＴ６は交差接続され
ており、トランジスタＴ８及びＴ９も交差接続されてい
る。これらのトランジスタはフリップフロップを形成し
ている。信号はポイント１５２及び１５４を介してセン
スアンプ１５０へ入力される。相補的読取バスラインＲ
ＢＣがポイント１５２へ接続しており、一方真読取バス
ラインＲＢＴはポイント１５４へ接続している。センス
アンプ１５０は、ポイント１５６を介し及びポイント１
５８を介してトランジスタＴ２のゲートを介し、トラン
ジスタＴ１０及びＴ１１のゲートへ信号を印加すること
によってイネーブルされ又ディスエーブルされる。
ており、トランジスタＴ８及びＴ９も交差接続されてい
る。これらのトランジスタはフリップフロップを形成し
ている。信号はポイント１５２及び１５４を介してセン
スアンプ１５０へ入力される。相補的読取バスラインＲ
ＢＣがポイント１５２へ接続しており、一方真読取バス
ラインＲＢＴはポイント１５４へ接続している。センス
アンプ１５０は、ポイント１５６を介し及びポイント１
５８を介してトランジスタＴ２のゲートを介し、トラン
ジスタＴ１０及びＴ１１のゲートへ信号を印加すること
によってイネーブルされ又ディスエーブルされる。
【００１９】ポイント１５６及び１５８における信号が
高状態である場合には、トランジスタＴ１−Ｔ３，Ｔ１
０がターンオフされ、且つトランジスタＴ１１がターン
オンされ、センスアンプ１５０をイネーブル即ち動作可
能状態とさせる。ポイント１５６及び１５８に低状態の
信号があると、トランジスタＴ１−Ｔ３及びＴ１０がタ
ーンオンされ且つトランジスタＴ１１がターンオフさ
れ、その結果センスアンプ１５０がディスエーブル即ち
動作不能状態とされる。センスアンプ１５０をイネーブ
ルさせる信号は、本発明の好適実施例に基づいてクロッ
ク動作される信号である。
高状態である場合には、トランジスタＴ１−Ｔ３，Ｔ１
０がターンオフされ、且つトランジスタＴ１１がターン
オンされ、センスアンプ１５０をイネーブル即ち動作可
能状態とさせる。ポイント１５６及び１５８に低状態の
信号があると、トランジスタＴ１−Ｔ３及びＴ１０がタ
ーンオンされ且つトランジスタＴ１１がターンオフさ
れ、その結果センスアンプ１５０がディスエーブル即ち
動作不能状態とされる。センスアンプ１５０をイネーブ
ルさせる信号は、本発明の好適実施例に基づいてクロッ
ク動作される信号である。
【００２０】トランジスタＴ１−Ｔ３は、センスアンプ
１５０をプレチャージするために使用されている。デー
タ信号がセンスアンプへ送給されていない場合には、Ｒ
ＢＣ及びＲＢＴは通常高状態であり、その結果トランジ
スタＴ１２及びＴ１３のゲートはターンオフされる。セ
ンス信号がポイント１５６及び１５８へ送られると、典
型的に、図５に示した如く、１個のメモリサブグループ
内の４個のセンスアンプのうちの１個のセンスアンプの
みが任意の与えられたサイクルにおいてイネーブルさせ
ることが可能である。
１５０をプレチャージするために使用されている。デー
タ信号がセンスアンプへ送給されていない場合には、Ｒ
ＢＣ及びＲＢＴは通常高状態であり、その結果トランジ
スタＴ１２及びＴ１３のゲートはターンオフされる。セ
ンス信号がポイント１５６及び１５８へ送られると、典
型的に、図５に示した如く、１個のメモリサブグループ
内の４個のセンスアンプのうちの１個のセンスアンプの
みが任意の与えられたサイクルにおいてイネーブルさせ
ることが可能である。
【００２１】更に、１個のメモリサブグループにおける
４個のセンスアンプはポイント１６０及び１６２におい
て共通接続されている。ポイント１５２が高状態である
と、トランジスタＴ１５はオフ状態に維持される。ポイ
ント１５４に低状態信号があると、トランジスタＴ１４
はターンオンされる。出力信号はポイント１６０及び１
６２を介して送給される。ポイント１６０は真信号ＳＡ
Ｔを受取り、一方、相補的信号ＳＡＣはポイント１６２
を介して送給される。ポイント１５２に高状態信号が存
在し且つポイント１５４に低状態信号が存在すると、ポ
イント１６２において高状態信号が得られ且つポイント
１６０において低状態信号が得られる。次に、図８を参
照すると、従来公知のデータバスドライバの概略図が示
されている。データバスドライバ１６８は、トランジス
タＳ１−Ｓ６から構成されている。これらのトランジス
タはＮチャンネルＭＯＳＦＥＴである。この回路は、ト
ランジスタＳ１−Ｓ６のドレインを電源電圧ＶＳＳへ接
続することによって電力が供給される。
４個のセンスアンプはポイント１６０及び１６２におい
て共通接続されている。ポイント１５２が高状態である
と、トランジスタＴ１５はオフ状態に維持される。ポイ
ント１５４に低状態信号があると、トランジスタＴ１４
はターンオンされる。出力信号はポイント１６０及び１
６２を介して送給される。ポイント１６０は真信号ＳＡ
Ｔを受取り、一方、相補的信号ＳＡＣはポイント１６２
を介して送給される。ポイント１５２に高状態信号が存
在し且つポイント１５４に低状態信号が存在すると、ポ
イント１６２において高状態信号が得られ且つポイント
１６０において低状態信号が得られる。次に、図８を参
照すると、従来公知のデータバスドライバの概略図が示
されている。データバスドライバ１６８は、トランジス
タＳ１−Ｓ６から構成されている。これらのトランジス
タはＮチャンネルＭＯＳＦＥＴである。この回路は、ト
ランジスタＳ１−Ｓ６のドレインを電源電圧ＶＳＳへ接
続することによって電力が供給される。
【００２２】センスアンプ１５０からの信号ＳＡＴ及び
ＳＡＣは、ポイント１６０をポイント１７０へ接続し且
つポイント１６２をポイント１７２へ接続することによ
ってポイント１７０及び１７２においてデータバスドラ
イバ１６８内へ送給される。データバスドライバ１６８
は、トランジスタＳ１及びＳ４のゲートへ接続している
ポイント１７４へ信号を印加することによってＶＳＳへ
プレチャージされる。この信号は、センスアンプ１５０
において使用されているようなクロック信号とすること
が可能である。
ＳＡＣは、ポイント１６０をポイント１７０へ接続し且
つポイント１６２をポイント１７２へ接続することによ
ってポイント１７０及び１７２においてデータバスドラ
イバ１６８内へ送給される。データバスドライバ１６８
は、トランジスタＳ１及びＳ４のゲートへ接続している
ポイント１７４へ信号を印加することによってＶＳＳへ
プレチャージされる。この信号は、センスアンプ１５０
において使用されているようなクロック信号とすること
が可能である。
【００２３】相補的信号ＧＤＣはポイント１７６におい
て出力され、且つ真信号ＧＤＴはポイント１７８におい
て出力される。トランジスタＳ２及びＳ３は交差接続形
態に接続されており且つラッチとして機能する。信号Ｓ
ＡＴ又はＳＡＣの何れかが検知期間中高状態であると、
トランジスタＳ５又はＳ６の１つがターンオンされて信
号ＧＤＴ又はＧＤＣを選択的にプルダウンさせる。ポイ
ント１７２における信号ＳＡＣが高状態であると、ポイ
ント１７８における信号ＧＤＴが低状態へプルされ、且
つポイント１７０における信号ＳＡＴが高状態である
と、信号ＧＤＣがポイント１７６において低状態へプル
される。ポイント１７６及び１７８へ接続されているデ
ータバスは、検知サイクルの間に高状態へプレチャージ
される。前述した如く、異なるメモリブロックに対する
特定の出力に対しての全てのデータバスドライバは、全
て、同一のデータ線へ接続しており、その結果「ワイヤ
ードＮＯＲ」がセットアップされる。複数個のデータバ
スドライバ１６８がポイント１７６及び１７８において
「ワイヤードＮＯＲ」接続されており、従ってデータバ
スラッチへ接続されている。
て出力され、且つ真信号ＧＤＴはポイント１７８におい
て出力される。トランジスタＳ２及びＳ３は交差接続形
態に接続されており且つラッチとして機能する。信号Ｓ
ＡＴ又はＳＡＣの何れかが検知期間中高状態であると、
トランジスタＳ５又はＳ６の１つがターンオンされて信
号ＧＤＴ又はＧＤＣを選択的にプルダウンさせる。ポイ
ント１７２における信号ＳＡＣが高状態であると、ポイ
ント１７８における信号ＧＤＴが低状態へプルされ、且
つポイント１７０における信号ＳＡＴが高状態である
と、信号ＧＤＣがポイント１７６において低状態へプル
される。ポイント１７６及び１７８へ接続されているデ
ータバスは、検知サイクルの間に高状態へプレチャージ
される。前述した如く、異なるメモリブロックに対する
特定の出力に対しての全てのデータバスドライバは、全
て、同一のデータ線へ接続しており、その結果「ワイヤ
ードＮＯＲ」がセットアップされる。複数個のデータバ
スドライバ１６８がポイント１７６及び１７８において
「ワイヤードＮＯＲ」接続されており、従ってデータバ
スラッチへ接続されている。
【００２４】次に、図９を参照すると、データバスラッ
チの概略図が示されている。データバスラッチ１７９は
トランジスタＱ１−Ｑ６、パスゲートＧ１及びＧ２、イ
ンバータ１８０，１８２，１８４，１８６、及びＮＡＮ
Ｄゲート１８８から構成されている。トランジスタＱ１
−Ｑ４はＰチャンネルＭＯＳＦＥＴであり、一方トラン
ジスタＱ５及びＱ６はＮチャンネルＭＯＳＦＥＴであ
る。データバスラッチ１７９は、トランジスタＱ１−Ｑ
４を電源電圧ＶＣＣへ接続し且つトランジスタＱ５及び
Ｑ６を電源電圧ＶＳＳへ接続することによって電力が供
給される。ポイント１９０及び１９２におけるＧＤＴ信
号及びＧＤＣ信号は、トランジスタＱ１及びＱ２のゲー
トを制御する信号をポイント１９４へ印加することによ
ってＶＣＣへプレチャージされる。
チの概略図が示されている。データバスラッチ１７９は
トランジスタＱ１−Ｑ６、パスゲートＧ１及びＧ２、イ
ンバータ１８０，１８２，１８４，１８６、及びＮＡＮ
Ｄゲート１８８から構成されている。トランジスタＱ１
−Ｑ４はＰチャンネルＭＯＳＦＥＴであり、一方トラン
ジスタＱ５及びＱ６はＮチャンネルＭＯＳＦＥＴであ
る。データバスラッチ１７９は、トランジスタＱ１−Ｑ
４を電源電圧ＶＣＣへ接続し且つトランジスタＱ５及び
Ｑ６を電源電圧ＶＳＳへ接続することによって電力が供
給される。ポイント１９０及び１９２におけるＧＤＴ信
号及びＧＤＣ信号は、トランジスタＱ１及びＱ２のゲー
トを制御する信号をポイント１９４へ印加することによ
ってＶＣＣへプレチャージされる。
【００２５】インバータ１８０及び１８２及びインバー
タ１８４及び１８６は、ポイント１９０及び１９２から
の信号をホールド即ち「ラッチ」するためにラッチとし
て使用される。データバスラッチ１７９は、図８からの
ポイント１７６を相補的接続ポイントであるポイント１
９２へ接続し且つ図８からのポイント１７８を真接続ポ
イントであるポイント１９０へ接続することによってデ
ータバスドライバへ接続している。従って、信号ＧＤＴ
はポイント１９０へ印加され、一方信号ＧＤＣはポイン
ト１９２へ印加される。パスゲートＧ１及びＧ２は、該
インバータによって形成されているラッチへポイント１
９０及び１９２からの信号をパスさせることを可能とす
るために使用されている。これらのパスゲートは、ポイ
ント１９６及び１９８へ信号を印加することによって制
御される。これらのパスゲートは、ポイント１９６へ高
信号を印加し且つポイント１９８へ低信号を印加するこ
とによってイネーブルされる。出力信号ＤＡＴＡＣ及び
ＤＡＴＡＴは、夫々ポイント１９５及び１９７において
データバスラッチ１７９から送り出される。
タ１８４及び１８６は、ポイント１９０及び１９２から
の信号をホールド即ち「ラッチ」するためにラッチとし
て使用される。データバスラッチ１７９は、図８からの
ポイント１７６を相補的接続ポイントであるポイント１
９２へ接続し且つ図８からのポイント１７８を真接続ポ
イントであるポイント１９０へ接続することによってデ
ータバスドライバへ接続している。従って、信号ＧＤＴ
はポイント１９０へ印加され、一方信号ＧＤＣはポイン
ト１９２へ印加される。パスゲートＧ１及びＧ２は、該
インバータによって形成されているラッチへポイント１
９０及び１９２からの信号をパスさせることを可能とす
るために使用されている。これらのパスゲートは、ポイ
ント１９６及び１９８へ信号を印加することによって制
御される。これらのパスゲートは、ポイント１９６へ高
信号を印加し且つポイント１９８へ低信号を印加するこ
とによってイネーブルされる。出力信号ＤＡＴＡＣ及び
ＤＡＴＡＴは、夫々ポイント１９５及び１９７において
データバスラッチ１７９から送り出される。
【００２６】トランジスタＱ５のゲートは、ポイント２
００へ印加される相補的信号ＤＡＴＡ＿ＩＮ（即ち、／
ＤＡＴＡ＿ＩＮ）によって制御され、一方トランジスタ
Ｑ６のゲートはポイント２０２へ印加される信号ＤＡＴ
Ａ＿ＩＮによって制御される。尚、本明細書において
は、英文字記号の前に／の記号を付したものはその英文
字記号の信号の反転したもの即ち相補的信号であること
を表わす。ＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿ＩＮは、キ
ャッシュタグＲＡＭが比較モードでない場合には、両方
とも低状態である。ＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿Ｉ
Ｎはクロックサイクルのスタートと同期される。最初
に、両方の信号は低状態であり、且つバスプレチャージ
が完了した後で且つセンスアンプがデータバスを駆動す
るのと並列的に、ＤＡＴＡ＿ＩＮ又は／ＤＡＴＡ＿ＩＮ
の一方の信号がＩ／Ｏ入力におけるデータの状態に基づ
いて高状態へ移行する。
００へ印加される相補的信号ＤＡＴＡ＿ＩＮ（即ち、／
ＤＡＴＡ＿ＩＮ）によって制御され、一方トランジスタ
Ｑ６のゲートはポイント２０２へ印加される信号ＤＡＴ
Ａ＿ＩＮによって制御される。尚、本明細書において
は、英文字記号の前に／の記号を付したものはその英文
字記号の信号の反転したもの即ち相補的信号であること
を表わす。ＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿ＩＮは、キ
ャッシュタグＲＡＭが比較モードでない場合には、両方
とも低状態である。ＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿Ｉ
Ｎはクロックサイクルのスタートと同期される。最初
に、両方の信号は低状態であり、且つバスプレチャージ
が完了した後で且つセンスアンプがデータバスを駆動す
るのと並列的に、ＤＡＴＡ＿ＩＮ又は／ＤＡＴＡ＿ＩＮ
の一方の信号がＩ／Ｏ入力におけるデータの状態に基づ
いて高状態へ移行する。
【００２７】メモリアレイ１００内のデータバスラッチ
１７９内へ入力されるＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿
ＩＮ信号は、メモリアレイ１００内に格納されているア
ドレスと比較すべきアドレスの一部を表わしている。メ
モリアレイ１００内のデータは信号ＧＤＴ及びＧＤＣと
して出力される。
１７９内へ入力されるＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ＿
ＩＮ信号は、メモリアレイ１００内に格納されているア
ドレスと比較すべきアドレスの一部を表わしている。メ
モリアレイ１００内のデータは信号ＧＤＴ及びＧＤＣと
して出力される。
【００２８】センスアンプが論理１を検知しており且つ
データ入力が論理１である場合には、ポイント１９２に
おけるＧＤＣ信号はセンスアンプによって低状態へプル
される。ＤＡＴＡ＿ＩＮ信号は高状態であり、ＧＤＣ信
号も低状態へプルする。この結果は、センスアンプが達
成したことに対して冗長である。同様に、論理０がセン
スアンプから読取られ且つデータ入力も論理０である場
合には、ＧＤＴ信号は低状態へプルされ且つＧＤＣ信号
は高状態に留まる。センスアンプデータがデータ入力と
一致しない場合には、ＧＤＴ信号及びＧＤＣ信号の両方
が低状態へプルされる。このような結果は、「ミス」が
発生したことを表わしている。通常、このような結果は
それらの出力を「クローバー」即ち短絡状態とさせる
が、キャッシュタグＲＡＭにおける比較モードにおいて
は、それらの出力はトライステート状態とされる。その
結果、このような状態は問題ではない。必要な場合に
は、クローバー即ち短絡状態を禁止するために「ミス」
期間中に比較モードから出る場合に特別の構成を与える
ことが可能である。
データ入力が論理１である場合には、ポイント１９２に
おけるＧＤＣ信号はセンスアンプによって低状態へプル
される。ＤＡＴＡ＿ＩＮ信号は高状態であり、ＧＤＣ信
号も低状態へプルする。この結果は、センスアンプが達
成したことに対して冗長である。同様に、論理０がセン
スアンプから読取られ且つデータ入力も論理０である場
合には、ＧＤＴ信号は低状態へプルされ且つＧＤＣ信号
は高状態に留まる。センスアンプデータがデータ入力と
一致しない場合には、ＧＤＴ信号及びＧＤＣ信号の両方
が低状態へプルされる。このような結果は、「ミス」が
発生したことを表わしている。通常、このような結果は
それらの出力を「クローバー」即ち短絡状態とさせる
が、キャッシュタグＲＡＭにおける比較モードにおいて
は、それらの出力はトライステート状態とされる。その
結果、このような状態は問題ではない。必要な場合に
は、クローバー即ち短絡状態を禁止するために「ミス」
期間中に比較モードから出る場合に特別の構成を与える
ことが可能である。
【００２９】次に、図１０を参照すると、本発明の好適
実施例に基づいて構成されたキャッシュタグＲＡＭ比較
回路１００の概略図が示されている。キャッシュタグＲ
ＡＭ比較回路はトランジスタＺ１及びＺ２を有してい
る。これらのトランジスタはＰチャンネルＭＯＳＦＥＴ
である。トランジスタＺ１は、そのソースを電源電圧Ｖ
ＣＣへ接続しており、且つそのドレインをトランジスタ
Ｚ２のソースへ接続している。トランジスタＺ２は、そ
のドレインを相補的出力ＭＡＴＣＨ（即ち、／ＭＡＴＣ
Ｈ）へ接続しており、それは「ヒット」又は「ミス」が
存在することを表わす。更に、トランジスタＺ３のドレ
インはトランジスタＺ１のドレインへ接続しており且つ
トランジスタＺ２のソースへ接続している。トランジス
タＺ１のゲートはＧＤＣ信号によって制御され、一方ト
ランジスタＺ２のゲートはＧＤＴ信号によって制御され
る。トランジスタＺ３を使用することは、ポイント３０
１において発生する可能性のある電荷分割問題を緩和す
ることである。電荷分割が問題でない場合には、このト
ランジスタは取除くことが可能である。
実施例に基づいて構成されたキャッシュタグＲＡＭ比較
回路１００の概略図が示されている。キャッシュタグＲ
ＡＭ比較回路はトランジスタＺ１及びＺ２を有してい
る。これらのトランジスタはＰチャンネルＭＯＳＦＥＴ
である。トランジスタＺ１は、そのソースを電源電圧Ｖ
ＣＣへ接続しており、且つそのドレインをトランジスタ
Ｚ２のソースへ接続している。トランジスタＺ２は、そ
のドレインを相補的出力ＭＡＴＣＨ（即ち、／ＭＡＴＣ
Ｈ）へ接続しており、それは「ヒット」又は「ミス」が
存在することを表わす。更に、トランジスタＺ３のドレ
インはトランジスタＺ１のドレインへ接続しており且つ
トランジスタＺ２のソースへ接続している。トランジス
タＺ１のゲートはＧＤＣ信号によって制御され、一方ト
ランジスタＺ２のゲートはＧＤＴ信号によって制御され
る。トランジスタＺ３を使用することは、ポイント３０
１において発生する可能性のある電荷分割問題を緩和す
ることである。電荷分割が問題でない場合には、このト
ランジスタは取除くことが可能である。
【００３０】データバスからの「ヒット」及び「ミス」
情報の全てを加算する論理は、本発明の好適実施例に基
づいて種々の形態で実現することが可能である。タグＲ
ＡＭメモリからの出力は、ＧＤＣ0 −ＧＤＣ8 及びＧＤ
Ｔ0 −ＧＤＴ8 信号としてデータバスラインから発生す
る。キャッシュタグＲＡＭ内へのデータ入力は図９にお
けるトランジスタＱ５及びＱ６を制御するＤＡＴＡ＿Ｉ
Ｎ及び／ＤＡＴＡ＿ＩＮ信号である。任意の与えられた
ＧＤＣ（ＧＤＣ0 −ＧＤＣ8 ）及びＧＤＴ（ＧＤＴ0 −
ＧＤＴ8 ）信号対に対して、両方の信号が低状態である
場合には、／ＭＡＴＣＨ出力は高状態へプルされる。全
ての信号が一致する場合には、／ＭＡＴＣＨ出力は低状
態に留まる。
情報の全てを加算する論理は、本発明の好適実施例に基
づいて種々の形態で実現することが可能である。タグＲ
ＡＭメモリからの出力は、ＧＤＣ0 −ＧＤＣ8 及びＧＤ
Ｔ0 −ＧＤＴ8 信号としてデータバスラインから発生す
る。キャッシュタグＲＡＭ内へのデータ入力は図９にお
けるトランジスタＱ５及びＱ６を制御するＤＡＴＡ＿Ｉ
Ｎ及び／ＤＡＴＡ＿ＩＮ信号である。任意の与えられた
ＧＤＣ（ＧＤＣ0 −ＧＤＣ8 ）及びＧＤＴ（ＧＤＴ0 −
ＧＤＴ8 ）信号対に対して、両方の信号が低状態である
場合には、／ＭＡＴＣＨ出力は高状態へプルされる。全
ての信号が一致する場合には、／ＭＡＴＣＨ出力は低状
態に留まる。
【００３１】トランジスタＴ１によるサイクルの間に／
ＭＡＴＣＨ出力は低状態へプレチャージさせることが可
能であり、一方ＧＤＣ及びＧＤＴ信号の両方は高状態へ
プレチャージされる。更に、必要な場合には、／ＭＡＴ
ＣＨ出力上の小さなスタティック即ち静的負荷として、
ゲートを電源電圧ＶＣＣへ接続しソースを電源電圧ＶＳ
Ｓへ接続した状態で、スタティックＮチャンネル装置
（小型の装置）を／ＭＡＴＣＨへ接続させることが可能
である。
ＭＡＴＣＨ出力は低状態へプレチャージさせることが可
能であり、一方ＧＤＣ及びＧＤＴ信号の両方は高状態へ
プレチャージされる。更に、必要な場合には、／ＭＡＴ
ＣＨ出力上の小さなスタティック即ち静的負荷として、
ゲートを電源電圧ＶＣＣへ接続しソースを電源電圧ＶＳ
Ｓへ接続した状態で、スタティックＮチャンネル装置
（小型の装置）を／ＭＡＴＣＨへ接続させることが可能
である。
【００３２】一方、トランジスタＴ１のゲートはそれへ
バイアス電圧を印加させることが可能である。ＧＤＴの
全て、即ちＧＤＴ0 −ＧＤＴ8 の信号がサイクル期間中
に低状態へ移行し且つＧＤＣの全て、即ちＧＤＣ0 −Ｇ
ＤＣ8 信号がこのサイクル期間中に高状態であると、／
ＭＡＴＣＨ出力の直列Ｐチャンネルノードに対する電荷
分割が、スタティック負荷が使用されていない場合に
は、／ＭＡＴＣＨ出力を破壊する可能性がある。トラン
ジスタＺ３は、クロックサイクルの間に電源電圧ＶＳＳ
へ直列ノードをプレチャージするために使用することが
可能である。サイクルの間にデータ経路を適切な状態へ
プレチャージすることによって、その後のデータアクセ
ス又はマッチが非常に迅速に発生することが可能であ
る。何故ならば、トランジスタの寸法決定及びレシオの
全てがキャッシュタグＲＡＭのアクセス期間中に発生す
る場合のある論理遷移に好意的なものだからである。
バイアス電圧を印加させることが可能である。ＧＤＴの
全て、即ちＧＤＴ0 −ＧＤＴ8 の信号がサイクル期間中
に低状態へ移行し且つＧＤＣの全て、即ちＧＤＣ0 −Ｇ
ＤＣ8 信号がこのサイクル期間中に高状態であると、／
ＭＡＴＣＨ出力の直列Ｐチャンネルノードに対する電荷
分割が、スタティック負荷が使用されていない場合に
は、／ＭＡＴＣＨ出力を破壊する可能性がある。トラン
ジスタＺ３は、クロックサイクルの間に電源電圧ＶＳＳ
へ直列ノードをプレチャージするために使用することが
可能である。サイクルの間にデータ経路を適切な状態へ
プレチャージすることによって、その後のデータアクセ
ス又はマッチが非常に迅速に発生することが可能であ
る。何故ならば、トランジスタの寸法決定及びレシオの
全てがキャッシュタグＲＡＭのアクセス期間中に発生す
る場合のある論理遷移に好意的なものだからである。
【００３３】これらのトランジスタにおけるソース／ド
レインの適切な分割によって、／ＭＡＴＣＨ出力及び直
列ノード上の拡散容量はキャッシュタグＲＡＭにおける
速度を最大とするために最小に維持することが可能であ
る。
レインの適切な分割によって、／ＭＡＴＣＨ出力及び直
列ノード上の拡散容量はキャッシュタグＲＡＭにおける
速度を最大とするために最小に維持することが可能であ
る。
【００３４】図１１を参照すると、キャッシュタグＲＡ
Ｍ比較回路３００、データバスラッチ３７９、及び図６
に示したＧＤＣ0 −ＧＤＣ8 及びＧＤＴ0 −ＧＤＴ8 信
号に対する種々の接続のブロック図が示されている。デ
ータバスラッチ１７９はメモリアレイ１００からのＧＤ
Ｃ0 −ＧＤＣ8 及びＧＤＴ0 −ＧＤＴ8 信号を担持する
データバスラインの各々へ接続している。更に、特定の
ビットに対する各ＧＤＣ及びＧＤＴ信号も、キャッシュ
タグＲＡＭ比較回路３００へ接続しており、アドレス入
力とメモリアレイ１００からのデータ出力との間にマッ
チ即ち一致が発生したか否かを決定するために必要なゲ
ートレベルの数を減少させている。
Ｍ比較回路３００、データバスラッチ３７９、及び図６
に示したＧＤＣ0 −ＧＤＣ8 及びＧＤＴ0 −ＧＤＴ8 信
号に対する種々の接続のブロック図が示されている。デ
ータバスラッチ１７９はメモリアレイ１００からのＧＤ
Ｃ0 −ＧＤＣ8 及びＧＤＴ0 −ＧＤＴ8 信号を担持する
データバスラインの各々へ接続している。更に、特定の
ビットに対する各ＧＤＣ及びＧＤＴ信号も、キャッシュ
タグＲＡＭ比較回路３００へ接続しており、アドレス入
力とメモリアレイ１００からのデータ出力との間にマッ
チ即ち一致が発生したか否かを決定するために必要なゲ
ートレベルの数を減少させている。
【００３５】図１２はキャッシュタグＲＡＭ比較回路３
００と、データバスラッチ１７９と、単一のビットに対
するＧＤＣ0 及びＧＤＴ0 信号との間の接続状態を示し
た概略図である。理解される如く、トランジスタＺ１の
ゲートはトランジスタＱ６のドレインへ接続している。
更に、トランジスタＺ１のゲートはデータバスラインか
らの信号ＧＤＣ0 へ接続している。ＧＤＣ0 信号は、メ
モリアレイ１００からのデータ出力の単一ビットを表わ
している。ＤＡＴＡ＿ＩＮ信号はトランジスタＱ６を制
御する。同様に、トランジスタＺ２はトランジスタＱ５
のドレインへ接続している。更に、トランジスタＺ２
は、そのゲートをメモリアレイ１００へ接続しているデ
ータバスラインからのＧＤＴ0 信号を受取る。トランジ
スタＱ５のゲートは／ＤＡＴＡ＿ＩＮ信号によって制御
される。
００と、データバスラッチ１７９と、単一のビットに対
するＧＤＣ0 及びＧＤＴ0 信号との間の接続状態を示し
た概略図である。理解される如く、トランジスタＺ１の
ゲートはトランジスタＱ６のドレインへ接続している。
更に、トランジスタＺ１のゲートはデータバスラインか
らの信号ＧＤＣ0 へ接続している。ＧＤＣ0 信号は、メ
モリアレイ１００からのデータ出力の単一ビットを表わ
している。ＤＡＴＡ＿ＩＮ信号はトランジスタＱ６を制
御する。同様に、トランジスタＺ２はトランジスタＱ５
のドレインへ接続している。更に、トランジスタＺ２
は、そのゲートをメモリアレイ１００へ接続しているデ
ータバスラインからのＧＤＴ0 信号を受取る。トランジ
スタＱ５のゲートは／ＤＡＴＡ＿ＩＮ信号によって制御
される。
【００３６】従って、ＧＤＣ0 及びＧＤＴ0 信号によっ
て表わされる出力信号がＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ
＿ＩＮデータ入力と夫々一致する場合には、／ＭＡＴＣ
Ｈ出力へ通じるラインが高状態へプルされることはな
い。一方、ＤＡＴＡ＿ＩＮ信号がデータ出力と一致しな
い場合には、／ＭＡＴＣＨラインが高状態へプルされ
る。何れのビットも一致しない場合には、／ＭＡＴＣＨ
ラインは高状態へプルされ、メモリ内のアドレスが比較
のために入力されているアドレスと一致しないことを表
わす。
て表わされる出力信号がＤＡＴＡ＿ＩＮ及び／ＤＡＴＡ
＿ＩＮデータ入力と夫々一致する場合には、／ＭＡＴＣ
Ｈ出力へ通じるラインが高状態へプルされることはな
い。一方、ＤＡＴＡ＿ＩＮ信号がデータ出力と一致しな
い場合には、／ＭＡＴＣＨラインが高状態へプルされ
る。何れのビットも一致しない場合には、／ＭＡＴＣＨ
ラインは高状態へプルされ、メモリ内のアドレスが比較
のために入力されているアドレスと一致しないことを表
わす。
【００３７】本発明を、単一プロセサシステムに関して
説明したが、本発明はマルチプロセサシステムにも同様
に適用可能である。
説明したが、本発明はマルチプロセサシステムにも同様
に適用可能である。
【００３８】上述した技術を使用して、図３に示したＸ
ＯＲ演算はキャッシュタグＲＡＭ内の通常の検知動作内
に隠される。更に、この動作期間中に付加的なゲート遅
延が発生することはない。本明細書に開示したキャッシ
ュタグＲＡＭアーキテクチュアは、本発明の好適実施例
に基づいて同期型及び非同期型の両方のキャッシュタグ
ＲＡＭに使用することが可能である。その結果、キャッ
シュタグメモリはより速い速度で動作することが可能で
ある。
ＯＲ演算はキャッシュタグＲＡＭ内の通常の検知動作内
に隠される。更に、この動作期間中に付加的なゲート遅
延が発生することはない。本明細書に開示したキャッシ
ュタグＲＡＭアーキテクチュアは、本発明の好適実施例
に基づいて同期型及び非同期型の両方のキャッシュタグ
ＲＡＭに使用することが可能である。その結果、キャッ
シュタグメモリはより速い速度で動作することが可能で
ある。
【００３９】本発明をＭＯＳ技術を使用した場合につい
て説明したが、その他のタイプの技術及びトランジスタ
を使用することも可能であることは勿論である。
て説明したが、その他のタイプの技術及びトランジスタ
を使用することも可能であることは勿論である。
【００４０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明を実施するために使用することの可能
なデータ処理システムを示した概略図。
なデータ処理システムを示した概略図。
【図２】 従来技術に基づくキャッシュタグメモリを使
用するキャッシュメモリを示したハイレベルブロック
図。
用するキャッシュメモリを示したハイレベルブロック
図。
【図３】 従来公知のキャッシュタグＲＡＭ比較回路を
示した概略図。
示した概略図。
【図４】 メモリユニットのブロック図。
【図５】 図４からのメモリグループのブロック図。
【図６】 図４からの出力アレイ及びデータアレイを有
するデータバスラッチブロックのブロック図。
するデータバスラッチブロックのブロック図。
【図７】 従来公知のセンスアンプの概略図。
【図８】 従来公知のデータバスドライバの概略図。
【図９】 データバスラッチの概略図。
【図１０】 キャッシュタグＲＡＭ比較回路の概略図。
【図１１】 キャッシュタグＲＡＭ比較回路と、データ
バスラッチと、種々の信号の接続状態を示したブロック
図。
バスラッチと、種々の信号の接続状態を示したブロック
図。
【図１２】 キャッシュタグＲＡＭ比較回路と、データ
バスラッチと、種々の信号との間の接続状態を示した概
略図。
バスラッチと、種々の信号との間の接続状態を示した概
略図。
２６ システムバス ３２ キャッシュタグＲＡＭ ３４ データキャッシュ ３６ プロセサ ３８ キャッシュコントローラ ４０ メインシステムメモリ
Claims (26)
- 【請求項１】 デジタルコンピュータシステムにおい
て、 プロセサが設けられており、 メインメモリが設けられており、 前記プロセサ及びメインメモリへ接続してデータキャッ
シュが設けられており、 真データ信号及び相補的データ信号があり、 前記プロセサ及びメインメモリへ接続してタグキャッシ
ュメモリが設けられており、尚、前記タグキャッシュメ
モリは、 （１）各メモリグループが複数個の真出力及び相補的出
力を有する複数個のメモリグループと、 （２）各真データバスラインが前記複数個のメモリグル
ープの各々からの真出力へ接続しており、各相補的デー
タバスラインが前記複数個のメモリグループの各々から
の相補的出力へ接続しており且つ真及び相補的データバ
スラインが対応する真及び相補的データ信号を有する複
数個の真及び相補的データバスラインと、 （３）複数個のデータバス回路であって、各データバス
回路が、（ａ）真及び相補的データバスラインへ接続し
た真及び相補的回路入力、（ｂ）真回路出力及び相補的
回路出力、（ｃ）前記真回路入力へ接続したドレインと
電源電圧へ接続したソースと、前記相補的データ信号へ
接続したゲートとを具備する第一トランジスタ、（ｄ）
前記相補的回路入力へ接続したドレインと、前記電源電
圧へ接続したソースと、前記真データ信号へ接続したゲ
ートとを具備する第二トランジスタ、を有する複数個の
データバス回路と、 （４）各入力対が真入力と相補的入力とを有する複数個
の入力対を有すると共にヒットが存在することを表わす
出力を有する比較回路であって、各入力対の真入力がデ
ータバス回路の真回路入力へ接続しており且つ各入力対
の相補的入力がデータバス回路の相補的回路入力へ接続
しており、ヒットの存在することが本比較回路の出力に
おいて表わすことが可能である比較回路と、を有するこ
とを特徴とするデジタルコンピュータシステム。 - 【請求項２】 請求項１において、前記第一及び第二ト
ランジスタがＮチャンネルＭＯＳＦＥＴであることを特
徴とするデジタルコンピュータシステム。 - 【請求項３】 請求項２において、前記真及び相補的デ
ータバスラインと前記メモリグループからの真及び相補
的出力との間の接続がワイヤードＮＯＲ接続であること
を特徴とするデジタルコンピュータシステム。 - 【請求項４】 請求項１において、前記比較回路が、更
に、複数個のトランジスタ対を有しており、１つの対に
おける各トランジスタは直列接続されており、１つの対
における第一トランジスタのソースは第一電源電圧へ接
続しており、且つ該対における第二トランジスタのドレ
インは前記比較回路の出力へ接続しており、且つ前記第
一トランジスタのゲートは入力対の相補的入力へ接続し
ており、且つ前記第二トランジスタのゲートは前記入力
対の真入力へ接続していることを特徴とするデジタルコ
ンピュータシステム。 - 【請求項５】 請求項４において、前記比較回路は、更
に、ドレインを出力へ接続し、ソースを第二電源電圧へ
接続し、ゲートをクロック信号へ接続したトランジスタ
を有しており、前記比較回路の出力を所定の論理状態へ
プレチャージさせることが可能であることを特徴とする
デジタルコンピュータシステム。 - 【請求項６】 請求項４において、前記比較回路が、更
に、ドレインを各対のトランジスタにおける前記第一ト
ランジスタのドレインへ接続しており、ソースを前記第
二電源電圧へ接続しており、ゲートを前記クロック信号
へ接続しているトランジスタを有しており、各対のトラ
ンジスタの直列ノードをデ−タアクセス時間を減少させ
るためにプレチャージさせることが可能であることを特
徴とするデジタルコンピュータシステム。 - 【請求項７】 請求項４において、前記第一及び第二ト
ランジスタがＰチャンネルＭＯＳＦＥＴであることを特
徴とするデジタルコンピュータシステム。 - 【請求項８】 請求項５において、前記トランジスタ
が、出力へ接続したドレインと、前記第二電源電圧へ接
続したソースと、クロック信号へ接続したゲートとを有
しており、且つＮチャンネルＭＯＳＦＥＴであることを
特徴とするデジタルコンピュータシステム。 - 【請求項９】 請求項７において、前記トランジスタ
が、各対のトランジスタにおける第一トランジスタのド
レインへ接続したドレインを有しており、前記第二電源
電圧へ接続したソースを有しており、且つ前記クロック
信号へ接続したゲートを有しており、且つＮチャンネル
ＭＯＳＦＥＴであることを特徴とするデジタルコンピュ
ータシステム。 - 【請求項１０】 キャッシュタグメモリにおいて、複数
個のメモリグループが設けられており、各メモリグルー
プは複数個の真及び相補的出力を有しており、 複数個の真及び相補的データバスラインが設けられてお
り、各真データバスラインは前記複数個のメモリグルー
プの各々からの真出力へ接続しており、各相補的データ
バスラインは前記複数個のメモリグループの各々からの
相補的出力へ接続しており、前記真及び相補的データバ
スラインは対応する真及び相補的データ信号を有してお
り、 複数個のデータバス回路が設けられており、各データバ
ス回路は、（１）真及び相補的データバスラインへ接続
した真及び相補的回路入力と、（２）真及び相補的回路
出力と、（３）前記真回路入力へ接続したドレイン、電
源電圧へ接続したソース、前記相補的データ信号へ接続
したゲートを具備する第一トランジスタと、（４）前記
相補的回路入力へ接続したドレイン、前記電源電圧へ接
続したソース、前記真データ信号へ接続したゲートを具
備する第二トランジスタと、を有しており、 各入力対が真入力と相補的入力とを有する複数個の入力
対とヒットが存在することを表わす出力とを有する比較
回路が設けられており、各入力対の真入力はデータバス
回路の真回路入力へ接続しており、且つ各入力対の相補
的入力はデータバス回路の相補的回路入力へ接続してお
り、ヒットが存在することが前記比較回路の出力におい
て表わすことが可能である、ことを特徴とするキャッシ
ュタグメモリ。 - 【請求項１１】 請求項１０において、前記第一及び第
二トランジスタがＮチャンネルＭＯＳＦＥＴであること
を特徴とするキャッシュタグメモリ。 - 【請求項１２】 請求項１１において、前記真及び相補
的データバスラインと前記メモリグループからの前記真
及び相補的出力との間の接続がワイヤードＮＯＲ接続で
あることを特徴とするキャッシュタグメモリ。 - 【請求項１３】 請求項１０において、前記比較回路
が、更に、複数個の直列接続したトランジスタを有して
おり、１つの対における第一トランジスタのソースは第
一電源電圧へ接続しており、且つ該対における第二トラ
ンジスタのドレインは前記比較回路の出力へ接続してお
り、且つ前記第一トランジスタのゲートは入力対の相補
的入力へ接続しており、且つ前記第二トランジスタのゲ
ートは前記入力対の真入力へ接続していることを特徴と
するキャッシュタグメモリ。 - 【請求項１４】 請求項１３において、前記比較回路
が、更に、ドレインを出力へ接続し、ソースを第二電源
電圧へ接続し、且つゲートをクロック信号へ接続するト
ランジスタを有しており、前記比較回路の出力を所定の
論理状態へプレチャージさせることが可能であることを
特徴とするキャッシュタグメモリ。 - 【請求項１５】 請求項１３において、前記比較回路
が、更に、ドレインを各対のトランジスタにおける第一
トランジスタのドレインへ接続しており、ソースを第二
電源電圧へ接続しており、且つゲートをクロック信号へ
接続しているトランジスタを有しており、各対のトラン
ジスタの直列ノードをデータアクセス時間を減少させる
ためにプレチャージさせることが可能であることを特徴
とするキャッシュタグメモリ。 - 【請求項１６】 請求項１３において、前記第一及び第
二トランジスタがＰチャンネルＭＯＳＦＥＴであること
を特徴とするキャッシュタグメモリ。 - 【請求項１７】 請求項１４において、前記、出力へ接
続したドレインと、前記第二電源電圧へ接続したソース
と、クロック信号へ接続したゲートとを具備するトラン
ジスタがＮチャンネルＭＯＳＦＥＴであることを特徴と
するキャッシュタグメモリ。 - 【請求項１８】 請求項１７において、各対のトランジ
スタにおける第一トランジスタのドレインへ接続したド
レインと、前記第二電源電圧へ接続したソースと、前記
クロック信号へ接続したゲートとを具備する前記トラン
ジスタがＮチャンネルＭＯＳＦＥＴであることを特徴と
するキャッシュタグメモリ。 - 【請求項１９】 キャッシュタグＲＡＭ比較回路におい
て、 複数個の真及び相補的データバスラインが設けられてお
り、各真データバスラインは、前記真データバスライン
へ接続したドレインと、より低い電源電圧へ接続したソ
ースと、相補的データ入力へ接続したゲートとを具備す
る第一トランジスタを有しており、且つ各相補的データ
バスラインは、前記相補的データバスラインへ接続した
ドレインと、前記より低い電源電圧へ接続したソース
と、前記データ入力へ接続したゲートとを具備する第二
トランジスタを有しており、 各入力対が真及び相補的入力を有する複数個の入力対を
有すると共にヒットが存在することを表わす出力を有す
る比較回路が設けられており、各入力対の真入力は真デ
ータバスラインへ接続しており、且つ各入力対の相補的
入力は相補的データバスラインへ接続しており、ヒット
が存在することが前記比較回路の出力において表わすこ
とが可能である、ことを特徴とするキャッシュタグＲＡ
Ｍ比較回路。 - 【請求項２０】 請求項１９において、前記第一及び第
二トランジスタがＮチャンネルＭＯＳＦＥＴであること
を特徴とするキャッシュタグＲＡＭ比較回路。 - 【請求項２１】 請求項１９において、複数個のトラン
ジスタ対が設けられており、各対における第一トランジ
スタは該対における第二トランジスタと直列接続してお
り、該対における第一トランジスタのソースはより高い
電源電圧へ接続しており、且つ該対における第二トラン
ジスタのドレインは前記比較回路の出力へ接続してお
り、且つ前記第一トランジスタのゲートは入力対の相補
的入力へ接続しており、且つ前記第二トランジスタのゲ
ートは前記入力対の真入力へ接続していることを特徴と
するキャッシュタグＲＡＭ比較回路。 - 【請求項２２】 請求項２１において、出力へ接続した
ドレインと、より低い電源電圧へ接続したソースと、ク
ロック信号へ接続したゲートとを具備するトランジスタ
が設けられており、前記比較回路の出力が前記より低い
電源電圧へプレチャージすることが可能であることを特
徴とするキャッシュタグＲＡＭ比較回路。 - 【請求項２３】 請求項２１において、各対のトランジ
スタにおける第一トランジスタのドレインへ接続したド
レインと、より低い電源電圧へ接続したソースと、前記
クロック信号へ接続したゲートとを具備するトランジス
タが設けられており、各対のトランジスタの直列ノード
をデータアクセス時間を減少させるためにプレチャージ
させることが可能であることを特徴とするキャッシュタ
グＲＡＭ比較回路。 - 【請求項２４】 請求項２１において、トランジスタ対
における第一及び第二トランジスタがＰチャンネルＭＯ
ＳＦＥＴであることを特徴とするキャッシュタグＲＡＭ
比較回路。 - 【請求項２５】 請求項２２において、出力へ接続した
ドレインと、より低い電源電圧へ接続したソースと、ク
ロック信号へ接続したゲートとを具備する前記トランジ
スタがＮチャンネルＭＯＳＦＥＴであることを特徴とす
るキャッシュタグＲＡＭ比較回路。 - 【請求項２６】 請求項２３において、各対のトランジ
スタにおける第一トランジスタのドレインへ接続したド
レインと、より低い電源電圧へ接続したソースと、クロ
ック信号へ接続したゲートとを具備する前記トランジス
タがＮチャンネルＭＯＳＦＥＴであることを特徴とする
キャッシュタグＲＡＭ比較回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85588 | 1993-06-30 | ||
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Publications (2)
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-
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