JPH0765578A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0765578A JPH0765578A JP5211320A JP21132093A JPH0765578A JP H0765578 A JPH0765578 A JP H0765578A JP 5211320 A JP5211320 A JP 5211320A JP 21132093 A JP21132093 A JP 21132093A JP H0765578 A JPH0765578 A JP H0765578A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- input
- read
- read bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000004913 activation Effects 0.000 claims abstract description 13
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 101100489119 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) YSW1 gene Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】センスアンプで増幅されたデータを伝達するリ
ードバス対のプリチャージ、プルダウン時の充放電電流
を削減し、電源線、ＧＮＤ線のノイズ軽減を目的とす
る。 【構成】リードバス対の差電位を増幅するデータアンプ
の活性化と、リードバス対のプリチャージを制御する、
１０プリチャージ制御回路で、入力ＥＮＢＬと入力ＰＤ
ＬがＨｉｇｈレベル、入力ＤＥＢと入力ＹＲＤがＬｏｗ
レベルの時、入力Ｙ０ＮがＨｉｇｈレベルであれば、出
力ＤＥａがＨｉｇｈレベルとなりデータアンプが活性化
し、出力ＰＲＯａがＬｏｗレベルとなりリードバス体の
プリチャージが解除され、また、入力Ｙ０ＮがＬｏｗレ
ベルの時は、出力ＤＥａがＬｏｗレベルでデータアンプ
は非活性で、出力ＰＲＯａはＨｉｇｈレベルで、リード
バス対はプリチャージ状態となる。
ードバス対のプリチャージ、プルダウン時の充放電電流
を削減し、電源線、ＧＮＤ線のノイズ軽減を目的とす
る。 【構成】リードバス対の差電位を増幅するデータアンプ
の活性化と、リードバス対のプリチャージを制御する、
１０プリチャージ制御回路で、入力ＥＮＢＬと入力ＰＤ
ＬがＨｉｇｈレベル、入力ＤＥＢと入力ＹＲＤがＬｏｗ
レベルの時、入力Ｙ０ＮがＨｉｇｈレベルであれば、出
力ＤＥａがＨｉｇｈレベルとなりデータアンプが活性化
し、出力ＰＲＯａがＬｏｗレベルとなりリードバス体の
プリチャージが解除され、また、入力Ｙ０ＮがＬｏｗレ
ベルの時は、出力ＤＥａがＬｏｗレベルでデータアンプ
は非活性で、出力ＰＲＯａはＨｉｇｈレベルで、リード
バス対はプリチャージ状態となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にメモリセルのデータを読み出す経路のプリチャ
ージ制御回路に関する。
し、特にメモリセルのデータを読み出す経路のプリチャ
ージ制御回路に関する。
【０００２】
【従来の技術】近年、ＭＰＵの高速化にともない、半導
体記憶装置の高速化の要望が強くなっている。
体記憶装置の高速化の要望が強くなっている。
【０００３】その一つの解として、外部より与えられる
ＣＬＫ信号に同期して、動作するシンクロナスＤＲＡＭ
が提案されている。
ＣＬＫ信号に同期して、動作するシンクロナスＤＲＡＭ
が提案されている。
【０００４】例えば、このシンクロナスＤＲＡＭでの従
来のメモリセルを読み出す経路は、図４に示すように、
外部からの入力信号ＣＬＫ，ＲＡＳ，ＣＡＳ，ＷＥと、
外部アドレス信号Ａ１１を入力する、コマンドデコーダ
１と、１の出力信号ＥＮＢＬと、複数の外部アドレス信
号Ａｉ（ｉ＝０，１，２…）を入力し、複数の内部アド
レス信号ＩＡｉ（ｉ＝０，１，２…）を出力する、バー
ストカウンタ３と、内部アドレス信号ＩＡｉをデコード
し、複数のカラム選択線ＹＳＷ１，ＹＳＷ２等を出力す
るカラムデコーダ４と、複数の外部アドレス信号Ａｉと
１の出力信号ＡＣＴＩＶＥを入力し複数のワード線と、
複数のプレート選択信号ＰＤＬｊＲ／Ｌ（ｉ＝ａ，ｂ
…）を出力するロウデコーダ５と、それぞれ４本のビッ
ト線ＢＬに接続し２組のリードバス対ＲＯＴｊ，ＲＯＮ
ｊ（ｊ＝ａ，ｂ，ｃ，ｄ…）に接続し、プレート選択信
号ＰＤＬｊＲ，ＰＤＬｊＬ（ｊ＝ａ，ｂ…）を入力し、
さらに、カラム選択線ＹＳＷｎ（ｎ＝１，２…）を入力
する複数のシェアド型センスアンプ８と、外部入力信号
ＣＬＫと、１の出力信号ＥＮＢＬを入力し、信号ＤＥＢ
と、信号ＹＲＤを出力する、パルス発生回路２と、プレ
ート選択信号ＰＤＬｊＲとＰＤＬｊＬとのＯＲ論理をと
る複数の論理ゲートＧ１ｊ（ｊ＝ａ，ｂ…）と、Ｇ１ｊ
の出力ＰＤＬｊと、２の出力信号ＤＥＢ，ＹＲＤと、４
の出力Ｙ０Ｔ又は、Ｙ０Ｎを入力し、第１データアンプ
イネーブル信号ＤＥｊ（ｊ＝ａ，ｂ…）と、リードバス
プリチャージ信号ＰＲＯｊ（ｊ＝ａ，ｂ…）を出力す
る、複数のプリチャージ制御回路１０と、１０の出力Ｄ
Ｅｊ，ＰＲＯｊとリードバス対ＲＯＴｊ，ＲＯＮｊを入
力し、リードライトバス対ＲＷＢＳｎＴ，ＲＷＢＳｎＮ
（ｎ＝０，１…）に接続した。複数の第１データアンプ
９と、リードライトバス対ＲＷＢＳｎＴ，ＲＷＢＳｎＮ
と２の出力信号ＹＲＤを入力し、データ信号ＯＵＴｎ
（ｎ＝０，１…）を出力する、複数の第２データアンプ
１１と、１１の出力信号ＯＵＴｎを入力し、データ出力
バットＤＱｎ（ｎ＝０，１…）をドライブする、複数の
データアウトバッファ１２とで構成されている。また、
１０プリチャージ制御回路の１つは、図５に示すよう
に、入力ＹＲＤを受けるインバータＩ３と、入力ＰＤＬ
ａとＹ０Ｎを受けるＮＡＮＤゲートＮＡ３と、インバー
タＩＶ３の出力とＮＡＮＤゲートＮＡ３の出力を受け、
リードバスプリチャージ信号ＰＲＯａをドライブするＮ
ＯＲゲートＮＯ３と、ＮＡＮＤゲートＮＡ３の出力と入
力信号ＤＥＢとを受け、第１データアンプイネーブル信
号ＤＥａをドライブするＮＯＲゲートＮＯ４とで構成さ
れている。
来のメモリセルを読み出す経路は、図４に示すように、
外部からの入力信号ＣＬＫ，ＲＡＳ，ＣＡＳ，ＷＥと、
外部アドレス信号Ａ１１を入力する、コマンドデコーダ
１と、１の出力信号ＥＮＢＬと、複数の外部アドレス信
号Ａｉ（ｉ＝０，１，２…）を入力し、複数の内部アド
レス信号ＩＡｉ（ｉ＝０，１，２…）を出力する、バー
ストカウンタ３と、内部アドレス信号ＩＡｉをデコード
し、複数のカラム選択線ＹＳＷ１，ＹＳＷ２等を出力す
るカラムデコーダ４と、複数の外部アドレス信号Ａｉと
１の出力信号ＡＣＴＩＶＥを入力し複数のワード線と、
複数のプレート選択信号ＰＤＬｊＲ／Ｌ（ｉ＝ａ，ｂ
…）を出力するロウデコーダ５と、それぞれ４本のビッ
ト線ＢＬに接続し２組のリードバス対ＲＯＴｊ，ＲＯＮ
ｊ（ｊ＝ａ，ｂ，ｃ，ｄ…）に接続し、プレート選択信
号ＰＤＬｊＲ，ＰＤＬｊＬ（ｊ＝ａ，ｂ…）を入力し、
さらに、カラム選択線ＹＳＷｎ（ｎ＝１，２…）を入力
する複数のシェアド型センスアンプ８と、外部入力信号
ＣＬＫと、１の出力信号ＥＮＢＬを入力し、信号ＤＥＢ
と、信号ＹＲＤを出力する、パルス発生回路２と、プレ
ート選択信号ＰＤＬｊＲとＰＤＬｊＬとのＯＲ論理をと
る複数の論理ゲートＧ１ｊ（ｊ＝ａ，ｂ…）と、Ｇ１ｊ
の出力ＰＤＬｊと、２の出力信号ＤＥＢ，ＹＲＤと、４
の出力Ｙ０Ｔ又は、Ｙ０Ｎを入力し、第１データアンプ
イネーブル信号ＤＥｊ（ｊ＝ａ，ｂ…）と、リードバス
プリチャージ信号ＰＲＯｊ（ｊ＝ａ，ｂ…）を出力す
る、複数のプリチャージ制御回路１０と、１０の出力Ｄ
Ｅｊ，ＰＲＯｊとリードバス対ＲＯＴｊ，ＲＯＮｊを入
力し、リードライトバス対ＲＷＢＳｎＴ，ＲＷＢＳｎＮ
（ｎ＝０，１…）に接続した。複数の第１データアンプ
９と、リードライトバス対ＲＷＢＳｎＴ，ＲＷＢＳｎＮ
と２の出力信号ＹＲＤを入力し、データ信号ＯＵＴｎ
（ｎ＝０，１…）を出力する、複数の第２データアンプ
１１と、１１の出力信号ＯＵＴｎを入力し、データ出力
バットＤＱｎ（ｎ＝０，１…）をドライブする、複数の
データアウトバッファ１２とで構成されている。また、
１０プリチャージ制御回路の１つは、図５に示すよう
に、入力ＹＲＤを受けるインバータＩ３と、入力ＰＤＬ
ａとＹ０Ｎを受けるＮＡＮＤゲートＮＡ３と、インバー
タＩＶ３の出力とＮＡＮＤゲートＮＡ３の出力を受け、
リードバスプリチャージ信号ＰＲＯａをドライブするＮ
ＯＲゲートＮＯ３と、ＮＡＮＤゲートＮＡ３の出力と入
力信号ＤＥＢとを受け、第１データアンプイネーブル信
号ＤＥａをドライブするＮＯＲゲートＮＯ４とで構成さ
れている。
【０００５】次に、図６をも参照しながら動作について
説明する。サイクルＣ１での外部入力ＣＬＫ立ち上がり
時に、外部入力ＲＡＳ，ＣＡＳＷＥ等の組み合わせを、
アクティブカマンド入力状態とすると、信号ＡＣＴＩＶ
Ｅが活性化状態となり、この時の外部アドレスに従って
ロウデコーダ５により、ワード線ＷＬが選択され、この
ワード線ＷＬを含むメモリセルプレートのプレート選択
信号ＰＤＬｊＲ，ＰＤＬｊＬがＨｉｇｈレベルとなる。
説明する。サイクルＣ１での外部入力ＣＬＫ立ち上がり
時に、外部入力ＲＡＳ，ＣＡＳＷＥ等の組み合わせを、
アクティブカマンド入力状態とすると、信号ＡＣＴＩＶ
Ｅが活性化状態となり、この時の外部アドレスに従って
ロウデコーダ５により、ワード線ＷＬが選択され、この
ワード線ＷＬを含むメモリセルプレートのプレート選択
信号ＰＤＬｊＲ，ＰＤＬｊＬがＨｉｇｈレベルとなる。
【０００６】次に、一定時間経過後、サイクルＣ２での
外部入力ＣＬＫ立ち上がり時に、外部入力ＲＡＳ，ＣＡ
Ｓ，ＷＥ等の組み合わせをリードコマンド入力状態とす
ると、信号ＥＮＢＬが活性化し、Ｈｉｇｈレベルなり、
この時の外部アドレスと等しい内部アドレス信号ＩＡｊ
を発生する。さらに、この内部アドレス信号ＩＡｊに従
って、カラム選択線ＹＳＷｎが選択され、また、内部Ａ
０アドレス信号ＩＡ０の状態によってＹ０ＴまたはＹ０
Ｎのいずれかが活性化し、Ｈｉｇｈレベルとなる。
外部入力ＣＬＫ立ち上がり時に、外部入力ＲＡＳ，ＣＡ
Ｓ，ＷＥ等の組み合わせをリードコマンド入力状態とす
ると、信号ＥＮＢＬが活性化し、Ｈｉｇｈレベルなり、
この時の外部アドレスと等しい内部アドレス信号ＩＡｊ
を発生する。さらに、この内部アドレス信号ＩＡｊに従
って、カラム選択線ＹＳＷｎが選択され、また、内部Ａ
０アドレス信号ＩＡ０の状態によってＹ０ＴまたはＹ０
Ｎのいずれかが活性化し、Ｈｉｇｈレベルとなる。
【０００７】Ｈｉｇｈレベルであった信号ＤＥＢは、信
号ＥＮＢＬのＨｉｇｈを受け、１ショットＬｏｗパルス
となり、Ｌｏｗレベルであった信号ＹＲＤは、同じく信
号ＥＮＢＬのＨｉｇｈを受け、１ショットＨｉｇｈパル
スとなる。
号ＥＮＢＬのＨｉｇｈを受け、１ショットＬｏｗパルス
となり、Ｌｏｗレベルであった信号ＹＲＤは、同じく信
号ＥＮＢＬのＨｉｇｈを受け、１ショットＨｉｇｈパル
スとなる。
【０００８】以下に、例として、バースト長を４、ＣＡ
Ｓレイテンシを１とし、Ｙ＝０のカラムアドレスを外部
より入力した場合で説明する。
Ｓレイテンシを１とし、Ｙ＝０のカラムアドレスを外部
より入力した場合で説明する。
【０００９】サイクルＣ２では、外部より入力したカラ
ムアドレスＹ＝０は、そのまま内部アドレスとなり、内
部アドレスもＹ＝０。
ムアドレスＹ＝０は、そのまま内部アドレスとなり、内
部アドレスもＹ＝０。
【００１０】次に、サイクルＣ３では、３バーストカウ
ンタにより、内部アドレスはインクリメントされ、Ｙ＝
１、同様に、サイクルＣ４では、Ｙ＝２，サイクルＣ５
ではＹ＝３となる。
ンタにより、内部アドレスはインクリメントされ、Ｙ＝
１、同様に、サイクルＣ４では、Ｙ＝２，サイクルＣ５
ではＹ＝３となる。
【００１１】また、信号Ｙ０Ｎは、信号ＥＮＢＬがＨｉ
ｇｈでかつ内部アドレス信号ＩＡ０がＬｏｗレベルなら
Ｈｉｇｈ信号ＥＮＢＬがＬｏｗかまたは、信号ＩＡ０Ｈ
ｉｇｈレベルならＬｏｗとなり、信号Ｙ０Ｔは、信号Ｅ
ＮＢＬがＨｉｇｈでかつ内部アドレス信号ＩＡ０がＨｉ
ｇｈレベルならＨｉｇｈ、信号ＥＮＢＬがＬｏｗかまた
は信号ＩＡ０がＬｏｗならばＬｏｗとなるので、サイク
ルＣ２，Ｃ４では、信号Ｙ０ＮがＨｉｇｈレベルで信号
Ｙ０ＴがＬｏｗレベル、サイクルＣ３，Ｃ５では、Ｙ０
ＮがＬｏｗレベルで信号Ｙ０ＴがＨｉｇｈレベル、その
他のサイクルでは、Ｙ０Ｔ，Ｙ０ＮともにＬｏｗレベル
となる。
ｇｈでかつ内部アドレス信号ＩＡ０がＬｏｗレベルなら
Ｈｉｇｈ信号ＥＮＢＬがＬｏｗかまたは、信号ＩＡ０Ｈ
ｉｇｈレベルならＬｏｗとなり、信号Ｙ０Ｔは、信号Ｅ
ＮＢＬがＨｉｇｈでかつ内部アドレス信号ＩＡ０がＨｉ
ｇｈレベルならＨｉｇｈ、信号ＥＮＢＬがＬｏｗかまた
は信号ＩＡ０がＬｏｗならばＬｏｗとなるので、サイク
ルＣ２，Ｃ４では、信号Ｙ０ＮがＨｉｇｈレベルで信号
Ｙ０ＴがＬｏｗレベル、サイクルＣ３，Ｃ５では、Ｙ０
ＮがＬｏｗレベルで信号Ｙ０ＴがＨｉｇｈレベル、その
他のサイクルでは、Ｙ０Ｔ，Ｙ０ＮともにＬｏｗレベル
となる。
【００１２】また、カラムスイッチは、信号ＩＡ０を除
く、内部アドレス信号ＩＡｊをデコードして選択され
る。よって、サイクルＣ２で選択されたカラムスイッチ
ＹＳＷ１は、サイクルＣ３の間まで選択状態で、サイク
ルＣ４，Ｃ５では、変わってＹＳＷ２が選択となる。
く、内部アドレス信号ＩＡｊをデコードして選択され
る。よって、サイクルＣ２で選択されたカラムスイッチ
ＹＳＷ１は、サイクルＣ３の間まで選択状態で、サイク
ルＣ４，Ｃ５では、変わってＹＳＷ２が選択となる。
【００１３】４ビットのバーストが終了した、サイクル
Ｃ６では、信号ＥＮＢＬがＬｏｗレベルと非活性とな
り、全てのカラム選択線、及び信号Ｙ０Ｔ，Ｙ０ＮがＬ
ｏｗレベルとなる。そして、プリチャージコマンドによ
り、ワード線ＷＬは非活性となり、メモリセルはプリチ
ャージされる。
Ｃ６では、信号ＥＮＢＬがＬｏｗレベルと非活性とな
り、全てのカラム選択線、及び信号Ｙ０Ｔ，Ｙ０ＮがＬ
ｏｗレベルとなる。そして、プリチャージコマンドによ
り、ワード線ＷＬは非活性となり、メモリセルはプリチ
ャージされる。
【００１４】信号ＤＥＢ，ＹＲＤは、信号ＥＮＢＬがＨ
ｉｇｈレベルの間、サイクルＣ２，Ｃ３，Ｃ４，Ｃ５に
て１ショットパルス信号となる。
ｉｇｈレベルの間、サイクルＣ２，Ｃ３，Ｃ４，Ｃ５に
て１ショットパルス信号となる。
【００１５】第１データアンプ活性化信号ＤＥａと、リ
ードバスプリチャージ信号ＰＲＯａは、信号ＥＮＢＬと
信号Ｙ０ＮがともにＨｉｇｈレベルである。サイクルＣ
２とＣ４にて、１ショットＨｉｇｈパルス信号となる。
ードバスプリチャージ信号ＰＲＯａは、信号ＥＮＢＬと
信号Ｙ０ＮがともにＨｉｇｈレベルである。サイクルＣ
２とＣ４にて、１ショットＨｉｇｈパルス信号となる。
【００１６】ところで、１ショットパルス信号ＤＥＢと
ＹＲＤとは、２パレス信号発生回路において、発生タイ
ミングを制御され時間的に信号ＹＲＤのＬｏｗからＨｉ
ｇｈ、信号ＤＥＢのＨｉｇｈからＬｏｗ、信号ＹＲＤの
ＨｉｇｈからＬｏｗ、信号ＤＥＢのＬｏｗからＨｉｇｈ
の順となるようになっている。
ＹＲＤとは、２パレス信号発生回路において、発生タイ
ミングを制御され時間的に信号ＹＲＤのＬｏｗからＨｉ
ｇｈ、信号ＤＥＢのＨｉｇｈからＬｏｗ、信号ＹＲＤの
ＨｉｇｈからＬｏｗ、信号ＤＥＢのＬｏｗからＨｉｇｈ
の順となるようになっている。
【００１７】よって、これらの信号から論理をとった、
第１データアンプ活性化信号ＤＥｊ、リードバスプリチ
ャージ信号、ＰＲＯｊのタイミングは図に示す通りとな
る。
第１データアンプ活性化信号ＤＥｊ、リードバスプリチ
ャージ信号、ＰＲＯｊのタイミングは図に示す通りとな
る。
【００１８】リードバスプリチャージ信号ＰＲＯｊがＨ
ｉｇｈレベルとなると、この間に、ＧＮＤレベルであっ
た、レベルに、バランスプリチャージされ、第１データ
アンプ活性化信号ＤＥｊがＨｉｇｈレベルとなり第１デ
ータアンプが活性化し、かつリードバスプリンチャージ
信号ＰＲＯｊがＬｏｗレベルとなり、リードバス対ＲＯ
Ｔ／Ｎｊのバランスプリチャージが解除されると、活性
化した、カラム選択線と接続するシェアード型センスア
ンプのデータがリードバス対ＲＯＴ／Ｎｊに伝わり、か
つ増幅される。その後、第１データアンプ活性化信号Ｄ
ＥｊがＬｏｗレベルとなると、第１データアンプは非活
性となり、リードバス対ＲＯＴ／Ｎｊに伝え、この差電
位を、更に、第２データアンプで増幅し、データアウト
バッファでドライブして、ＤＱｎパットにデータを出力
する。
ｉｇｈレベルとなると、この間に、ＧＮＤレベルであっ
た、レベルに、バランスプリチャージされ、第１データ
アンプ活性化信号ＤＥｊがＨｉｇｈレベルとなり第１デ
ータアンプが活性化し、かつリードバスプリンチャージ
信号ＰＲＯｊがＬｏｗレベルとなり、リードバス対ＲＯ
Ｔ／Ｎｊのバランスプリチャージが解除されると、活性
化した、カラム選択線と接続するシェアード型センスア
ンプのデータがリードバス対ＲＯＴ／Ｎｊに伝わり、か
つ増幅される。その後、第１データアンプ活性化信号Ｄ
ＥｊがＬｏｗレベルとなると、第１データアンプは非活
性となり、リードバス対ＲＯＴ／Ｎｊに伝え、この差電
位を、更に、第２データアンプで増幅し、データアウト
バッファでドライブして、ＤＱｎパットにデータを出力
する。
【００１９】また、リードバス対ＲＯＴ／Ｎｊは、読み
出し時以外ＧＮＤレベルとしているが、これは、ＲＯＴ
／Ｎｊは、シェアード型センスアンプ内で、ゲートをビ
ット線ＢＬとするＮチャネル型トランジスタと、ゲート
をカラム選択線ＹＳＷｎとするＮチャネル型トランジス
タを介して、ＧＮＤにつながっているために、リードバ
スＲＯＴ／ＮｊとＧＮＤ間でのＤＣ電流パスが存在する
からである。
出し時以外ＧＮＤレベルとしているが、これは、ＲＯＴ
／Ｎｊは、シェアード型センスアンプ内で、ゲートをビ
ット線ＢＬとするＮチャネル型トランジスタと、ゲート
をカラム選択線ＹＳＷｎとするＮチャネル型トランジス
タを介して、ＧＮＤにつながっているために、リードバ
スＲＯＴ／ＮｊとＧＮＤ間でのＤＣ電流パスが存在する
からである。
【００２０】別の従来技術の例として、特開平２−２９
４９９１（内部同期型スタティックＲＡＭ）にデータ読
み出し経路の一部のプリチャージを一定期間断続して行
う方法が示されている。
４９９１（内部同期型スタティックＲＡＭ）にデータ読
み出し経路の一部のプリチャージを一定期間断続して行
う方法が示されている。
【００２１】ビット線をほぼ同時にプリチャージ・プル
ダウンした後も一定期間プリチャージを続行する構成と
することにより、ビット線の電位が低下しすぎるのを防
止しようとするもので、プリチャージをイネーブルとす
る１ショットパルスと、プルダウンを用パルスがディセ
ーブルになった後、一定期間後にディセープルとなる。
ダウンした後も一定期間プリチャージを続行する構成と
することにより、ビット線の電位が低下しすぎるのを防
止しようとするもので、プリチャージをイネーブルとす
る１ショットパルスと、プルダウンを用パルスがディセ
ーブルになった後、一定期間後にディセープルとなる。
【００２２】この例で、ビット線には、プルダウン回路
ディセーブル後、電位が降下するＤＣパスが存在しない
ため、一定期間プリチャージを行えば、その後、ビット
線はプリチャージ状態となっている。
ディセーブル後、電位が降下するＤＣパスが存在しない
ため、一定期間プリチャージを行えば、その後、ビット
線はプリチャージ状態となっている。
【００２３】
【発明が解決しようとする課題】この従来の半導体集積
回路では、リードバスを１サイクル毎に、プリチャー
ジ，増幅、ディセーブルと行っているので、リードバス
の充放電電流を大きく消費し、また、特に、サイクルタ
イムが短縮されていくと、リードバスの充放電電流が、
電源線ＧＮＤ線のノイズ源となる問題があった。
回路では、リードバスを１サイクル毎に、プリチャー
ジ，増幅、ディセーブルと行っているので、リードバス
の充放電電流を大きく消費し、また、特に、サイクルタ
イムが短縮されていくと、リードバスの充放電電流が、
電源線ＧＮＤ線のノイズ源となる問題があった。
【００２４】また、特開平２−２９４９９１に示され
る。プリチャージを一定期間継続して行う方法は、プリ
チャージディセーブル後も、ＤＣ的にプリチャージ状態
にあるビット線等にのみ適用可能であるため、センスア
ンプ内で、ＧＮＤ線に対してＤＣ電流パスを持つリード
バスには、適用できない。
る。プリチャージを一定期間継続して行う方法は、プリ
チャージディセーブル後も、ＤＣ的にプリチャージ状態
にあるビット線等にのみ適用可能であるため、センスア
ンプ内で、ＧＮＤ線に対してＤＣ電流パスを持つリード
バスには、適用できない。
【００２５】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルと、これらのメモリセルに接続す
る複数のビット線対及びワード線と、該ビット線対の差
電位を増幅する複数のセンスアンプと、該センスアンプ
のデータを伝達する、複数のリードバス対と、該リード
バス対の差電位を増幅する複数のデータアンプと、外部
クロックに同期して内部デカラムアドレスを発生させる
バーストカウンタとを少なくとも備え、バースト期間中
に使用される可能性のある複数の前記リードバス対を、
プリチャージし、バースト終了までの間、差電位を増幅
している時を除いて、プリチャージ状態とするようにな
っており、さらに、前記複数のデータアンプで、バース
ト期間中に使用される可能性があるもののうちから少な
くとも１つを活性化するためのデータアンプ活性化信号
を、前記データアンプに入力し、バースト期間中に使用
される可能性がありながら、該データアンプ活性化信号
により、非活性とされながら、該データアンプに接続し
たリードバス対を、プリチャージ状態としてもよく、さ
らに、前記データアンプ活性化信号は、内部で発生した
カラムアドレス信号のレベルによって、第１のレベルま
たは、第２のレベルとなるようにしてもよい。
は、複数のメモリセルと、これらのメモリセルに接続す
る複数のビット線対及びワード線と、該ビット線対の差
電位を増幅する複数のセンスアンプと、該センスアンプ
のデータを伝達する、複数のリードバス対と、該リード
バス対の差電位を増幅する複数のデータアンプと、外部
クロックに同期して内部デカラムアドレスを発生させる
バーストカウンタとを少なくとも備え、バースト期間中
に使用される可能性のある複数の前記リードバス対を、
プリチャージし、バースト終了までの間、差電位を増幅
している時を除いて、プリチャージ状態とするようにな
っており、さらに、前記複数のデータアンプで、バース
ト期間中に使用される可能性があるもののうちから少な
くとも１つを活性化するためのデータアンプ活性化信号
を、前記データアンプに入力し、バースト期間中に使用
される可能性がありながら、該データアンプ活性化信号
により、非活性とされながら、該データアンプに接続し
たリードバス対を、プリチャージ状態としてもよく、さ
らに、前記データアンプ活性化信号は、内部で発生した
カラムアドレス信号のレベルによって、第１のレベルま
たは、第２のレベルとなるようにしてもよい。
【００２６】
【実施例】次に本実施例について図面を参照して説明す
る。
る。
【００２７】図１は、本発明の一実施例を示す回路図で
ある。
ある。
【００２８】尚、プリチャージ制御回路１０以外の構成
は、図４に示す、従来技術の構成と同じである。
は、図４に示す、従来技術の構成と同じである。
【００２９】図１で、プリチャージ制御回路１０は、入
力ＰＤＬａ、入力Ｙ０Ｎを受けるＮＡＮＤゲートＮＡＮ
ＤゲートＮＡ１の出力と、入力ＤＥＢを受け、第１デー
タアンプイネーブル信号ＤＥａを出力する、ＮＯＲゲー
トＮＯ１と、ＮＡＮＤゲートＮＡ１の出力と、入力ＤＥ
Ｂと、入力ＹＲＤとのＯＲ論理結果と、入力ＰＤＬａと
入力ＥＮＢＬとのＥＮＢＬとのＮＡＮＤ論理である複合
ゲートＦＧ１と、複合ゲートＦＧ１の出力を受け、リー
ドバスプリチャージ信号ＰＲＯａを出力するインバータ
ＩＶ１とで構成されている。
力ＰＤＬａ、入力Ｙ０Ｎを受けるＮＡＮＤゲートＮＡＮ
ＤゲートＮＡ１の出力と、入力ＤＥＢを受け、第１デー
タアンプイネーブル信号ＤＥａを出力する、ＮＯＲゲー
トＮＯ１と、ＮＡＮＤゲートＮＡ１の出力と、入力ＤＥ
Ｂと、入力ＹＲＤとのＯＲ論理結果と、入力ＰＤＬａと
入力ＥＮＢＬとのＥＮＢＬとのＮＡＮＤ論理である複合
ゲートＦＧ１と、複合ゲートＦＧ１の出力を受け、リー
ドバスプリチャージ信号ＰＲＯａを出力するインバータ
ＩＶ１とで構成されている。
【００３０】次に、図２をも参照しながら動作について
説明する。
説明する。
【００３１】外部からの入力ＣＬＫ，ＲＡＳ，ＣＡＳ，
ＷＥと、外部アドレスは、図６に示す従来技術と同様な
入力で、したがって、内部アドレス、及び信号ＰＤＬ，
ＥＮＢＬ，Ｙ０Ｔ，Ｙ０Ｎ，カラムスイッチ，ＤＥＢ，
ＹＲＤも同様な動きをする。
ＷＥと、外部アドレスは、図６に示す従来技術と同様な
入力で、したがって、内部アドレス、及び信号ＰＤＬ，
ＥＮＢＬ，Ｙ０Ｔ，Ｙ０Ｎ，カラムスイッチ，ＤＥＢ，
ＹＲＤも同様な動きをする。
【００３２】図１のプリチャージ制御回路１０で、第１
データアンプ活性化信号ＤＥは、図５の従来技術と同様
である。
データアンプ活性化信号ＤＥは、図５の従来技術と同様
である。
【００３３】プリチャージ制御信号ＰＲＯａは、入力Ｐ
ＤＬａ，入力ＥＮＢＬがともに、Ｈｉｇｈレベルの期間
は、入力ＤＥＢがＬｏｗレベルで、入力ＹＲＤがＬｏｗ
レベルで、出力ＤＥａがＨｉｇｈレベルの時を除いて、
Ｈｉｇｈレベルとなり、リードバス対ＲＯＴ／Ｎａをプ
リチャージする。
ＤＬａ，入力ＥＮＢＬがともに、Ｈｉｇｈレベルの期間
は、入力ＤＥＢがＬｏｗレベルで、入力ＹＲＤがＬｏｗ
レベルで、出力ＤＥａがＨｉｇｈレベルの時を除いて、
Ｈｉｇｈレベルとなり、リードバス対ＲＯＴ／Ｎａをプ
リチャージする。
【００３４】よって、リードバス対ＲＯＴ／Ｎａの増幅
は、信号ＤＥａがＨｉｇｈレベルとなり、その後、信号
ＹＲＤがＬｏｗとなり、プリチャージがディセーブルに
なった間で、その後、信号ＤＥがＬｏｗレベルとなり、
第１データアンプがディセーブルになると、リードバス
対ＲＯＴ／Ｎａは、プリチャージ状態になる。入力Ｙ０
ＮがＬｏｗレベルである時は、入力ＤＥＢ，ＹＲＤがと
もにＬｏｗレベルとなっても、ＮＡＮＤゲートＮＡ１の
出力がＨｉｇｈレベルであるので、出力ＰＲＯはＨｉｇ
ｈレベルのままで、リードバス対は、プリチャージ状態
のまま保たれる。
は、信号ＤＥａがＨｉｇｈレベルとなり、その後、信号
ＹＲＤがＬｏｗとなり、プリチャージがディセーブルに
なった間で、その後、信号ＤＥがＬｏｗレベルとなり、
第１データアンプがディセーブルになると、リードバス
対ＲＯＴ／Ｎａは、プリチャージ状態になる。入力Ｙ０
ＮがＬｏｗレベルである時は、入力ＤＥＢ，ＹＲＤがと
もにＬｏｗレベルとなっても、ＮＡＮＤゲートＮＡ１の
出力がＨｉｇｈレベルであるので、出力ＰＲＯはＨｉｇ
ｈレベルのままで、リードバス対は、プリチャージ状態
のまま保たれる。
【００３５】本実施例では、ＲＥＡＤコマンド入力後の
バースト期間中のみＨｉｇｈとなる信号ＥＮＢＬと、プ
レート選択信号ＰＤＬｊとで、そのバースト期間中にア
クセスされる可能性のあるリードバスのみをプリチャー
ジしている。
バースト期間中のみＨｉｇｈとなる信号ＥＮＢＬと、プ
レート選択信号ＰＤＬｊとで、そのバースト期間中にア
クセスされる可能性のあるリードバスのみをプリチャー
ジしている。
【００３６】リードバスからＧＮＤ線へのシェアード型
センスアンプ内でのＤＣ電流削減のため必要最小限のリ
ードバスのみをプリチャージしつつ、バースト期間中の
リードバスの充放電電流を極力おさえている。
センスアンプ内でのＤＣ電流削減のため必要最小限のリ
ードバスのみをプリチャージしつつ、バースト期間中の
リードバスの充放電電流を極力おさえている。
【００３７】１サイクルで、１本のリードバスから、Ｇ
ＮＤ線へシェアードセンスアンプ内で消費するＤＣ電流
を、Ｉｄ、１本のリードバスの１回の充放電電流をＩｊ
とし、バースト中Ｎの時に、リードバスが消費する電流
ｉは、バースト中にアクセスされる可能性のあるリード
バスをＭ本と考えて、 ｉ＝（Ｉｄ×Ｎ＋Ｉｊ）×Ｍ となる。
ＮＤ線へシェアードセンスアンプ内で消費するＤＣ電流
を、Ｉｄ、１本のリードバスの１回の充放電電流をＩｊ
とし、バースト中Ｎの時に、リードバスが消費する電流
ｉは、バースト中にアクセスされる可能性のあるリード
バスをＭ本と考えて、 ｉ＝（Ｉｄ×Ｎ＋Ｉｊ）×Ｍ となる。
【００３８】一方、従来の技術にて、同様に電流量ｉ’
を考えると、 ｉ’＝（Ｉｄ×Ｎ＋Ｉｊ×Ｎ）×Ｍ／２ となり、本実施例と、従来技術との差ｉ’−ｉは、，
式より ｉ’−ｉ＝（Ｉｄ×Ｎ＋Ｉｊ×Ｎ）×Ｍ／２−（Ｉｄ×Ｎ＋Ｉｊ）×Ｍ ＝Ｉｊ・Ｍ（Ｎ／２−１）−１／２Ｉｄ・Ｎ・Ｍ となる。
を考えると、 ｉ’＝（Ｉｄ×Ｎ＋Ｉｊ×Ｎ）×Ｍ／２ となり、本実施例と、従来技術との差ｉ’−ｉは、，
式より ｉ’−ｉ＝（Ｉｄ×Ｎ＋Ｉｊ×Ｎ）×Ｍ／２−（Ｉｄ×Ｎ＋Ｉｊ）×Ｍ ＝Ｉｊ・Ｍ（Ｎ／２−１）−１／２Ｉｄ・Ｎ・Ｍ となる。
【００３９】ここで、ＩｄはＤＣ電流であるので、サイ
クルタイムに比例して小さくなるが、Ｉｊは、サイクル
タイムには依存せず一定、よってシンクロナスＤＲＡＭ
等、サイクルタイムが短縮されてゆくと、リードバスの
充放電電流の占める割合が大きくなる。
クルタイムに比例して小さくなるが、Ｉｊは、サイクル
タイムには依存せず一定、よってシンクロナスＤＲＡＭ
等、サイクルタイムが短縮されてゆくと、リードバスの
充放電電流の占める割合が大きくなる。
【００４０】図３に、他の実施例のプリチャージ制御回
路１０を示す。この実施例の回路は、信号ＰＤＬａとＥ
ＮＢＬと、Ｙ０Ｎを入力するＮＡＮＤゲートＮＡ２と、
ＮＡＮＤゲートＮＡ２の出力と、信号ＤＥＢを入力し、
第１データアンプイネーブル信号ＤＥａを出力するＮＯ
ＲゲートＮＯ２と、信号ＤＥＢとＹＲＤとＹ０ＴのＯＲ
論理結果と、入力ＰＤＬａと入力ＥＮＢＬとのＮＡＮＤ
論理である複合ゲートＦＧ２と、複合ゲートＦＧ２の出
力を受け、リードバスプリチャージ信号ＰＲＯａを出力
するインバータＩＶ２とで構成されている。
路１０を示す。この実施例の回路は、信号ＰＤＬａとＥ
ＮＢＬと、Ｙ０Ｎを入力するＮＡＮＤゲートＮＡ２と、
ＮＡＮＤゲートＮＡ２の出力と、信号ＤＥＢを入力し、
第１データアンプイネーブル信号ＤＥａを出力するＮＯ
ＲゲートＮＯ２と、信号ＤＥＢとＹＲＤとＹ０ＴのＯＲ
論理結果と、入力ＰＤＬａと入力ＥＮＢＬとのＮＡＮＤ
論理である複合ゲートＦＧ２と、複合ゲートＦＧ２の出
力を受け、リードバスプリチャージ信号ＰＲＯａを出力
するインバータＩＶ２とで構成されている。
【００４１】信号Ｙ０Ｔ，Ｙ０Ｎをともに全てのプリチ
ャージ制御回路に入力しても、信号線のゲート負荷量等
で問題がなければ、本実施例のように、ＮＡＮＤゲート
ＮＡ２の出力のかわりに、Ｙ０Ｔを入力しても良い。
ャージ制御回路に入力しても、信号線のゲート負荷量等
で問題がなければ、本実施例のように、ＮＡＮＤゲート
ＮＡ２の出力のかわりに、Ｙ０Ｔを入力しても良い。
【００４２】
【発明の効果】以上説明したように、本発明は、外部よ
り入力したカラムアドレスにより、バースト期間中に、
アクセスされる可能性のある、リードバスを全てイネー
ブルとし、また、バースト期間中でリードバス対を増幅
するデータアンプが非活性の時は、少なくともプリチャ
ージ状態を維持するようにしたので、バースト期間中の
リードバスの充放電電流を削減でき、電源線ＧＮＤ線の
ノイズを低減できるという効果を有する。
り入力したカラムアドレスにより、バースト期間中に、
アクセスされる可能性のある、リードバスを全てイネー
ブルとし、また、バースト期間中でリードバス対を増幅
するデータアンプが非活性の時は、少なくともプリチャ
ージ状態を維持するようにしたので、バースト期間中の
リードバスの充放電電流を削減でき、電源線ＧＮＤ線の
ノイズを低減できるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の一実施例の動作を示す波形図である。
【図３】本発明の一実施例を示す回路図である。
【図４】従来技術の一例を示すブロック図である。
【図５】従来技術の一実施例を示す回路図である。
【図６】従来技術の一実施例の動作を示す波形図であ
る。
る。
１ コマンドデコーダ ２ パルス発生回路 ３ バーストカウンタ ４ カラムデコーダ ５ ロウデコーダ ６ アレイ ７ センスアンプ列 ８ シェアド型センスアンプ ９ 第１データアンプ １０ プリチャージ制御回路 １１ 第２データアンプ １２ データアウトバッファ ＩＶ１〜ＩＶ３ インバータ ＮＡ１〜ＮＡ３ ＮＡＮＤゲート ＮＯ１〜ＮＯ４ ＮＡＮＤゲート Ｇ１ａ，Ｇ１ｂ ＯＲ論理回路
Claims (3)
- 【請求項１】 複数のメモリセルとこれらメモリセルに
接続する複数のビット線対及びワード線と、該ビット線
対の差電位を増幅する複数のセンスアンプと、該センス
アンプのデータを伝達する、複数のリードバス対と、該
リードバス対の差電位を増幅する複数のデータアンプ
と、外部クロックに同期して内部でカラムアドレスを発
生させるバーストカウンタとを少なくとも備え、バース
ト期間中に使用される可能性のある複数の前記リードバ
ス対をプリチャージし、バースト終了までの間、差電位
を増幅している時を除いてプリチャージ状態とすること
を特徴とする、半導体記憶装置。 - 【請求項２】 前記複数のデータアンプで、バースト期
間中に使用される可能性があるもののうちから少なくと
も１つを活性化するためのデータランプ活性化信号を前
記データアンプに入力し、バースト期間中に使用される
可能性がありながら、該データアンプ活性化信号により
非活性とされているデータアンプに接続したリードバス
対をプリチャージ状態とすることを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】 前記データアンプ活性化信号は内部で発
生したカラムアドレス信号のレベルによって、第１のレ
ベルまたは、第２のレベルとなることを特徴とする、請
求項１または２記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211320A JP2697568B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体記憶装置 |
| DE69429044T DE69429044T2 (de) | 1993-08-26 | 1994-08-25 | Speicher, in dem eine Verbesserung durchgeführt wird, insbesondere die Vorladung von Ausgangsleseleitungen |
| EP94113327A EP0640975B1 (en) | 1993-08-26 | 1994-08-25 | Memory in which improvement is made as regards a precharge operation of data readout routes |
| US08/295,076 US5463581A (en) | 1993-08-26 | 1994-08-26 | Memory in which improvement is made as regards a precharge operation of data readout routes |
| KR1019940021135A KR0160531B1 (ko) | 1993-08-26 | 1994-08-26 | 반도체 메모리 소자 및 상기 반도체 메모리 소자의 동작을 제어하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211320A JP2697568B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0765578A true JPH0765578A (ja) | 1995-03-10 |
| JP2697568B2 JP2697568B2 (ja) | 1998-01-14 |
Family
ID=16604002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5211320A Expired - Lifetime JP2697568B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5463581A (ja) |
| EP (1) | EP0640975B1 (ja) |
| JP (1) | JP2697568B2 (ja) |
| KR (1) | KR0160531B1 (ja) |
| DE (1) | DE69429044T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091662A (en) * | 1997-06-12 | 2000-07-18 | Nec Corporation | Semiconductor synchronous pipeline memory having data amplifiers selectively supplied with data signals |
| KR100528855B1 (ko) * | 2002-04-23 | 2005-11-16 | 미쓰비시덴키 가부시키가이샤 | 데이터 판독시에 있어서 데이터선의 충전시간을 단축하는박막자성체 기억장치 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0668591B1 (en) * | 1994-02-18 | 1999-10-20 | STMicroelectronics S.r.l. | Read timing method and circuit for nonvolatile memories |
| USRE36532E (en) * | 1995-03-02 | 2000-01-25 | Samsung Electronics Co., Ltd. | Synchronous semiconductor memory device having an auto-precharge function |
| US5600605A (en) * | 1995-06-07 | 1997-02-04 | Micron Technology, Inc. | Auto-activate on synchronous dynamic random access memory |
| JPH0963264A (ja) * | 1995-08-18 | 1997-03-07 | Fujitsu Ltd | 同期型ｄｒａｍ |
| US5668760A (en) * | 1996-04-23 | 1997-09-16 | Intel Corporation | Nonvolatile memory with a write protection circuit |
| KR20010100285A (ko) * | 2000-04-10 | 2001-11-14 | 노창용 | 폐섬유를 이용한 열 압축 매트의 제조방법 |
| US6307790B1 (en) | 2000-08-30 | 2001-10-23 | Micron Technology, Inc. | Read compression in a memory |
| JP3723477B2 (ja) * | 2001-09-06 | 2005-12-07 | 松下電器産業株式会社 | 半導体記憶装置 |
| KR100720260B1 (ko) * | 2004-11-15 | 2007-05-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로 |
| US8107308B2 (en) * | 2009-01-13 | 2012-01-31 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| TWI483110B (zh) * | 2012-02-02 | 2015-05-01 | Macronix Int Co Ltd | 具讀取追蹤時鐘之快閃記憶體及其方法 |
| KR102188303B1 (ko) | 2019-11-04 | 2020-12-08 | 김남성 | 건축 및 자동차용 적층내장재의 제조방법 및 그 적층내장재 |
| KR102188309B1 (ko) | 2019-11-05 | 2020-12-09 | 김남성 | 건축 및 자동차용 적층내장재의 제조방법 및 그 적층내장재 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0814989B2 (ja) * | 1989-05-09 | 1996-02-14 | 日本電気株式会社 | 内部同期型スタティックｒａｍ |
| KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
| US5291450A (en) * | 1990-11-28 | 1994-03-01 | Matsushita Electric Industrial Co., Ltd. | Read circuit of dynamic random access memory |
| JP2781080B2 (ja) * | 1991-04-09 | 1998-07-30 | 三菱電機株式会社 | ランダムアクセスメモリ |
| JPH0536277A (ja) * | 1991-07-30 | 1993-02-12 | Fujitsu Ltd | 半導体メモリ装置 |
| KR950010622B1 (ko) * | 1992-05-20 | 1995-09-20 | 삼성전자주식회사 | 비트라인 센싱 제어회로 |
-
1993
- 1993-08-26 JP JP5211320A patent/JP2697568B2/ja not_active Expired - Lifetime
-
1994
- 1994-08-25 EP EP94113327A patent/EP0640975B1/en not_active Expired - Lifetime
- 1994-08-25 DE DE69429044T patent/DE69429044T2/de not_active Expired - Lifetime
- 1994-08-26 US US08/295,076 patent/US5463581A/en not_active Expired - Lifetime
- 1994-08-26 KR KR1019940021135A patent/KR0160531B1/ko not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091662A (en) * | 1997-06-12 | 2000-07-18 | Nec Corporation | Semiconductor synchronous pipeline memory having data amplifiers selectively supplied with data signals |
| KR100528855B1 (ko) * | 2002-04-23 | 2005-11-16 | 미쓰비시덴키 가부시키가이샤 | 데이터 판독시에 있어서 데이터선의 충전시간을 단축하는박막자성체 기억장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0640975A3 (en) | 1996-08-21 |
| EP0640975B1 (en) | 2001-11-14 |
| KR0160531B1 (ko) | 1999-02-01 |
| EP0640975A2 (en) | 1995-03-01 |
| US5463581A (en) | 1995-10-31 |
| DE69429044D1 (de) | 2001-12-20 |
| JP2697568B2 (ja) | 1998-01-14 |
| DE69429044T2 (de) | 2002-08-29 |
| KR950006863A (ko) | 1995-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7796453B2 (en) | Semiconductor device | |
| JP3903674B2 (ja) | 半導体メモリ装置 | |
| US5859799A (en) | Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels | |
| JP3825188B2 (ja) | 半導体装置及びプリチャージ方法 | |
| JPH0765578A (ja) | 半導体記憶装置 | |
| JP3778381B2 (ja) | 半導体メモリ装置 | |
| US7298660B2 (en) | Bit line sense amplifier control circuit | |
| KR100558013B1 (ko) | 반도체 메모리 장치 및 이의 글로벌 입출력 라인 프리차지방법 | |
| KR100473747B1 (ko) | 클럭 신호에 동기하여 동작하는 반도체 기억 장치 | |
| US6166993A (en) | Synchronous semiconductor memory device | |
| US6345007B1 (en) | Prefetch and restore method and apparatus of semiconductor memory device | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| JP2002230998A (ja) | 半導体記憶装置 | |
| JP4309483B2 (ja) | マルチバンクメモリ装置 | |
| JP2003187577A (ja) | ダイナミック型半導体記憶装置及びリフレッシュ制御方法 | |
| US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
| JP2001243774A (ja) | 半導体記憶装置 | |
| EP0788107B1 (en) | Semiconductor memory device | |
| JPH09180435A (ja) | 半導体記憶装置 | |
| US8750054B2 (en) | Data input/output circuit and semiconductor memory device | |
| KR101470529B1 (ko) | 반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법 | |
| US7359267B2 (en) | Method of transferring data | |
| JP3254348B2 (ja) | ビットライン選択信号の駆動方法とその発生回路 | |
| KR100743659B1 (ko) | 센스 앰프의 센싱 타이밍 제어 회로 | |
| JPH0660663A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 16 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |