JPH0714143B2 - バツフアオシレ−タ回路 - Google Patents
バツフアオシレ−タ回路Info
- Publication number
- JPH0714143B2 JPH0714143B2 JP61054244A JP5424486A JPH0714143B2 JP H0714143 B2 JPH0714143 B2 JP H0714143B2 JP 61054244 A JP61054244 A JP 61054244A JP 5424486 A JP5424486 A JP 5424486A JP H0714143 B2 JPH0714143 B2 JP H0714143B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- upper limit
- cycle
- signal
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバッファオシレータ回路に関する。
従来のバッファオシレータ回路は、第５図に示すよう
に、基準クロック２をカウントするカウント回路１と、
固定の上限値を記憶する上限レジスタ４と、カウント回
路１と上限レジスタ４とのデータを比較し、一致信号５
を出力する比較回路３と、入力パルス信号６および一致
信号５を入力として論理和をとり、カウント回路１をク
リアするクリア信号７を出力する論理和回路８とで構成
されていた。
に、基準クロック２をカウントするカウント回路１と、
固定の上限値を記憶する上限レジスタ４と、カウント回
路１と上限レジスタ４とのデータを比較し、一致信号５
を出力する比較回路３と、入力パルス信号６および一致
信号５を入力として論理和をとり、カウント回路１をク
リアするクリア信号７を出力する論理和回路８とで構成
されていた。
上述した従来のバッファオシレータ回路、例えばTV画面
の垂直同期信号にもとづいて動作するバッファオシレー
タ回路においては、入力パルス信号である垂直同期信号
６の周期は通常33.3mSであり、基準クロック２の周期は
1.0μＳであるから、カウント回路１が33300カウントし
た時に次の垂直同期信号６が来てクリアされ、０からカ
ウントをくり返している。
の垂直同期信号にもとづいて動作するバッファオシレー
タ回路においては、入力パルス信号である垂直同期信号
６の周期は通常33.3mSであり、基準クロック２の周期は
1.0μＳであるから、カウント回路１が33300カウントし
た時に次の垂直同期信号６が来てクリアされ、０からカ
ウントをくり返している。
ここで、電波伝播上の障害やノイズなどによって垂直同
期信号６が欠落した場合には、カウント回路１はクリア
されず、カウントを続けるので、同期がずれるおそれが
有る。このため上限レジスタ４にあらかじめ適当な値を
設定しておき、垂直同期信号６が欠落しても比較回路３
からの一致信号５によってカウント回路１をクリアし、
同期がずれることを防止している。
期信号６が欠落した場合には、カウント回路１はクリア
されず、カウントを続けるので、同期がずれるおそれが
有る。このため上限レジスタ４にあらかじめ適当な値を
設定しておき、垂直同期信号６が欠落しても比較回路３
からの一致信号５によってカウント回路１をクリアし、
同期がずれることを防止している。
しかし、垂直同期信号６の周期は、放送局が発射してい
る電波を受信している場合には、正確に33.3mSである
が、たとえばVTRで再生した画像信号に含まれている垂
直同期信号６の周期は、録画したVTRのテープスピード
のかたよりと再生しているVTRのテープスピードのかた
よりが加算されるため、大幅に変動するし、テープに付
いたゴミやドロップアウトによって、垂直同期信号６が
欠落することも多い。これに対し、上限レジスタ４に設
定する値は、LSIの設計時に決まり固定した値であった
ので、通常の値である33300より５％大きな値である350
00が設定されていた。
る電波を受信している場合には、正確に33.3mSである
が、たとえばVTRで再生した画像信号に含まれている垂
直同期信号６の周期は、録画したVTRのテープスピード
のかたよりと再生しているVTRのテープスピードのかた
よりが加算されるため、大幅に変動するし、テープに付
いたゴミやドロップアウトによって、垂直同期信号６が
欠落することも多い。これに対し、上限レジスタ４に設
定する値は、LSIの設計時に決まり固定した値であった
ので、通常の値である33300より５％大きな値である350
00が設定されていた。
このように、従来は偏差を考慮して上限レジスタ４に大
きな値を設定しているために、VTRで再生した画像信号
中の垂直同期信号６の周期が通常の値に比べて例えば2.
5％ほど短く、32.5mSの場合を考えると、欠落が無い場
合には32500カウントごとに垂直同期信号６によってク
リアされているが、欠落が生じた場合には、35000まで
カウントした時に、一致信号５によってクリアされる。
きな値を設定しているために、VTRで再生した画像信号
中の垂直同期信号６の周期が通常の値に比べて例えば2.
5％ほど短く、32.5mSの場合を考えると、欠落が無い場
合には32500カウントごとに垂直同期信号６によってク
リアされているが、欠落が生じた場合には、35000まで
カウントした時に、一致信号５によってクリアされる。
第６図は上述した状況を示すタイムチャートで、点線は
垂直同期信号６の周期が短い場合の正常動作、実線は欠
落が生じた時を示している。このように、欠落が生じた
場合においては、カウント回路１は、32500から35000ま
で2500カウント、すなわち2.5mSもオーバーしてしま
い、次の垂直同期信号６が来た時は先にオーバーカウン
トした分をさしひいた30000カウントでクリアされ、2.5
mSも短くなる。このように、カウント回路１の動作が2.
5mSずつ変化するため、カウント回路１を基準として動
作する画像再生回路では同期がずれてしまい、VTRの再
生画面では2.5/33.3、すなわち画面の約13分の１に相当
するだけ上下に画面がゆれるという現象が発生した。
垂直同期信号６の周期が短い場合の正常動作、実線は欠
落が生じた時を示している。このように、欠落が生じた
場合においては、カウント回路１は、32500から35000ま
で2500カウント、すなわち2.5mSもオーバーしてしま
い、次の垂直同期信号６が来た時は先にオーバーカウン
トした分をさしひいた30000カウントでクリアされ、2.5
mSも短くなる。このように、カウント回路１の動作が2.
5mSずつ変化するため、カウント回路１を基準として動
作する画像再生回路では同期がずれてしまい、VTRの再
生画面では2.5/33.3、すなわち画面の約13分の１に相当
するだけ上下に画面がゆれるという現象が発生した。
本発明のバッファオシレータ回路は、所定のクロックを
カウントするカウント回路と、前記カウント回路のカウ
ント上限値を記憶する上限レジスタと、前記上限レジス
タと前記カウント回路とのデータを比較して一致信号を
出力する比較回路と、入力パルス信号および前記一致信
号によって前記カウント回路をクリアする論理和回路と
を有するバッファオシレータ回路において、入力パルス
信号の周期を計測し、周期データ値を出力する周期測定
回路と、前記周期データ値に所定の演算を行い上限値を
前記上限レジスタに出力する演算回路とを含むことを特
徴としている。
カウントするカウント回路と、前記カウント回路のカウ
ント上限値を記憶する上限レジスタと、前記上限レジス
タと前記カウント回路とのデータを比較して一致信号を
出力する比較回路と、入力パルス信号および前記一致信
号によって前記カウント回路をクリアする論理和回路と
を有するバッファオシレータ回路において、入力パルス
信号の周期を計測し、周期データ値を出力する周期測定
回路と、前記周期データ値に所定の演算を行い上限値を
前記上限レジスタに出力する演算回路とを含むことを特
徴としている。
上限レジスタには、周期に対応した上限値が設定される
ので、垂直同期信号の周期変動や欠落が生じても同期が
ずれない。
ので、垂直同期信号の周期変動や欠落が生じても同期が
ずれない。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のバッファオシレータの一実施例のブロ
ック図である。
ック図である。
カウント回路１は16ビットの２進カウンタで、基準クロ
ック２をカウントする。基準クロック２の周期は1.0μ
Ｓである。上限レジスタ４は上限値を記憶する16ビット
レジスタである。比較回路３は16ビットの比較回路で、
カウント回路１のカウント値と上限レジスタ４の記憶値
の比較を行い、一致信号５を出力する。論理和回路８は
一致信号５および垂直同期信号６の論理和をとり、クリ
ア信号７を出力し、カウント回路１をクリアする。基準
カウント回路９は16ビットの２進カウンタで、基準クロ
ック２をカウントする。キャプチャレジスタ10は16ビッ
トのラッチ回路で、垂直同期信号６の立上がりエッジで
基準カウント回路９のカウントデータをラッチする。プ
ログラムメモリ13は、本実施例におけるデータ処理の手
順を格納しているROM回路で、データメモリ11は処理デ
ータを格納するRAM回路である。中央処理装置12は、プ
ログラムメモリ13に格納しているプログラムを実行し、
演算処理を行う。バスライン14は、中央処理装置12とプ
ログラムメモリ13とデータメモリ11とキャプチャレジス
タ10と上限レジスタ４とを結ぶ内部バス信号線である。
ック２をカウントする。基準クロック２の周期は1.0μ
Ｓである。上限レジスタ４は上限値を記憶する16ビット
レジスタである。比較回路３は16ビットの比較回路で、
カウント回路１のカウント値と上限レジスタ４の記憶値
の比較を行い、一致信号５を出力する。論理和回路８は
一致信号５および垂直同期信号６の論理和をとり、クリ
ア信号７を出力し、カウント回路１をクリアする。基準
カウント回路９は16ビットの２進カウンタで、基準クロ
ック２をカウントする。キャプチャレジスタ10は16ビッ
トのラッチ回路で、垂直同期信号６の立上がりエッジで
基準カウント回路９のカウントデータをラッチする。プ
ログラムメモリ13は、本実施例におけるデータ処理の手
順を格納しているROM回路で、データメモリ11は処理デ
ータを格納するRAM回路である。中央処理装置12は、プ
ログラムメモリ13に格納しているプログラムを実行し、
演算処理を行う。バスライン14は、中央処理装置12とプ
ログラムメモリ13とデータメモリ11とキャプチャレジス
タ10と上限レジスタ４とを結ぶ内部バス信号線である。
第２図は、本実施例におけるパルス周期の処理手順を示
す、プログラム13に予め記憶されているプログラムのフ
ローチャートである。
す、プログラム13に予め記憶されているプログラムのフ
ローチャートである。
まず、本実施例における入力信号である垂直同期信号６
の周期の測定方法について第１図および第２図を参照し
て説明する。基準カウント回路９は基準クロック２によ
って常にカウントアップしているので、キャプチャレジ
スタ10には垂直同期信号６がロウレベルからハイレベル
に立上がった時の基準カウント回路９のカウント値がラ
ッチされている。本実施例では、中央処理装置12に垂直
同期信号が６を割込み信号として入力しており、同様に
立上がりエッジの入力によって中央処理装置12は割込み
処理プログラムに分岐し、バスライン14を介してキャプ
チャレジスタ10の内容を読出し、データメモリ11の所定
の番地に格納する（ステップ21）。次に割込みが発生し
た場合には、再度キャプチャレジスタ10の内容を読出し
て、先にデータメモリ11に格納したデータとの差を求め
る（ステップ22）。かかるデータの差は共にメモリ11に
格納したデータからキャプチャレジスタ10の内容を差し
引くわけであるが、周知のとおりキャプチャレジスタ10
の内容の２の補数をとってメモリ11のデータと加算され
る。よって、この値が垂直同期信号６の周期に相当す
る。本実施例では、基準カウント回路９は基準クロック
２によって１μＳごとにカウントアップしているので、
垂直同期信号６の周期が32.5mSの場合は、カウント数の
差は32500カウントとなる。次に、中央処理装置12では
前記の減算結果に定数100を加算し（ステップ23）、そ
の結果を上限レジスタ４に格納する（ステップ24）。結
局、上限レジスタ４には32600が格納される。
の周期の測定方法について第１図および第２図を参照し
て説明する。基準カウント回路９は基準クロック２によ
って常にカウントアップしているので、キャプチャレジ
スタ10には垂直同期信号６がロウレベルからハイレベル
に立上がった時の基準カウント回路９のカウント値がラ
ッチされている。本実施例では、中央処理装置12に垂直
同期信号が６を割込み信号として入力しており、同様に
立上がりエッジの入力によって中央処理装置12は割込み
処理プログラムに分岐し、バスライン14を介してキャプ
チャレジスタ10の内容を読出し、データメモリ11の所定
の番地に格納する（ステップ21）。次に割込みが発生し
た場合には、再度キャプチャレジスタ10の内容を読出し
て、先にデータメモリ11に格納したデータとの差を求め
る（ステップ22）。かかるデータの差は共にメモリ11に
格納したデータからキャプチャレジスタ10の内容を差し
引くわけであるが、周知のとおりキャプチャレジスタ10
の内容の２の補数をとってメモリ11のデータと加算され
る。よって、この値が垂直同期信号６の周期に相当す
る。本実施例では、基準カウント回路９は基準クロック
２によって１μＳごとにカウントアップしているので、
垂直同期信号６の周期が32.5mSの場合は、カウント数の
差は32500カウントとなる。次に、中央処理装置12では
前記の減算結果に定数100を加算し（ステップ23）、そ
の結果を上限レジスタ４に格納する（ステップ24）。結
局、上限レジスタ４には32600が格納される。
なお、本発明におけるパルス幅の測定方法は、本実施例
のパルス幅の測定方法には限定されないし、本実施例に
おいては定数100を加算して上限値を求めているが、減
算結果に定数、例えば1.01をかける乗算を行ってもかま
わない。
のパルス幅の測定方法には限定されないし、本実施例に
おいては定数100を加算して上限値を求めているが、減
算結果に定数、例えば1.01をかける乗算を行ってもかま
わない。
第３図は垂直同期信号６の周期が32.5mSの場合の本実施
例のタイムチャートで、上限レジスタ４には32600が設
定されるので、欠落が生じた場合には32600カウントで
一致信号５によって即座にクリアされるため、同期のず
れはわずか100μＳである。同様にして、第４図は垂直
同期信号６の周期が34.5mSと長い場合のタイムチャート
で、上限レジスタ４には34600が設定されるので、同様
にして、垂直同期信号６に欠落が生じたとしても同期の
ずれはわずか100μＳである。
例のタイムチャートで、上限レジスタ４には32600が設
定されるので、欠落が生じた場合には32600カウントで
一致信号５によって即座にクリアされるため、同期のず
れはわずか100μＳである。同様にして、第４図は垂直
同期信号６の周期が34.5mSと長い場合のタイムチャート
で、上限レジスタ４には34600が設定されるので、同様
にして、垂直同期信号６に欠落が生じたとしても同期の
ずれはわずか100μＳである。
このように、本実施例によれば、従来発生していた2.5m
Sの位相ずれがわずか25分の１の100μＳに抑制されるた
め、TV画面が上下にゆれることは生じない。また、垂直
同期信号６の周期の変動に容易に追従できる。
Sの位相ずれがわずか25分の１の100μＳに抑制されるた
め、TV画面が上下にゆれることは生じない。また、垂直
同期信号６の周期の変動に容易に追従できる。
以上説明したように本発明は、従来のバッファオシレー
タ回路に入力信号の周期を測定する手段と、周期に対応
した上限値を設定する手段とを具備することにより、垂
直同期信号の周期変動や欠落が生じても同期がずれない
という効果がある。
タ回路に入力信号の周期を測定する手段と、周期に対応
した上限値を設定する手段とを具備することにより、垂
直同期信号の周期変動や欠落が生じても同期がずれない
という効果がある。
第１図は本発明のバッファオシレータ回路の一実施例の
ブロック図、第２図は本実施例におけるプログラム処理
を示すフローチャート、第３図、第４図は本実施例のバ
ッファオシレータ回路の動作を示すタイムチャート、第
５図は従来例のブロック図、第６図は第５図のバッファ
オシレータ回路の動作を示すタイムチャートである。 １……カウント回路、２……基準クロック、 ３……比較回路、４……上限レジスタ、 ５……一致信号、６……垂直同期信号、 ７……クリア信号、８……論理和回路、 ９……基準カウント回路、 10……キャプチャレジスタ、 11……データメモリ、12……中央処理装置、 13……プログラムメモリ、14……バスライン。
ブロック図、第２図は本実施例におけるプログラム処理
を示すフローチャート、第３図、第４図は本実施例のバ
ッファオシレータ回路の動作を示すタイムチャート、第
５図は従来例のブロック図、第６図は第５図のバッファ
オシレータ回路の動作を示すタイムチャートである。 １……カウント回路、２……基準クロック、 ３……比較回路、４……上限レジスタ、 ５……一致信号、６……垂直同期信号、 ７……クリア信号、８……論理和回路、 ９……基準カウント回路、 10……キャプチャレジスタ、 11……データメモリ、12……中央処理装置、 13……プログラムメモリ、14……バスライン。
Claims (1)
- 【請求項１】所定のクロックをカウントするカウント回
路と、前記カウント回路のカウント上限値を記憶する上
限レジスタと、前記上限レジスタと前記カウント回路と
のデータを比較し、一致信号を出力する比較回路と、入
力パルス信号および前記一致信号によって前記カウント
回路をクリアする論理和回路とを有するバッファオシレ
ータ回路において、 前記入力パルス信号の周期を計測し前記周期を表す周期
データ値を出力する周期測定回路と、前記周期データ値
を周期の変動を考慮した所定数だけ増加させ、当該増加
させた値を前記上限レジスタに次の入力パルス信号が到
来するまでに書込む演算回路とを含むことを特徴とする
バッファオシレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054244A JPH0714143B2 (ja) | 1986-03-11 | 1986-03-11 | バツフアオシレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054244A JPH0714143B2 (ja) | 1986-03-11 | 1986-03-11 | バツフアオシレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62209915A JPS62209915A (ja) | 1987-09-16 |
| JPH0714143B2 true JPH0714143B2 (ja) | 1995-02-15 |
Family
ID=12965129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61054244A Expired - Lifetime JPH0714143B2 (ja) | 1986-03-11 | 1986-03-11 | バツフアオシレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714143B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2788855B2 (ja) * | 1994-06-22 | 1998-08-20 | 日本電気株式会社 | Ｐｌｌ回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109855A (ja) * | 1981-12-23 | 1983-06-30 | Meidensha Electric Mfg Co Ltd | トリガ回路 |
| JPS6074726A (ja) * | 1983-09-29 | 1985-04-27 | Rohm Co Ltd | 自走発振器の発振周期制御装置 |
-
1986
- 1986-03-11 JP JP61054244A patent/JPH0714143B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62209915A (ja) | 1987-09-16 |
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