JPH07142504A

JPH07142504A - バイポーラ型半導体集積回路装置及びその製造方法

Info

Publication number: JPH07142504A
Application number: JP5290575A
Authority: JP
Inventors: Kenichi Suzuki; 研一鈴木
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-11-19
Filing date: 1993-11-19
Publication date: 1995-06-02

Abstract

(57)【要約】【目的】外部ベース抵抗を低減し、平坦化を図り、高
性能化を可能にするとともに、信頼性の高いバイポーラ
型半導体集積回路装置及びその製造方法を提供する。【構成】エミッタ電極多結晶シリコン層１１５とその
表面に形成された絶縁膜をマスクに、ベース電極多結晶
シリコン層１０５ａを自己整合開口し、露出したベース
電極多結晶シリコン層１０５ａ上に、選択成長により、
ベース電極タングステン層１２２ａを形成する。更に、
そのベース電極多結晶シリコン層１０５ａとベース電極
タングステン層１２２ａの２層膜を外部ベースからの引
き出し電極として使用し、ベース引き出し電極としての
タングステン層とエミッタ金属配線層とを絶縁膜を間に
挟んだ２層構造とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラ型半導体集
積回路装置及びその製造方法に係り、特に、バイポーラ
トランジスタのベース抵抗を低減し得るベース電極の構
造及びその製造方法に関する。

【０００２】

【従来の技術】このような分野の先行技術としては、例
えば、以下に開示されるようなものがあった。すなわ
ち、半導体集積回路装置の用途として、特に高速動作性
を必要とする分野では、一般にＥＣＬ／ＣＭＬ（Ｅｍｉ
ｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉｃ／Ｃｕｒｒｅｎ
ｔＭｏｄｅＬｏｇｉｃ）系のバイポーラ型半導体集
積回路が用いられている。

【０００３】ＥＣＬ／ＣＭＬ系回路においては、消費電
力、論理振幅を一定とした場合、回路を構成する素子、
配線の寄生容量及びトランジスタ（Ｔｒ）のベース抵
抗、利得帯域幅積によって動作速度が決定される。この
うち、寄生容量の低減に関しては、特に動作速度への寄
与が大きい、Ｔｒのベースコレクタ間及びコレクタ基板
間の接合容量を低減することが必要であり、このために
は、多結晶シリコンを用いてベース電極を素子領域の外
部に引き出し、ベース面積及びコレクタ面積を縮小する
ことが有効である。また、多結晶シリコン抵抗及び金属
配線を、厚い分離酸化膜上に形成して、これらの寄生容
量も低減する方法が一般に採用されている。

【０００４】一方、ベース抵抗の低減には、不活性ベー
ス層を低抵抗化して、可能な限りエミッタに近接させる
と共に、エミッタを細くしてエミッタ直下の活性ベース
層の抵抗を減少させることが必要である。また、利得帯
域幅積の向上には、エミッタ及びベース接合を浅接合化
すると共に、コレクタのエピタキシャル層を薄くするこ
とが有効である。

【０００５】これらの要請に応えるために提案された従
来技術として、以下に示すバイポーラ型半導体集積回路
装置の製造方法を説明する。図５はかかる従来のバイポ
ーラ型半導体集積回路装置の断面図、図６はそのバイポ
ーラ型半導体集積回路装置の平面図、図７はそのバイポ
ーラ型半導体集積回路装置の製造工程断面図（その
１）、図８はそのバイポーラ型半導体集積回路装置の製
造工程断面図（その２）である。

【０００６】以下、従来のバイポーラ型半導体集積回路
装置の製造方法について図７及び図８を参照しながら説
明する。（１）まず、図７（ａ）に示すように、素子分離後、半
導体基体上には約３０００Åの多結晶シリコン層を形成
し、表面を２００Å程度酸化（図示せず）した後、１０
００〜２０００Åの第１の窒化膜をベース電極及びコレ
クタ電極形成部分に選択的に形成する。ここで、１はＰ
型シリコン基板、２はシリコン基板１上に形成されたＮ
⁺型埋込拡散層、３ａ，３ｂは埋込拡散層２上に形成さ
れたＮ^-型エピタキシャル層、４はシリコン基板１及び
埋込拡散層２上に形成した素子分離酸化膜、５はＮ^-型
エピタキシャル層３ａ，３ｂ及び素子分離酸化膜４上に
形成した多結晶シリコン層、６ａ，６ｂは多結晶シリコ
ン層５上に選択的に形成した第１の窒化膜である。Ｎ^-
型エピタキシャル層３ａは、素子分離酸化膜４によっ
て、ベース・エミッタ形成領域の第１の島領域３ａとコ
レクタ形成領域の第２の島領域３ｂに分けられる。

【０００７】（２）次に、第１の窒化膜６ａ，６ｂをマ
スクとして、多結晶シリコン層５を選択酸化し、図７
（ｂ）に示すように、多結晶シリコン層５ａ，５ｂを形
成する。７は多結晶シリコン層を酸化して得られた多結
晶シリコン酸化膜である。次に、選択酸化のマスクとし
て使用した第１の窒化膜６ａ、６ｂ〔図７（ａ）参照〕
を除去した後、多結晶シリコン層５ｂにリンを１×１０
¹⁶原子／ｃｍ²程度、選択的にイオン注入し、１０００
℃程度の温度でアニールを行なって、コレクタ形成領域
の第２の島領域３ｂにリンを熱拡散し、コレクタ電極接
続用のＮ⁺領域８とする。

【０００８】（３）次いで、図７（ｃ）に示すように、
全面に１０００〜２０００Åの第２の窒化膜９を形成し
た後、エミッタ形成領域に第２の窒化膜９の開口部１０
を形成する。更に、第２の窒化膜９をマスクとして、多
結晶シリコン層５ａを選択酸化し、エミッタ形成領域上
に多結晶シリコン酸化膜７ａを形成する。その後、ベー
ス電極としての多結晶シリコン層５ａに、第２の窒化膜
９を介して硼素を１〜５×１０¹⁵原子／ｃｍ²程度イオ
ン注入し、９００℃程度の温度でアニールを行って、多
結晶シリコン層５ａ中の硼素原子濃度を均一化する。

【０００９】（４）次いで、第２の窒化膜９をマスクと
して、多結晶シリコン酸化膜７ａを除去し、図８（ａ）
に示すように、内壁を酸化して２００Å程度の内壁酸化
膜を形成する（図示せず）。この時、多結晶シリコン層
５ａからの拡散により、Ｐ⁺型の不活性ベース１１がベ
ース・エミッタ形成領域の第１の島領域３ａ内に形成さ
れる。次に硼素を１〜５×１０¹³原子／ｃｍ²程度イオ
ン注入して、第１の島領域３ａ内に活性ベース１２を形
成した後、全面に１０００Å程度の酸化膜１３と、２０
００Å程度の第２の多結晶シリコン層１４をＣＶＤで形
成する。次に、反応性イオンエッチングを用いて、第２
の多結晶シリコン層１４をエッチングし、更に、ＣＶＤ
酸化膜１３と内壁酸化膜のエッチングをドライエッチン
グで行なうことにより、エミッタ形成用の開口を行な
う。この時、第２の多結晶シリコン層１４とＣＶＤ酸化
膜１３は、開口部（多結晶シリコン酸化膜７ａを除去し
た部分の開口部）の側壁にのみサイドウォールとして残
り、第２の窒化膜９で画定される開口部１０よりも狭い
エミッタ形成用の開口部がセルフアラインで開口され
る。

【００１０】（５）次いで、図８（ｂ）に示すように、
全面に３０００Å程度の第３の多結晶シリコン層１５を
推積し、表面に２００Å程度の酸化膜１６を形成した
後、第３の多結晶シリコン層１５に砒素を１×１０¹⁶原
子／ｃｍ²程度イオン注入する。次に、ホトリソグラフ
ィ技術により、前記エミッタ形成用開口部及びその周辺
部を除く領域の酸化膜１６、第３の多結晶シリコン層１
５をエッチングし除去する。その後、熱処理により、第
３の多結晶シリコン層１５からの拡散により、活性ベー
ス１２中にエミッタ１７を形成する。

【００１１】（６）次に、第３の多結晶シリコン層１５
及びその表面に形成されている酸化膜１６をマスクに露
出している第２の窒化膜９をエッチング除去した後、多
結晶シリコン層５ａ、５ｂ、１５の表面の薄い酸化膜を
除去し、白金を蒸着し、熱処理を行なって、図８（ｃ）
に示すように、多結晶シリコン層５ａ、５ｂ、１５の表
面に白金シリサイド膜１８を形成する。この時、抵抗上
などのシリサイド化しない部分には、上記薄い酸化膜を
残しておく。また、酸化膜上に未反応のまま残った白金
は、王水によって除去する。

【００１２】その後は、図５に示すように、全面にＣＶ
Ｄ酸化膜１９を推積させ、最後にコンタクトホールを開
口し、金属電極配線であるエミッタ配線２０、ベース配
線２１ａ、２１ｂ、コレクタ配線２２を形成する。これ
を上面から見ると図６のようになる。以上のようなバイ
ポーラ型半導体集積回路装置の製造方法によれば、多結
晶シリコン層の選択酸化領域にエミッタを形成し、該酸
化領域に隣接する残存多結晶シリコン層からの拡散によ
り、高濃度不活性ベースを形成するようにしたので、高
濃度不活性ベースとエミッタとの間隔を著しく縮小する
ことができる。

【００１３】更に、ベース電極となる多結晶シリコン層
上に白金シリサイド層が形成されるため、ベース引き出
し電極における低抵抗化も行なわれており、トータルの
ベース抵抗が大幅に低減されている。また、ベース領域
全体の幅は、最小設計寸法の約３倍でよいため、ベース
コレクタ接合容量を低減することができる。更に、接合
深さは、熱処理の低温化により、０．３μｍ以下に形成
することができるので、エピタキシャル層を１μｍ又は
それ以下に薄膜化することができ、キャリアのコレクタ
空乏層走行時間が短縮する。また、上述の接合容量の減
少により、コレクタ時定数、エミッタ時定数が短縮し、
これらにより、利得帯域幅積を向上させることができ
る。

【００１４】従って、Ｔｒのベース抵抗、寄生容量を低
減し、利得帯域幅積を向上させることができるので、著
しい高速化を達成することができるという特徴を有して
いる。

【００１５】

【発明が解決しようとする課題】しかしながら、以上述
べたような従来のバイポーラ型半導体集積回路装置の製
造方法では、以下に述べる問題点があった。バイポーラ
Ｔｒの高速性能を十分に発揮させるためには、高電流域
での動作が有利である。高電流域動作では、速度性能を
左右するパラメータとして、特に、ベース抵抗の低減が
重要となる。従来技術では、多結晶シリコンベース電極
上に白金シリサイド膜を形成し、外部ベース抵抗の低減
を図っているが十分ではなく、上記した図５（断面図）
及び図６（平面図）に示すように、エミッタストライプ
パターンの両側に平行に配置されたベースコンタクト
（多結晶シリコン層−配線金属コンタクト）から、ベー
ス電流を効率的に活性ベース領域に流し込む構造（以
下、「ダブルベース構造」と呼ぶ）をとり、更なるベー
ス抵抗低減の努力がなされている。

【００１６】一方、高電流域の動作では、一般に用いら
れているＡｌ系配線においては、エレクトロマイグレー
ションの問題が顕著である。特にデバイスの入出力部に
用いられる大電流（〜数１０ｍＡレベル）Ｔｒでは、エ
レクトロマイグレーションによるＡｌ系配線の電流密度
制限から、エミッタ及びコレクタのＡｌ系配線のパター
ン幅を拡大する必要が生じている。前述の従来技術にお
いて、エミッタのＡｌ系配線パターンの拡大を行なう
と、エミッタ両サイドに配置されているベースコンタク
トの位置が、エミッタから離れることになり、ベース抵
抗の増大を招き、高速性能の低下につながるという問題
点があった。

【００１７】また、ベース抵抗低減のため、ダブルベー
ス構造をとり、エミッタ電極とコレクタ電極の間にベー
ス電極が存在するため、Ｎ⁺埋込拡散層で定義される素
子領域の削減には限界があり、コレクタ−基板間の接合
容量を低減させることが困難であるという問題点があっ
た。更に、図５及び図６に示す第３の多結晶シリコン層
（パターン）１５のエッジにおける段差が厳しく、上層
の金属配線層のステップカバレージを悪化させて、前述
のエミッタ配線でのエレクトロマイグレーション耐性
を、更に悪化させるという問題点があった。

【００１８】本発明は、以上述べた、（１）外部ベース
抵抗の低減が不十分であり、そのためにダブルベース構
造をとる必要が生じ、素子面積の縮小、すなわち、基板
−コレクタ間容量の削減に制限を与えているという問題
点と、同じくダブルベース構造をとる必要から、エミッ
タ電極配線のパターン幅が制限され、エレクトロマイグ
レーション耐性が低下するという問題点と、（２）段差
形状が厳しく、配線信頼性を低下させているという問題
点を解決し、外部ベース抵抗を低減し、平坦化を図り、
高性能化を可能にするとともに、信頼性の高いバイポー
ラ型半導体集積回路装置及びその製造方法を提供するこ
とを目的とする。

【００１９】

【問題を解決するための手段】本発明は、上記目的を達
成するために、第１導電型コレクタ島領域内のベース拡
散領域に接続されている第１の多結晶半導体層の上部
に、前記ベース拡散領域内のエミッタ拡散領域に接続さ
れている第２の多結晶半導体層が第１の絶縁膜を挟んで
積層された領域を有するバイポーラ型半導体集積回路装
置において、前記第１の多結晶半導体層領域の前記積層
された領域以外の全領域において前記第１の多結晶半導
体層の表面上に高融点金属層を有し、かつ、該高融点金
属層と前記第２の多結晶半導体層が、第２の絶縁膜によ
り絶縁されるようにしたものである。

【００２０】また、連続した第１導電型コレクタ埋込拡
散層領域上に、複数の第１導電型コレクタ島領域を有
し、該複数の第１導電型コレクタ島領域内に第２導電型
ベース拡散領域を有し、前記各々の第２導電型ベース拡
散領域内に、幅が狭く、細長い形状の第１導電型エミッ
タ拡散領域を有し、前記隣接するベース拡散領域に共に
接続された第１の多結晶半導体層の上部に、前記各々の
エミッタ拡散領域に接続された第２の多結晶半導体層
が、第１の絶縁膜を挟んで積層する領域を有し、前記第
１の多結晶半導体層領域の前記積層領域を除く領域にお
いて、前記第１の多結晶半導体層の表面上に高融点金属
層を有し、かつ、該高融点金属層と前記第２の多結晶半
導体層が第２の絶縁膜により絶縁され、前記高融点金属
層と前記第２の多結晶半導体層にコンタクトホールで接
続されているエミッタ金属配線層とが、第３の絶縁膜を
挟んで積層し、かつ、隣接する第２の多結晶半導体層に
接続される前記エミッタ金属配線層が、前記高融点金属
層領域上の第３の絶縁膜上で、連続的に一体化したパタ
ーンを有し、前記パターン領域以外の領域で、前記高融
点金属層に接続されるベース金属配線層を設けるように
したものである。

【００２１】

【作用】本発明によれば、エミッタ電極多結晶シリコン
層と、その表面に形成された絶縁膜をマスクに、ベース
電極多結晶シリコン層を自己整合開口し、露出したベー
ス電極多結晶シリコン層上に、選択成長により、タング
ステン層を形成するようにしたものであり、更に、その
ベース電極多結晶シリコン層とタングステン層の２層膜
を、外部ベースからの引き出し電極として使用し、ベー
ス引き出し電極としてのタングステン層と、エミッタ金
属配線層とを絶縁膜を間に挟んだ２層構造としたので、
ベース金属配線層の制限を受けないエミッタ金属配線層
のパターン配線を行うことができる。

【００２２】したがって、外部ベース抵抗を大幅に削減
して、速度性能の向上を図ることができるとともに、平
坦性の向上を図ることができる。

【００２３】

【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１の実施例を示
すバイポーラ型半導体集積回路装置（図２のＡ−Ａ線）
の断面図、図２は本発明の第１の実施例を示すバイポー
ラ型半導体集積回路装置の平面図、図３は本発明の第１
の実施例を示すバイポーラ型半導体集積回路装置（図２
のＢ−Ｂ線）の断面図、図４は本発明の第１の実施例を
示すバイポーラ型半導体集積回路装置の製造工程断面図
である。

【００２４】まず、本発明の第１の実施例のバイポーラ
型半導体集積回路装置の製造方法について図４を用いて
説明する。この実施例のバイポーラ型半導体集積回路装
置の製造方法では、前記した従来の図７及び図８に示す
工程を施す。すなわち、（１）前記した図８（ａ）の工程の後、図４（ａ）に示
すように、熱酸化により、第３の多結晶シリコン層から
なるエミッタ電極多結晶シリコン層１１５（３０００〜
５０００Å程度が好適）の表面に、３０００〜４０００
Åの表面酸化膜１２１を形成する。ここで、１０１はＰ
^-型シリコン基板、１０２はＮ⁺型埋込拡散層、１０４
は素子分離酸化膜、１０５ａはベース電極多結晶シリコ
ン層、１０５ｂはコレクタ電極多結晶シリコン層、１０
７は多結晶シリコンを選択酸化して得られた選択酸化
膜、１０８はコレクタ電極接続用のＮ⁺領域、１０９は
第２の窒化膜、１１１はＰ⁺型不活性ベース、１１２は
活性ベース、１１３は酸化膜、１１４は第２の多結晶シ
リコン層である。なお、ここで、図８（ｂ）と同様に、
熱処理により、第３の多結晶シリコン層からなるエミッ
タ電極多結晶シリコン層１１５からの拡散により、活性
ベース１１２中にエミッタ１１７が形成される。

【００２５】この後、表面酸化膜１２１をマスクに、露
出している第２の窒化膜１０９をエッチング除去した
後、図４（ｂ）に示すように、多結晶シリコン層１０５
ａ、１０５ｂの表面の薄い酸化膜を除去する。この時、
エミッタ電極多結晶シリコン層１１５の表面には、絶縁
膜としての酸化膜を、少なくとも２０００Å程度は残存
させることが必要である。

【００２６】次に、図４（ｃ）に示すように、露出して
いる多結晶シリコン層１０５ａ、１０６ｂの表面上にの
み選択的にタングステンを成長させ、３０００〜５００
０Å厚のベース電極タングステン層１２２ａと、コレク
タ電極タングステン層１２２ｂを形成する。タングステ
ンの選択成長は、例えば、１Ｔｏｒｒ以下の減圧下で、
２５０℃前後の温度において、ＷＦ₆ガスを原料とし
て、Ｈ₂又は、ＳｉＨ₄による還元反応を利用して行な
われる。

【００２７】ここで、エミッタ電極多結晶シリコン層１
１５及び表面酸化膜１２１により形成されている垂直段
差とタングステンの成長膜厚を概ね等しく設定すること
で、従来、問題となっていたエミッタ電極多結晶シリコ
ン層による垂直段差が軽減され、平坦度が飛躍的に改善
される。また、コレクタ電極多結晶シリコン層１０５ｂ
上に成長するコレクタ電極タングステン層１２２ｂによ
り、従来、フィールド酸化及び多結晶シリコン選択酸化
で形成されていた、すりばち状の段差も埋め戻され平坦
度が改善される。

【００２８】また、タングステンは、比抵抗が、約５．
６×１０^-6Ωｃｍであり、従来の白金シリサイドの２８
〜３５×１０^-6Ωｃｍに比較して約１／５〜１／６と低
く、更に、膜厚も従来の白金シリサイドの数百Åに比較
して、５〜１０倍厚く設定できる。従って、ベース引き
出し電極として、従来より１桁以上の低抵抗化が可能と
なる。また、タングステンの比抵抗は、Ａｌ系配線金属
（約３×１０^-6Ωｃｍ）の約倍の値であるが、自己整合
的に、エミッタ電極の多結晶シリコン層の直近から形成
可能なため、ダブルベース構造としてのＡｌ系配線金属
とのコンタクトを設けなくても素子上の局部配線として
使用可能となる。

【００２９】製造工程としては、その後、図１の最終断
面図に示すように、全面にＣＶＤ酸化膜１１９を推積さ
せる。最後に、コンタクトホールを開口し、金属電極配
線１２０を形成する。次に、図１〜図３を用いて構造的
特徴を説明する。図２に示すように、エミッタ金属配線
層１２０ａ、コレクタ金属配線層１２０ｂ、ベース金属
配線層１２０ｃを有している。また、ベース電極タング
ステン層１２２ａの領域１３０、コレクタ電極タングス
テン層１２２ｂの領域１３１は斜線で示している。ただ
し、ベース電極タングステン層１２２ａの外周はベース
電極多結晶シリコン層１０５ａとオンラインとなってい
る。コレクタ電極タングステン層１２２ｂの領域１３１
は、コレクタ電極多結晶シリコン層１０５ｂとオンライ
ンとなっている。更に、エミッタのコンタクトホール１
２３ａ、コレクタのコンタクトホール１２３ｂ、ベース
のコンタクトホール１２３ｃが形成されている。

【００３０】この第１の実施例の構造的特徴として、ベ
ースの引き出し電極を、ベース電極多結晶シリコン層１
０５ａとベース電極タングステン層１２２ａの２層構造
として素子上の局部配線に利用し、図３に示すように、
フィールド領域上でコンタクトを開口して、ベース金属
配線層１２０ｃとの接続を行なっている点が大きな特徴
となる。

【００３１】従って、ダブルベースの金属配線電極構造
をとる必要がなく、更に、局部配線としてのベース電極
タングステン層とエミッタ金属配線層が中間絶縁膜を挟
んで２層構造をとることが可能となるため、従来の問題
点であったエミッタ電極金属配線のパターン設計制限が
大幅に緩和され、寄生抵抗や、寄生容量を悪化させるこ
となくエレクトロマイグレーション耐性を考慮した、エ
ミッタ電極金属配線幅の拡大を行なうことができる。

【００３２】また、ダブルベースの金属配線電極構造を
とる必要がなく、従来のベース電極金属配線領域の素子
面積を削減することが可能となり、その結果、コレクタ
−基板間の寄生容量低減にも大きく寄与できる。次に、
本発明の第２の実施例について図９及び図１０を参照し
ながら説明する。

【００３３】この第２の実施例では、高速かつ大電流動
作を必要とするエミッタ面積の大きなＴｒに適用した場
合の実施例を説明する。従来、高速かつ大電流動作を要
求されるＴｒは、エミッタ面積の確保とベース抵抗の増
大を防止するため、ストライプ状のエミッタパターンを
平行に必要数配置し、エミッタストライプパターン間
に、ベース電極を同じく平行に配置する構造（くし形電
極構造）がとられている。寄生容量の増大、すなわち、
素子面積の増大を抑え、寄生抵抗、特にベース抵抗の増
大を防止しながら、大電流動作を可能にするためには、
エミッタストライプパターンの長さを長くするととも
に、その本数を最適化にする必要がある。

【００３４】エミッタストライプパターンを長くするこ
とで、１本あたりのエミッタ面積が拡大し、大電流動作
が可能となるが、前述のくし形電極構造をとるため、エ
ミッタ電極金属配線でのエレクトロマイグレーション耐
性が厳しくなり、信頼性の低下を招くという問題点があ
った。図９は本発明の第２の実施例を示すバイポーラ型
半導体集積回路装置（図１０のＣ−Ｃ線）の断面図、図
１０はそのバイポーラ型半導体集積回路装置の平面図を
示す。

【００３５】この第２の実施例においては、ベース電極
多結晶シリコン層２０５ａとベース電極タングステン層
２２２ａの２層構造を局部配線に用いることで、エミッ
タストライプパターン間のベース電極金属配線とのコン
タクトを不要とし、かつ、各エミッタ電極多結晶シリコ
ン層２１５に接続される各エミッタ電極金属配線を連続
的に接続することが特徴となる。

【００３６】なお、ここで、２０１はＰ^-型シリコン基
板、２０２はＮ⁺型埋込拡散層、２０４は素子分離酸化
膜、２０７は多結晶シリコンを選択酸化して得られた選
択酸化膜、２１１はＰ⁺型不活性ベース、２１２は活性
ベース、２１３は酸化膜である。なお、ここで、図８
（ｂ）と同様に、熱処理により、エミッタ電極多結晶シ
リコン層２１５からの拡散により、活性ベース２１２中
にエミッタ２１７が形成される。

【００３７】従って、くし形電極構造は不要となり、従
来のベース電極金属配線領域の素子面積を削減し、コレ
クタ基板間の寄生容量が大幅に削減されるとともに、エ
ミッタ電極金属配線は、図１０に示すように、エミッタ
金属配線層２２０ａ、ベース金属配線層２２０ｃ、コレ
クタ金属配線層２２０ｂがそれぞれ設けられ、エミッタ
金属配線層２２０ａにオーバラップするように、ベース
電極タングステン層２２２ａが配置され、このベース電
極タングステン層２２２ａはベース電極多結晶シリコン
層２０５ａとオンラインとなっている。

【００３８】また、コレクタ金属配線層２２０ｂの電極
部にはコレクタ電極タングステン層２２２ｂが設けら
れ、このコレクタ電極タングステン層２２２ｂはコレク
タ電極多結晶シリコン層２０５ｂとオンラインとなって
いる。図１０において、２３０はベース電極タングステ
ン層２２２ａの領域、２３１はコレクタ電極タングステ
ン層２２２ｂの領域であり、斜線で示している。

【００３９】このように構成することにより、エミッタ
ストライプパターンを全て覆う単純大型パターンが可能
となり、エレクトロマイグレーション耐性向上に大きな
効果がある。なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００４０】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、ベース電極多結晶シリコン層上に選択成長によ
る金属タングステン層を自己整合的に、マスク数を増加
させることなく形成するようにしたので、以下に示す効
果を奏することができる。（１）外部ベース抵抗値の低減による速度性能の向上を
図ることができる。

【００４１】すなわち、タングステンの比抵抗は、約６
×１０^-6Ωｃｍであり、従来の白金シリサイドの比抵抗
を約３０×１０^-6Ωｃｍとすると、１／５程度となり、
更に、従来の白金シリサイドの数百Åの膜厚に比較し
て、タングステンの膜厚は３０００〜５０００Åの膜厚
まで厚く設定することができる。従って、シート抵抗値
で比較すると、白金シリサイド電極が６Ω／□程度であ
るのに対して、タングステン電極では高く見積もっても
０．２Ω／□程度となり、大幅な改善が可能となる。

【００４２】なお、ベース電極多結晶シリコン層のシー
ト抵抗値は２００Ω／□程度と高い。従って、この領域
での２層膜トータルでのシート抵抗値は、白金シリサイ
ド又はタングステンのシート抵抗値が支配的となってい
る。以上のように、本発明によれば、従来に比較して、
外部ベース抵抗を大幅に削減して、速度性能の向上を図
ることができる。

【００４３】（２）平坦性の向上を図ることができる。
すなわち、従来問題となっていた、エミッタ電極多結晶
シリコンパターンエッジに発生する垂直段差と、コレク
タ電極部のスリバチ状段差部に対して、タングステンが
段差底部より選択的に成長し、段差を埋め戻す形状とな
るため、平坦性が著しく向上する。その結果、上層に形
成される配線層のステップカバレッジが改善され、高信
頼性配線の形成が可能となる。

【００４４】（３）特に、請求項２によれば、ベース電
極タングステン層による素子上のベース局部配線が可能
となり、ダブルベースの金属配線電極構造をとる必要が
なくなり、従来のベース電極金属配線領域の素子面積を
削減することが可能となる。その結果、コレクタ−基板
間の寄生容量低減により、更に、高速性能の向上を図る
ことができる。

【００４５】なお、従来用いられているＡｌ系金属の比
抵抗は、約３×１０^-6Ωｃｍであり、タングステンの約
１／２であるが、本発明によれば、ベース電極タングス
テン層は、エミッタ電極多結晶シリコンパターンエッジ
から自己整合的に形成が可能であり、従来のマスク合わ
せ余裕を確保した位置にコンタクトホールを開口し、Ａ
ｌ系金属配線と接続する場合に比較して有利となり、局
部配線に限定すれば、比抵抗の増大は問題とならない。

【００４６】（４）更に、特に、第２の実施例（請求項
３）によれば、エミッタ電極金属配線パターンでのエレ
クトロマイグレーション耐性の向上を図ることができ
る。すなわち、ベース電極タングステン層による素子上
のベース電極配線が可能となり、ダブルベース構造の金
属配線電極コンタクトをとる必要がなく、更に、ベース
電極タングステン層とエミッタ電極金属配線が中間絶縁
膜を挟んで２層構造をとることが可能となるため、従来
問題点であったエミッタ電極配線のパターン設計制限が
大幅に緩和され、寄生抵抗や、寄生容量を悪化させるこ
となく、エレクトロマイグレーション耐性を十分考慮し
たエミッタ電極金属配線幅の拡大を行なうことができ
る。

【００４７】特に、第２の実施例で示したように、高
速、かつ大電流動作が必要な、ストライプ状のエミッタ
パターンを有するＴｒにおいては、各エミッタパターン
の間にベースの金属配線電極コンタクトを形成する必要
がなくなり、各エミッタパターンと接続されたエミッタ
の各金属配線電極は、ストライプ状ではなく、ベース電
極タングステン領域上で連続的に接続することで、全て
のストライプ状のエミッタパターンを覆った大パターン
化することが可能となり、従来のストライプパターン方
向への電流密度制限がなくなり、エレクトロマイグレー
ション耐性の大幅な向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すバイポーラ型半導
体集積回路装置（図２のＡ−Ａ線）の断面図である。

【図２】本発明の第１の実施例を示すバイポーラ型半導
体集積回路装置の平面図である。

【図３】本発明の第１の実施例を示すバイポーラ型半導
体集積回路装置（図２のＢ−Ｂ線）の断面図である。

【図４】本発明の第１の実施例を示すバイポーラ型半導
体集積回路装置の製造工程断面図である。

【図５】従来のバイポーラ型半導体集積回路装置の断面
図である。

【図６】従来のバイポーラ型半導体集積回路装置の平面
図である。

【図７】従来のバイポーラ型半導体集積回路装置の製造
工程断面図（その１）である。

【図８】従来のバイポーラ型半導体集積回路装置の製造
工程断面図（その２）である。

【図９】本発明の第２の実施例を示すバイポーラ型半導
体集積回路装置（図１０のＣ−Ｃ線）の断面図である。

【図１０】本発明の第２の実施例を示すバイポーラ型半
導体集積回路装置の平面図である。

【符号の説明】

１０１，２０１Ｐ^-型シリコン基板１０２，２０２Ｎ⁺型埋込拡散層１０４，２０４素子分離酸化膜１０５ａ，２０５ａベース電極多結晶シリコン層１０５ｂ，２０５ｂコレクタ電極多結晶シリコン層１０７，２０７選択酸化膜１０８コレクタ電極接続用のＮ⁺領域１０９第２の窒化膜１１１，２１１Ｐ⁺型不活性ベース１１２，２１２活性ベース１１３，２１３酸化膜１１４第２の多結晶シリコン層１１５，２１５エミッタ電極多結晶シリコン層１１７，２１７エミッタ１１９ＣＶＤ酸化膜１２０金属電極配線１２０ａ，２２０ａエミッタ金属配線層１２０ｂ，２２０ｃコレクタ金属配線層１２０ｃ，２２０ｃベース金属配線層１２１，１１３酸化膜１２２ａ，２２２ａベース電極タングステン層１２２ｂ，２２２ｂコレクタ電極タングステン層１２３ａエミッタのコンタクトホール１２３ｂコレクタのコンタクトホール１２３ｃベースのコンタクトホール１３０，２３０ベース電極タングステン層の領域１３１，２３１コレクタ電極タングステン層の領域

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/06

Claims

【特許請求の範囲】

【請求項１】第１導電型コレクタ島領域内のベース拡
散領域に接続されている第１の多結晶半導体層の上部
に、前記ベース拡散領域内のエミッタ拡散領域に接続さ
れている第２の多結晶半導体層が第１の絶縁膜を挟んで
積層された領域を有するバイポーラ型半導体集積回路装
置において、前記第１の多結晶半導体層領域の前記積層された領域以
外の全領域において前記第１の多結晶半導体層の表面上
に高融点金属層を有し、かつ、該高融点金属層と前記第
２の多結晶半導体層が、第２の絶縁膜により絶縁される
構造を有することを特徴とするバイポーラ型半導体集積
回路装置。
【請求項２】前記高融点金属層と、前記第２の多結晶
半導体層に接続されているエミッタ金属配線層とが、第
３の絶縁膜を挟んで積層された領域を有し、前記積層さ
れた領域以外の領域において、前記高融点金属層と接続
されるベース金属配線層を有することを特徴とする請求
項１記載のバイポーラ型半導体集積回路装置。
【請求項３】第１導電型コレクタ島領域内のベース拡
散領域に接続されている第１の多結晶半導体層の上部
に、前記ベース拡散領域内のエミッタ拡散領域に接続さ
れている第２の多結晶半導体層が第１の絶縁膜を挟んで
積層された領域を有するバイポーラ型半導体集積回路装
置において、連続した第１導電型コレクタ埋込拡散層領域上に、複数
の第１導電型コレクタ島領域を有し、該複数の第１導電
型コレクタ島領域内に第２導電型ベース拡散領域を有
し、前記各々の第２導電型ベース拡散領域内に、幅が狭
く、細長い形状の第１導電型エミッタ拡散領域を有し、
前記隣接するベース拡散領域に共に接続された第１の多
結晶半導体層の上部に、前記各々のエミッタ拡散領域に
接続された第２の多結晶半導体層が、第１の絶縁膜を挟
んで積層する領域を有し、前記第１の多結晶半導体層領
域の前記積層領域を除く領域において、前記第１の多結
晶半導体層の表面上に高融点金属層を有し、かつ、該高
融点金属層と前記第２の多結晶半導体層が第２の絶縁膜
により絶縁され、前記高融点金属層と前記第２の多結晶
半導体層にコンタクトホールで接続されているエミッタ
金属配線層とが、第３の絶縁膜を挟んで積層し、かつ、
隣接する第２の多結晶半導体層に接続される前記エミッ
タ金属配線層が、前記高融点金属層領域上の第３の絶縁
膜上で、連続的に一体化したパターンを有し、前記パタ
ーン領域以外の領域で、前記高融点金属層に接続される
ベース金属配線層を有することを特徴とするバイポーラ
型半導体集積回路装置。
【請求項４】前記高融点金属層をタングステンとする
ことを特徴とする請求項１、２又は３記載のバイポーラ
型半導体集積回路装置。
【請求項５】（ａ）一主面に第１導電型の島領域を有す
る半導体基体の全面に第１の半導体層を形成し、該第１
の半導体層の選択された表面に第１の耐酸化性膜を形成
する工程と、（ｂ）前記第１の半導体層を前記第１の耐酸化性膜をマ
スクとして選択酸化し、第１の選択酸化膜を形成した
後、前記第１の耐酸化性膜を除去する工程と、（ｃ）前記第１の半導体層と前記第１の選択酸化膜の選
択された表面に第２の耐酸化性膜を形成する工程と、（ｄ）前記第１の半導体層を前記第２の耐酸化性膜をマ
スクとして選択酸化し、第２の選択酸化膜を形成した
後、残存した第１の半導体層の少なくとも一部に第２導
電型不純物を導入する工程と、（ｅ）前記第２の選択酸化膜を前記第２の耐酸化性膜を
マスクに除去し、前記島領域の一部を露出させる工程
と、（ｆ）露出した前記島領域の表面と前記第１の半導体層
の側壁に酸化膜を形成し、露出していない前記島領域に
第２導電型の第１領域を形成する工程と、（ｇ）前記島領域に、第２導電型不純物を導入し、前記
第１領域に延在する第２導電型の第２領域を形成する工
程と、（ｈ）前記第２の選択酸化膜の除去領域の側壁部のみに
酸化膜を形成し、前記第２領域を露出させる工程と、（ｉ）前記露出した第２領域を含む選択された領域に第
２の半導体層を形成する工程と、（ｊ）前記第２の半導体層から、第１導電型不純物を拡
散し、前記第２領域内に第１導電型の第３領域を形成す
る工程と、（ｋ）前記第２の半導体層の表面及び側壁に酸化膜を形
成した後、該酸化膜をマスクに露出している第２の耐酸
化性膜を除去し、第２の半導体層及び前記酸化膜を表面
上に有しない領域の第１の半導体層の表面を露出させる
工程と、（ｌ）露出した第１の半導体層に対し、高融点金属層を
選択的に成長させる工程と、（ｍ）全面に、ＣＶＤ酸化膜を形成した後、前記第２の
半導体層上及び前記高融点金属層上にコンタクトホール
を開口する工程とを具備しているバイポーラ型半導体集
積回路装置の製造方法。