JPH0582772A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0582772A JPH0582772A JP3240841A JP24084191A JPH0582772A JP H0582772 A JPH0582772 A JP H0582772A JP 3240841 A JP3240841 A JP 3240841A JP 24084191 A JP24084191 A JP 24084191A JP H0582772 A JPH0582772 A JP H0582772A
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Abstract
(57)【要約】
【目的】 ショットキーバリアダイオードを含む高速な
半導体装置を得ることを目的とする。 【構成】 バイポーラトランジスタのコンタクト部はチ
タンシリサイド膜１８ａ，１８ｂ，１８ｃで、ショット
ーバリアダイオードのカソードコンタクト部はチタンシ
リサイド膜１８ｅで構成されている。絶縁膜１５を堆積
後、ショットーバリアダイオードのアノード領域を開口
して白金シリサイド８ｄを形成する。次に、チタンシリ
サイド膜上にコンタクト孔を開口して配線９ａ，９ｂ，
９ｃ，９ｄ，９ｅを設ける。 【効果】 白金シリサイド８ｄで良好なショットキー接
合を形成し、チタンシリサイドによりコンタクト部の抵
抗を小さくする。従って、良好な特性を持ったショット
キーバリアダイオードを有し、前記コンタクト部のコン
タクト抵抗を低くして回路動作の高速化した半導体装置
を得ることができる。
半導体装置を得ることを目的とする。 【構成】 バイポーラトランジスタのコンタクト部はチ
タンシリサイド膜１８ａ，１８ｂ，１８ｃで、ショット
ーバリアダイオードのカソードコンタクト部はチタンシ
リサイド膜１８ｅで構成されている。絶縁膜１５を堆積
後、ショットーバリアダイオードのアノード領域を開口
して白金シリサイド８ｄを形成する。次に、チタンシリ
サイド膜上にコンタクト孔を開口して配線９ａ，９ｂ，
９ｃ，９ｄ，９ｅを設ける。 【効果】 白金シリサイド８ｄで良好なショットキー接
合を形成し、チタンシリサイドによりコンタクト部の抵
抗を小さくする。従って、良好な特性を持ったショット
キーバリアダイオードを有し、前記コンタクト部のコン
タクト抵抗を低くして回路動作の高速化した半導体装置
を得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にショットキーバリアダイオード（以下ＳＢＤとい
う）を含む半導体装置に関するものである。
特にショットキーバリアダイオード（以下ＳＢＤとい
う）を含む半導体装置に関するものである。
【０００２】
【従来の技術】従来の半導体装置について図１３を用い
て説明する。図１３は半導体基板上に形成されたトラン
ジスタとＳＢＤの断面図である。図において、１は低濃
度ｐ型半導体基板、２ａ，２ｂは高濃度ｎ型埋め込み拡
散層、３ａ，３ｂは低濃度ｎ型エピタキシャル成長層、
４はｐ型拡散層、５は素子分離用酸化膜、６ａはＰ型ベ
ース層、６ｂはガードリングのＰ型拡散層、７は高濃度
ｎ型エミッタ層、８ａ，８ｂ，８ｃ，８ｄ，８ｅは白金
シリサイド（ＰｔＳｉ）膜、９ａ，９ｂ，９ｃ，９ｄ，
９ｅはそれぞれ配線を表す。図の右側の素子分離用酸化
膜５で囲まれた部分には、配線９ａ，９ｂ，９ｃをそれ
ぞれエミッタ、ベース、コレクタの配線とするｎｐｎト
ランジスタが形成され、左側の素子分離用酸化膜５で囲
まれた部分には、配線９ｄ，９ｅをそれぞれカソード及
びアノードの配線とするＳＢＤが形成されている。
て説明する。図１３は半導体基板上に形成されたトラン
ジスタとＳＢＤの断面図である。図において、１は低濃
度ｐ型半導体基板、２ａ，２ｂは高濃度ｎ型埋め込み拡
散層、３ａ，３ｂは低濃度ｎ型エピタキシャル成長層、
４はｐ型拡散層、５は素子分離用酸化膜、６ａはＰ型ベ
ース層、６ｂはガードリングのＰ型拡散層、７は高濃度
ｎ型エミッタ層、８ａ，８ｂ，８ｃ，８ｄ，８ｅは白金
シリサイド（ＰｔＳｉ）膜、９ａ，９ｂ，９ｃ，９ｄ，
９ｅはそれぞれ配線を表す。図の右側の素子分離用酸化
膜５で囲まれた部分には、配線９ａ，９ｂ，９ｃをそれ
ぞれエミッタ、ベース、コレクタの配線とするｎｐｎト
ランジスタが形成され、左側の素子分離用酸化膜５で囲
まれた部分には、配線９ｄ，９ｅをそれぞれカソード及
びアノードの配線とするＳＢＤが形成されている。
【０００３】半導体基板１上に高濃度ｎ型埋め込み層２
ａが形成され、高濃度ｎ型埋め込み層２ａの左端上部に
は、コンタクト部に白金シリサイド（ＰｔＳｉ）膜８ｃ
を有するコレクタの配線９ｃが形成されている。一方、
高濃度ｎ型埋め込み層２ａ上にコレクタ領域の低濃度ｎ
型エピタキシャル成長層３ａが形成され、その上にベー
ス層６ａが形成され、ベース層６ａの右上部には、コン
タクト部に白金シリサイド（ＰｔＳｉ）膜８ｂを有する
ベースの配線９ｂが形成され、ベース層６ａの左上部に
は、高濃度ｎ型層よりなるエミッタ層７が形成され、そ
の上にコンタクト部に白金シリサイド（ＰｔＳｉ）膜８
ａを有するエミッタの配線９ａが形成され、全体として
ｎｐｎトランジスタを形成している。
ａが形成され、高濃度ｎ型埋め込み層２ａの左端上部に
は、コンタクト部に白金シリサイド（ＰｔＳｉ）膜８ｃ
を有するコレクタの配線９ｃが形成されている。一方、
高濃度ｎ型埋め込み層２ａ上にコレクタ領域の低濃度ｎ
型エピタキシャル成長層３ａが形成され、その上にベー
ス層６ａが形成され、ベース層６ａの右上部には、コン
タクト部に白金シリサイド（ＰｔＳｉ）膜８ｂを有する
ベースの配線９ｂが形成され、ベース層６ａの左上部に
は、高濃度ｎ型層よりなるエミッタ層７が形成され、そ
の上にコンタクト部に白金シリサイド（ＰｔＳｉ）膜８
ａを有するエミッタの配線９ａが形成され、全体として
ｎｐｎトランジスタを形成している。
【０００４】一方、半導体基板１上に高濃度ｎ型埋め込
み層２ｂが形成され、高濃度ｎ型埋め込み層２ｂの左端
上部には、コンタクト部に白金シリサイド（ＰｔＳｉ）
膜８ｅを有するカソードの配線９ｅが形成されている。
一方、高濃度ｎ型埋め込み層２ｂ上にコレクタ領域の低
濃度ｎ型エピタキシャル成長層３ｂが形成され、低濃度
ｎ型エピタキシャル成長層３ｂ上には、トランジスタの
ベース層６ａと同時に形成されたガードリングの拡散層
６ｂが形成され、ガードリングの拡散層６ｂに囲まれた
領域に白金シリサイド（ＰｔＳｉ）膜８ｄが形成され、
低濃度ｎ型エピタキシャル成長層３ｂと白金シリサイド
（ＰｔＳｉ）膜８ｄとの界面でショットキー接合が形成
され、その上に、アノードの配線９ｄが形成され、全体
としてＳＢＤを形成している。また、トランジスタのベ
ース層６ａと同時に形成されたＳＢＤのガードリング拡
散層６ｂは、ＳＢＤの逆方向のリーク電流を低減してい
る。
み層２ｂが形成され、高濃度ｎ型埋め込み層２ｂの左端
上部には、コンタクト部に白金シリサイド（ＰｔＳｉ）
膜８ｅを有するカソードの配線９ｅが形成されている。
一方、高濃度ｎ型埋め込み層２ｂ上にコレクタ領域の低
濃度ｎ型エピタキシャル成長層３ｂが形成され、低濃度
ｎ型エピタキシャル成長層３ｂ上には、トランジスタの
ベース層６ａと同時に形成されたガードリングの拡散層
６ｂが形成され、ガードリングの拡散層６ｂに囲まれた
領域に白金シリサイド（ＰｔＳｉ）膜８ｄが形成され、
低濃度ｎ型エピタキシャル成長層３ｂと白金シリサイド
（ＰｔＳｉ）膜８ｄとの界面でショットキー接合が形成
され、その上に、アノードの配線９ｄが形成され、全体
としてＳＢＤを形成している。また、トランジスタのベ
ース層６ａと同時に形成されたＳＢＤのガードリング拡
散層６ｂは、ＳＢＤの逆方向のリーク電流を低減してい
る。
【０００５】従来、トランジスタの配線コンタクト部分
８ａ，８ｂ，８ｃには白金シリサイド（ＰｔＳｉ）がコ
ンタクト抵抗を下げる目的で用いられている。そして、
この白金シリサイド（ＰｔＳｉ）が不純物濃度の低いｎ
型シリコンと接すると、ショットキー接合が形成され
る。これを利用して形成されたＳＢＤを回路に取り入れ
て回路の高速化を図っている。
８ａ，８ｂ，８ｃには白金シリサイド（ＰｔＳｉ）がコ
ンタクト抵抗を下げる目的で用いられている。そして、
この白金シリサイド（ＰｔＳｉ）が不純物濃度の低いｎ
型シリコンと接すると、ショットキー接合が形成され
る。これを利用して形成されたＳＢＤを回路に取り入れ
て回路の高速化を図っている。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、トランジスタの配線コ
ンタクト部及びＳＢＤに用いられる白金シリサイド（Ｐ
ｔＳｉ）では、抵抗が高く、耐熱性が悪いという問題点
があった。その問題点を解消するため、従来より、白金
シリサイド（ＰｔＳｉ）に比べ抵抗が小さく、耐熱性の
良いチタンシリサイド（ＴｉＳｉ2 ）を用いたいという
要求があった。しかし、チタンシリサイド（ＴｉＳ
ｉ2 ）はバリアハイトが小さいため、低濃度ｎ型シリコ
ンに形成したとき、その順方向の立ち上り電圧が０．２
０Ｖ程度と非常に小さいという問題点があった。
上のように構成されているので、トランジスタの配線コ
ンタクト部及びＳＢＤに用いられる白金シリサイド（Ｐ
ｔＳｉ）では、抵抗が高く、耐熱性が悪いという問題点
があった。その問題点を解消するため、従来より、白金
シリサイド（ＰｔＳｉ）に比べ抵抗が小さく、耐熱性の
良いチタンシリサイド（ＴｉＳｉ2 ）を用いたいという
要求があった。しかし、チタンシリサイド（ＴｉＳ
ｉ2 ）はバリアハイトが小さいため、低濃度ｎ型シリコ
ンに形成したとき、その順方向の立ち上り電圧が０．２
０Ｖ程度と非常に小さいという問題点があった。
【０００７】また、チタンシリサイドを形成するとき、
従来より高い温度での処理が必要であり、平坦化のため
に用いられる不純物を多く含んだ絶縁膜より不純物が拡
散して、素子の特性を変化させるという問題点があっ
た。
従来より高い温度での処理が必要であり、平坦化のため
に用いられる不純物を多く含んだ絶縁膜より不純物が拡
散して、素子の特性を変化させるという問題点があっ
た。
【０００８】また、従来の半導体装置では、ＳＢＤは半
導体基板上にトランジスタと平面的に並べて同時に形成
されるため、高集積化の妨げになるという問題点があっ
た。
導体基板上にトランジスタと平面的に並べて同時に形成
されるため、高集積化の妨げになるという問題点があっ
た。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、トランジスタ等の配線コンタク
ト部の抵抗を低くすることにより、トランジスタの高速
化を図るとともに、良好な特性を持ったＳＢＤをも取り
入れることができ、また高集積化に適した半導体装置を
得ることを目的としており、更にこの半導体装置に適し
た製造方法を提供することを目的とする。
ためになされたもので、トランジスタ等の配線コンタク
ト部の抵抗を低くすることにより、トランジスタの高速
化を図るとともに、良好な特性を持ったＳＢＤをも取り
入れることができ、また高集積化に適した半導体装置を
得ることを目的としており、更にこの半導体装置に適し
た製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】第１の発明に係る半導体
装置は、半導体基板上に形成された素子の能動領域と配
線層とのコンタクト部に形成された第１の金属シリサイ
ド膜と、ショットキー接合を形成するため、前記半導体
基板上に形成された前記第１の金属シリサイド膜とは異
なる金属を含む第２の金属シリサイド膜とを備えて構成
されている。
装置は、半導体基板上に形成された素子の能動領域と配
線層とのコンタクト部に形成された第１の金属シリサイ
ド膜と、ショットキー接合を形成するため、前記半導体
基板上に形成された前記第１の金属シリサイド膜とは異
なる金属を含む第２の金属シリサイド膜とを備えて構成
されている。
【００１１】第２の発明に係る半導体装置の製造方法
は、半導体基板上に形成された素子の能動領域と配線層
とのコンタクト部に第１の金属シリサイド膜を形成する
工程と、前記第１の金属シリサイド膜を含む前記半導体
基板上に絶縁膜を堆積し、前記絶縁膜に開口部を形成
し、更に前記開口部にショットキー接合を形成するた
め、第１の金属シリサイド膜とは異なる金属を含む第２
の金属シリサイド膜を形成する工程と、前記第１の金属
シリサイド膜上の前記絶縁膜を開口し、該第１の金属シ
リサイド膜と前記第２の金属シリサイド膜とにそれぞれ
個別に接続した配線層を形成する工程とを備えて構成さ
れている。
は、半導体基板上に形成された素子の能動領域と配線層
とのコンタクト部に第１の金属シリサイド膜を形成する
工程と、前記第１の金属シリサイド膜を含む前記半導体
基板上に絶縁膜を堆積し、前記絶縁膜に開口部を形成
し、更に前記開口部にショットキー接合を形成するた
め、第１の金属シリサイド膜とは異なる金属を含む第２
の金属シリサイド膜を形成する工程と、前記第１の金属
シリサイド膜上の前記絶縁膜を開口し、該第１の金属シ
リサイド膜と前記第２の金属シリサイド膜とにそれぞれ
個別に接続した配線層を形成する工程とを備えて構成さ
れている。
【００１２】第３の発明に係る半導体装置は、半導体基
板上に形成されたショットキーバリアダイオードを有し
ており、前記半導体基板上に形成され、不純物を含まな
い第１の絶縁膜と、前記第１の絶縁膜上に形成された不
純物を含む第２の絶縁膜と、前記第２の絶縁膜上に形成
された不純物を含まない第３の絶縁膜とを含む多層絶縁
膜と、前記多層絶縁膜の開口部側壁を覆った不純物を含
まない絶縁物により形成されたサイドウォールと、前記
開口部に形成されたショットキー接合と、を備えて構成
されている。
板上に形成されたショットキーバリアダイオードを有し
ており、前記半導体基板上に形成され、不純物を含まな
い第１の絶縁膜と、前記第１の絶縁膜上に形成された不
純物を含む第２の絶縁膜と、前記第２の絶縁膜上に形成
された不純物を含まない第３の絶縁膜とを含む多層絶縁
膜と、前記多層絶縁膜の開口部側壁を覆った不純物を含
まない絶縁物により形成されたサイドウォールと、前記
開口部に形成されたショットキー接合と、を備えて構成
されている。
【００１３】第４の発明に係る半導体装置の製造方法
は、半導体基板上に不純物を含まない第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に不純物を含む第２
の絶縁膜を形成する工程と、前記第２の絶縁膜に熱処理
を施す工程と、前記第２の絶縁膜上に不純物を含まない
第３の絶縁膜を堆積する工程と、前記第１、第２、第３
の絶縁膜を開口する工程と、前記開口部の側壁に不純物
を含まない絶縁物によりサイドウォールを形成する工程
と、前記開口部にショットキー接合を形成する工程とを
備えて構成されている。
は、半導体基板上に不純物を含まない第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に不純物を含む第２
の絶縁膜を形成する工程と、前記第２の絶縁膜に熱処理
を施す工程と、前記第２の絶縁膜上に不純物を含まない
第３の絶縁膜を堆積する工程と、前記第１、第２、第３
の絶縁膜を開口する工程と、前記開口部の側壁に不純物
を含まない絶縁物によりサイドウォールを形成する工程
と、前記開口部にショットキー接合を形成する工程とを
備えて構成されている。
【００１４】第５の発明に係る半導体装置は、シリコン
または第１の金属シリサイド上に形成された金属薄膜
と、前記金属薄膜上に形成されたバリアメタル膜と、前
記バリアメタル膜上に形成された導体層と、前記シリコ
ンまたは第１の金属シリサイドと前記金属薄膜とが反応
してできた第２の金属シリサイドとを備えて構成されて
いる。
または第１の金属シリサイド上に形成された金属薄膜
と、前記金属薄膜上に形成されたバリアメタル膜と、前
記バリアメタル膜上に形成された導体層と、前記シリコ
ンまたは第１の金属シリサイドと前記金属薄膜とが反応
してできた第２の金属シリサイドとを備えて構成されて
いる。
【００１５】第６の発明に係る半導体装置は、絶縁膜上
に形成された低濃度不純物を有する半導体膜と、前記半
導体膜上に形成され該半導体膜とともにショットキー接
合を形成する金属シリサイド膜とを有するショットキー
バリアダイオードとを備えて構成されている。
に形成された低濃度不純物を有する半導体膜と、前記半
導体膜上に形成され該半導体膜とともにショットキー接
合を形成する金属シリサイド膜とを有するショットキー
バリアダイオードとを備えて構成されている。
【００１６】
【作用】第１の発明に係る半導体装置は、半導体基板上
に形成された素子の能動領域と配線層とのコンタクト部
に形成された第１の金属シリサイド膜と、ショットキー
接合を形成するため、前記半導体基板上に形成された前
記第１の金属シリサイド膜とは異なる金属を含む第２の
金属シリサイド膜とを備えて構成されているので、第１
の金属シリサイド膜で良好な特性、例えば適切なバリア
ハイト、を持ったショットキーバリアダイオードを形成
し、同時に第２の金属シリサイド膜によって素子の能動
領域と配線層のコンタクト抵抗を小さくできる。
に形成された素子の能動領域と配線層とのコンタクト部
に形成された第１の金属シリサイド膜と、ショットキー
接合を形成するため、前記半導体基板上に形成された前
記第１の金属シリサイド膜とは異なる金属を含む第２の
金属シリサイド膜とを備えて構成されているので、第１
の金属シリサイド膜で良好な特性、例えば適切なバリア
ハイト、を持ったショットキーバリアダイオードを形成
し、同時に第２の金属シリサイド膜によって素子の能動
領域と配線層のコンタクト抵抗を小さくできる。
【００１７】第２の発明に係る半導体装置の製造方法
は、半導体基板上に形成された素子の能動領域と配線層
とのコンタクト部に第１の金属シリサイド膜を形成する
工程と、前記第１の金属シリサイド膜を含む前記半導体
基板上に絶縁膜を堆積し、前記絶縁膜に開口部を形成
し、更に前記開口部にショットキー接合を形成するた
め、第１の金属シリサイド膜とは異なる金属を含む第２
の金属シリサイド膜を形成する工程とを備えて構成され
ているので、２つの異なる金属シリサイドを形成するた
めのマスクを形成する工程を省略することができ、第１
の金属シリサイド膜で良好な特性、例えば適切なバリア
ハイト、を持ったショットキーバリアダイオードを形成
し、同時に素子の能動領域と配線層のコンタクト抵抗を
小さくできる第２の金属シリサイド膜を容易に形成する
ことができる。
は、半導体基板上に形成された素子の能動領域と配線層
とのコンタクト部に第１の金属シリサイド膜を形成する
工程と、前記第１の金属シリサイド膜を含む前記半導体
基板上に絶縁膜を堆積し、前記絶縁膜に開口部を形成
し、更に前記開口部にショットキー接合を形成するた
め、第１の金属シリサイド膜とは異なる金属を含む第２
の金属シリサイド膜を形成する工程とを備えて構成され
ているので、２つの異なる金属シリサイドを形成するた
めのマスクを形成する工程を省略することができ、第１
の金属シリサイド膜で良好な特性、例えば適切なバリア
ハイト、を持ったショットキーバリアダイオードを形成
し、同時に素子の能動領域と配線層のコンタクト抵抗を
小さくできる第２の金属シリサイド膜を容易に形成する
ことができる。
【００１８】第３の発明に係る半導体装置は、半導体基
板上に形成されたショットキーバリアダイオードを有し
ており、前記半導体基板上に形成され、不純物を含む第
２の絶縁膜を含む多層絶縁膜と、前記多層絶縁膜の開口
部側壁を覆った不純物を含まない絶縁物により形成され
たサイドウォールと、前記開口部に形成されたショット
キー接合とを備えて構成されているので、前記ショット
キー接合部分に不純物が拡散することを防ぐことがで
き、ショットキーバリアダイオードの特性の劣化を防止
することができる。
板上に形成されたショットキーバリアダイオードを有し
ており、前記半導体基板上に形成され、不純物を含む第
２の絶縁膜を含む多層絶縁膜と、前記多層絶縁膜の開口
部側壁を覆った不純物を含まない絶縁物により形成され
たサイドウォールと、前記開口部に形成されたショット
キー接合とを備えて構成されているので、前記ショット
キー接合部分に不純物が拡散することを防ぐことがで
き、ショットキーバリアダイオードの特性の劣化を防止
することができる。
【００１９】第４の発明に係る半導体装置の製造方法
は、第１、第２、第３の絶縁膜の開口部の側壁に不純物
を含まない絶縁物によりサイドウォールを形成する工程
とを備えて構成されているので、製造工程において、前
記ショットキー接合部分に不純物が拡散することを防ぐ
ことができ、ショットキーバリアダイオードの特性の劣
化を防止することができる。
は、第１、第２、第３の絶縁膜の開口部の側壁に不純物
を含まない絶縁物によりサイドウォールを形成する工程
とを備えて構成されているので、製造工程において、前
記ショットキー接合部分に不純物が拡散することを防ぐ
ことができ、ショットキーバリアダイオードの特性の劣
化を防止することができる。
【００２０】第５の発明に係る半導体装置は、シリコン
または金属シリサイドと金属薄膜とが反応してできた金
属シリサイドを備えて構成されているので、コンタクト
抵抗を小さくすることができる。
または金属シリサイドと金属薄膜とが反応してできた金
属シリサイドを備えて構成されているので、コンタクト
抵抗を小さくすることができる。
【００２１】第６の発明に係る半導体装置は、絶縁膜上
に形成された低濃度不純物を有する半導体膜と、前記半
導体膜上に形成され該半導体膜とともにショットキー接
合を形成する金属シリサイド膜とを有するショットキー
バリアダイオードとを備えて構成されているので、例え
ば素子分離用の絶縁膜上にショットキーバリアダイオー
ドを形成することができ、ショットキーバリアダイオー
ドを従来利用されていなかった領域を利用して形成で
き、半導体基板を効率よく使用できる。
に形成された低濃度不純物を有する半導体膜と、前記半
導体膜上に形成され該半導体膜とともにショットキー接
合を形成する金属シリサイド膜とを有するショットキー
バリアダイオードとを備えて構成されているので、例え
ば素子分離用の絶縁膜上にショットキーバリアダイオー
ドを形成することができ、ショットキーバリアダイオー
ドを従来利用されていなかった領域を利用して形成で
き、半導体基板を効率よく使用できる。
【００２２】
【実施例】以下、この発明の第１実施例について、図１
乃至図６を用いて説明する。図１はこの発明の第１実施
例による半導体装置の断面図である。図１において、図
１３と同一符号は図１３と同一内容を示す。図におい
て、１７はｎ型不純物がドープされた多結晶シリコン、
８ｄは白金シリサイド（ＰｔＳｉ）膜、１８ａ〜１８ｅ
はチタンシリサイド（ＴｉＳｉ2 ）膜、１５は第２の絶
縁膜、９ａ〜９ｅは金属配線である。図の右側の素子分
離用酸化膜５で囲まれた部分には、配線９ａ，９ｂ，９
ｃをそれぞれエミッタ、ベース、コレクタの配線とする
ｎｐｎトランジスタが形成され、左側の素子分離用酸化
膜（第１の絶縁膜）５で囲まれた部分には、配線９ｄ，
９ｅをそれぞれカソード及びアノードの配線とするＳＢ
Ｄが形成されている。
乃至図６を用いて説明する。図１はこの発明の第１実施
例による半導体装置の断面図である。図１において、図
１３と同一符号は図１３と同一内容を示す。図におい
て、１７はｎ型不純物がドープされた多結晶シリコン、
８ｄは白金シリサイド（ＰｔＳｉ）膜、１８ａ〜１８ｅ
はチタンシリサイド（ＴｉＳｉ2 ）膜、１５は第２の絶
縁膜、９ａ〜９ｅは金属配線である。図の右側の素子分
離用酸化膜５で囲まれた部分には、配線９ａ，９ｂ，９
ｃをそれぞれエミッタ、ベース、コレクタの配線とする
ｎｐｎトランジスタが形成され、左側の素子分離用酸化
膜（第１の絶縁膜）５で囲まれた部分には、配線９ｄ，
９ｅをそれぞれカソード及びアノードの配線とするＳＢ
Ｄが形成されている。
【００２３】半導体基板１上の右側に高濃度ｎ型埋め込
み層２ａが形成され、高濃度ｎ型埋め込み層２ａの左端
上部には、コンタクト部にチタンシリサイド（ＴｉＳｉ
2 ）膜１８ｃを有するコレクタの配線９ｃが形成されて
いる。一方、高濃度ｎ型埋め込み層２ａ上にコレクタ領
域の低濃度ｎ型エピタキシャル成長層３ａが形成され、
その上にＰ型ベース層６ａが形成され、ベース層６ａの
右上部には、コンタクト部にチタンシリサイド（ＴｉＳ
ｉ2 ）膜１８ｂを有するベースの配線９ｂが形成され、
左上部には、高濃度ｎ型層よりなるエミッタ層７が形成
され、その上に多結晶シリコン１７が形成され、コンタ
クト部にチタンシリサイド（ＴｉＳｉ2 ）膜１８ａを有
するエミッタの配線９ａが形成され、全体としてｎｐｎ
トランジスタを形成している。
み層２ａが形成され、高濃度ｎ型埋め込み層２ａの左端
上部には、コンタクト部にチタンシリサイド（ＴｉＳｉ
2 ）膜１８ｃを有するコレクタの配線９ｃが形成されて
いる。一方、高濃度ｎ型埋め込み層２ａ上にコレクタ領
域の低濃度ｎ型エピタキシャル成長層３ａが形成され、
その上にＰ型ベース層６ａが形成され、ベース層６ａの
右上部には、コンタクト部にチタンシリサイド（ＴｉＳ
ｉ2 ）膜１８ｂを有するベースの配線９ｂが形成され、
左上部には、高濃度ｎ型層よりなるエミッタ層７が形成
され、その上に多結晶シリコン１７が形成され、コンタ
クト部にチタンシリサイド（ＴｉＳｉ2 ）膜１８ａを有
するエミッタの配線９ａが形成され、全体としてｎｐｎ
トランジスタを形成している。
【００２４】一方、半導体基板１上の左側に高濃度ｎ型
埋め込み層２ｂが形成され、高濃度ｎ型埋め込み層２ｂ
の左端上部には、コンタクト部にチタンシリサイド（Ｔ
ｉＳｉ2 ）膜１８ｅを有するカソードの配線９ｅが形成
されている。一方、高濃度ｎ型埋め込み層２ｂ上にコレ
クタ領域の低濃度ｎ型エピタキシャル成長層３ｂが形成
され、低濃度ｎ型エピタキシャル成長層３ｂ上には、ト
ランジスタのベース層６ａと同時に形成されたガードリ
ングのＰ型拡散層６ｂが形成され、ガードリングの拡散
層６ｂに囲まれた領域に白金シリサイド（ＰｔＳｉ）膜
８ｄが形成され、低濃度ｎ型エピタキシャル成長層３ｂ
と白金シリサイド（ＰｔＳｉ）膜８ｄとの界面でショッ
トキー接合が形成され、その上に、アノードの配線９ｄ
が形成され、全体としてＳＢＤを形成している。
埋め込み層２ｂが形成され、高濃度ｎ型埋め込み層２ｂ
の左端上部には、コンタクト部にチタンシリサイド（Ｔ
ｉＳｉ2 ）膜１８ｅを有するカソードの配線９ｅが形成
されている。一方、高濃度ｎ型埋め込み層２ｂ上にコレ
クタ領域の低濃度ｎ型エピタキシャル成長層３ｂが形成
され、低濃度ｎ型エピタキシャル成長層３ｂ上には、ト
ランジスタのベース層６ａと同時に形成されたガードリ
ングのＰ型拡散層６ｂが形成され、ガードリングの拡散
層６ｂに囲まれた領域に白金シリサイド（ＰｔＳｉ）膜
８ｄが形成され、低濃度ｎ型エピタキシャル成長層３ｂ
と白金シリサイド（ＰｔＳｉ）膜８ｄとの界面でショッ
トキー接合が形成され、その上に、アノードの配線９ｄ
が形成され、全体としてＳＢＤを形成している。
【００２５】このようにｎｐｎトランジスタの各コンタ
クト部分のチタンシリサイド膜１８ａ〜１８ｅ及びＳＢ
Ｄのカソードのコンタクト部のチタンシリサイド膜１８
ｅはチタンシリサイド（ＴｉＳｉ2 ）を形成して低抵抗
化するとともに、ショットキー接合を形成する領域８ｄ
は白金シリサイド（ＰｔＳｉ）を形成した構造となって
おり、良好なショットキーバリアダイオードが形成され
ている。
クト部分のチタンシリサイド膜１８ａ〜１８ｅ及びＳＢ
Ｄのカソードのコンタクト部のチタンシリサイド膜１８
ｅはチタンシリサイド（ＴｉＳｉ2 ）を形成して低抵抗
化するとともに、ショットキー接合を形成する領域８ｄ
は白金シリサイド（ＰｔＳｉ）を形成した構造となって
おり、良好なショットキーバリアダイオードが形成され
ている。
【００２６】次に、この発明の第１実施例による半導体
装置の製造方法を図２乃至図５を用いて説明する。ま
ず、従来の方法によりｎｐｎバイポーラトランジスタの
コレクタ領域３ａ、ベース層６ａ、エミッタ層７及びＳ
ＢＤのカソード領域３ｂとガードリング６ｂを形成した
後、ベース、エミッタ、コレクタ及びカソードのコンタ
クト部分の絶縁膜５を開口する。次に、エミッタのコン
タクト部に選択的に多結晶シリコン１７を堆積し、更に
全面にチタン（Ｔｉ）をスパッタ法を用いて堆積した
後、７００℃〜８００℃の温度でアニールを施すことに
より、チタン（Ｔｉ）と、シリコン（Ｓｉ）とを反応さ
せる。絶縁膜５上の未反応のチタン（Ｔｉ）は除去され
る。この様にしてチタンシリサイド（ＴｉＳｉ2）膜１
８ａ，１８ｂ，１８ｃ，１８ｅを形成した後、半導体基
板１の表面全面に第２の絶縁膜１５を堆積する（図
２）。
装置の製造方法を図２乃至図５を用いて説明する。ま
ず、従来の方法によりｎｐｎバイポーラトランジスタの
コレクタ領域３ａ、ベース層６ａ、エミッタ層７及びＳ
ＢＤのカソード領域３ｂとガードリング６ｂを形成した
後、ベース、エミッタ、コレクタ及びカソードのコンタ
クト部分の絶縁膜５を開口する。次に、エミッタのコン
タクト部に選択的に多結晶シリコン１７を堆積し、更に
全面にチタン（Ｔｉ）をスパッタ法を用いて堆積した
後、７００℃〜８００℃の温度でアニールを施すことに
より、チタン（Ｔｉ）と、シリコン（Ｓｉ）とを反応さ
せる。絶縁膜５上の未反応のチタン（Ｔｉ）は除去され
る。この様にしてチタンシリサイド（ＴｉＳｉ2）膜１
８ａ，１８ｂ，１８ｃ，１８ｅを形成した後、半導体基
板１の表面全面に第２の絶縁膜１５を堆積する（図
２）。
【００２７】次にショットキー接合を形成する領域８０
の絶縁膜１５を選択的に除去し、白金を形成するための
マスクとして使用する。白金２８をスパッタ法により全
面に堆積する（図３）。
の絶縁膜１５を選択的に除去し、白金を形成するための
マスクとして使用する。白金２８をスパッタ法により全
面に堆積する（図３）。
【００２８】次に６００℃程度の温度で熱処理を行い、
白金（Ｐｔ）とシリコン（Ｓｉ）が反応して、シリコン
（Ｓｉ）に接した白金（Ｐｔ）が白金シリサイド（Ｐｔ
Ｓｉ）に変化する。この様にして白金シリサイド膜８ｄ
が形成される。そして、未反応の白金（Ｐｔ）はウェッ
ト処理で取り除く（図４）。
白金（Ｐｔ）とシリコン（Ｓｉ）が反応して、シリコン
（Ｓｉ）に接した白金（Ｐｔ）が白金シリサイド（Ｐｔ
Ｓｉ）に変化する。この様にして白金シリサイド膜８ｄ
が形成される。そして、未反応の白金（Ｐｔ）はウェッ
ト処理で取り除く（図４）。
【００２９】次に、フォトレジスト１００を塗布し、チ
タンシリサイド（ＴｉＳｉ2 ）膜８ａ，８ｂ，８ｃ，８
ｄのコンタクト領域部分の絶縁膜１５を開口する（図
５）。続いてフォトレジスト１００を除去し、配線９
ａ，９ｂ，９ｃ，９ｄ，９ｅとなる配線層を形成して図
１に示す半導体装置となる。
タンシリサイド（ＴｉＳｉ2 ）膜８ａ，８ｂ，８ｃ，８
ｄのコンタクト領域部分の絶縁膜１５を開口する（図
５）。続いてフォトレジスト１００を除去し、配線９
ａ，９ｂ，９ｃ，９ｄ，９ｅとなる配線層を形成して図
１に示す半導体装置となる。
【００３０】次に配線層の望ましい構造について図６を
用いて説明する。図６は、図１に示したショットキー接
合部の断面図（図６（ａ））及びｎｐｎトランジスタの
コレクタ電極のコンタクト部の断面図（図６（ｂ），図
６（ｃ））である。図において、９１ｃ，９１ｄはチタ
ン（Ｔｉ）、９２ｃ，９２ｄは窒化チタン（ＴｉＮ）、
９３ｃ，９３ｄはアルミニウムシリコン、８１ｄはチタ
ン（Ｔｉ）と白金シリサイド（ＰｔＳｉ）との混合物、
８１ｃはチタンシリサイド（ＴｉＳｉ2 ）であり、その
他の図１と同一符号は図１と同一内容を示す。
用いて説明する。図６は、図１に示したショットキー接
合部の断面図（図６（ａ））及びｎｐｎトランジスタの
コレクタ電極のコンタクト部の断面図（図６（ｂ），図
６（ｃ））である。図において、９１ｃ，９１ｄはチタ
ン（Ｔｉ）、９２ｃ，９２ｄは窒化チタン（ＴｉＮ）、
９３ｃ，９３ｄはアルミニウムシリコン、８１ｄはチタ
ン（Ｔｉ）と白金シリサイド（ＰｔＳｉ）との混合物、
８１ｃはチタンシリサイド（ＴｉＳｉ2 ）であり、その
他の図１と同一符号は図１と同一内容を示す。
【００３１】ここで、窒化チタン（ＴｉＮ）９２ｃはア
ルミニウムシリコン９３ｃからのアルミニウムの拡散を
防ぐバリアの働きをする。この窒化チタン（ＴｉＮ）９
２ｃとチタンシリサイド（ＴｉＳｉ2 ）膜１８ｃを接す
るよりも、図６（ｂ）に示すように、窒化チタン（Ｔｉ
Ｎ）９２ｃの下にチタン（Ｔｉ）９１ｃを堆積してお
き、アニールを施してチタンシリサイド（ＴｉＳｉ2）
膜１８ｃと反応させる方法を用いるとよりコンタ抵抗の
低抵抗化をはかることができる。
ルミニウムシリコン９３ｃからのアルミニウムの拡散を
防ぐバリアの働きをする。この窒化チタン（ＴｉＮ）９
２ｃとチタンシリサイド（ＴｉＳｉ2 ）膜１８ｃを接す
るよりも、図６（ｂ）に示すように、窒化チタン（Ｔｉ
Ｎ）９２ｃの下にチタン（Ｔｉ）９１ｃを堆積してお
き、アニールを施してチタンシリサイド（ＴｉＳｉ2）
膜１８ｃと反応させる方法を用いるとよりコンタ抵抗の
低抵抗化をはかることができる。
【００３２】この場合、ＳＢＤのショットキー接合部に
おいても、図６（ａ）に示すように、白金シリサイド
（ＰｔＳｉ）膜８ｄを形成した領域に同じ構造の窒化チ
タン（ＴｉＮ）９２ｄ／チタン（Ｔｉ）９１ｄが堆積さ
れることとなる。しかし、チタン（Ｔｉ）９１ｄが白金
シリサイド（ＰｔＳｉ）膜８ｄよりも充分薄ければ、白
金シリサイド（ＰｔＳｉ）と反応してできた白金シリサ
イド（ＰｔＳｉ）とチタン（Ｔｉ）の混合物８１ｄがエ
ピキャタル成長層３ｂと白金シリサイド（ＰｔＳｉ）膜
８ｄとによって作られるショットキー接合部まで達する
ことはなく、影響を及ぼすことはない。そのため、１０
０から５００オングストロームの厚みのチタン（Ｔｉ）
の金属薄膜を用いることが適当である。
おいても、図６（ａ）に示すように、白金シリサイド
（ＰｔＳｉ）膜８ｄを形成した領域に同じ構造の窒化チ
タン（ＴｉＮ）９２ｄ／チタン（Ｔｉ）９１ｄが堆積さ
れることとなる。しかし、チタン（Ｔｉ）９１ｄが白金
シリサイド（ＰｔＳｉ）膜８ｄよりも充分薄ければ、白
金シリサイド（ＰｔＳｉ）と反応してできた白金シリサ
イド（ＰｔＳｉ）とチタン（Ｔｉ）の混合物８１ｄがエ
ピキャタル成長層３ｂと白金シリサイド（ＰｔＳｉ）膜
８ｄとによって作られるショットキー接合部まで達する
ことはなく、影響を及ぼすことはない。そのため、１０
０から５００オングストロームの厚みのチタン（Ｔｉ）
の金属薄膜を用いることが適当である。
【００３３】なお、図６（ｃ）に示すように、シリコン
（Ｓｉ）と配線層の最下層であるチタン（Ｔｉ）９１ｃ
とを反応させて、トランジスタのコンタクト部にチタン
シリサイド（ＴｉＳｉ2 ）８２ｃを形成してもよい。
（Ｓｉ）と配線層の最下層であるチタン（Ｔｉ）９１ｃ
とを反応させて、トランジスタのコンタクト部にチタン
シリサイド（ＴｉＳｉ2 ）８２ｃを形成してもよい。
【００３４】次に、第２実施例について、図７乃至図１
１を用いて説明する。図１１は、ＳＢＤのショットキー
接合部の断面図である。図１１において、２５はボロン
・リンを高濃度に含む酸化膜（以下ＢＰＳＧという）、
２６は不純物を含まない酸化膜、２７は不純物を含まな
い絶縁物で形成されたサイドウォール、３ｂはｎ- エピ
タキシャル成長層、６ｂはガードリング、８ｄは白金シ
リサイド（ＰｔＳｉ）、９ｄは配線である。この実施例
では、図１の第２の絶縁膜１５は酸化膜２５，２６より
構成されている。
１を用いて説明する。図１１は、ＳＢＤのショットキー
接合部の断面図である。図１１において、２５はボロン
・リンを高濃度に含む酸化膜（以下ＢＰＳＧという）、
２６は不純物を含まない酸化膜、２７は不純物を含まな
い絶縁物で形成されたサイドウォール、３ｂはｎ- エピ
タキシャル成長層、６ｂはガードリング、８ｄは白金シ
リサイド（ＰｔＳｉ）、９ｄは配線である。この実施例
では、図１の第２の絶縁膜１５は酸化膜２５，２６より
構成されている。
【００３５】第２の絶縁膜１５は、一般に、配線層の断
線を防ぐため、熱処理によりフローされて平坦化がなさ
れる。この場合、絶縁膜中に高濃度にボロン・リンをド
ープすることが行なわれている。
線を防ぐため、熱処理によりフローされて平坦化がなさ
れる。この場合、絶縁膜中に高濃度にボロン・リンをド
ープすることが行なわれている。
【００３６】しかし、このＢＰＳＧ２５が露出した状態
でシリサイドのための熱処理を行なうと、ショットキー
界面にこのボロンやリンがアウトディフュージョンする
可能性がある。そこで、ＢＰＳＧ２５を不純物を含まな
い酸化膜で覆うことが望ましい。
でシリサイドのための熱処理を行なうと、ショットキー
界面にこのボロンやリンがアウトディフュージョンする
可能性がある。そこで、ＢＰＳＧ２５を不純物を含まな
い酸化膜で覆うことが望ましい。
【００３７】まず、図７に示すよう、ガードリング６ｂ
を形成したｎ- エピタキシャル成長層３ｂ上に酸化膜５
を形成する。更に、酸化膜５の上にＢＰＳＧ膜２５、酸
化膜２６を順次堆積する。
を形成したｎ- エピタキシャル成長層３ｂ上に酸化膜５
を形成する。更に、酸化膜５の上にＢＰＳＧ膜２５、酸
化膜２６を順次堆積する。
【００３８】図８に示すように、ショットキー接合部３
０の酸化膜２６，ＢＰＳＧ膜２５，酸化膜５を異方性エ
ッチングにより選択的にエッチングして除去する。
０の酸化膜２６，ＢＰＳＧ膜２５，酸化膜５を異方性エ
ッチングにより選択的にエッチングして除去する。
【００３９】再度酸化膜を堆積し、異方性エッチングを
行なうことによって図９に示すように、酸化膜のサイド
ウォール２７を形成する。
行なうことによって図９に示すように、酸化膜のサイド
ウォール２７を形成する。
【００４０】次に、この状態で白金（Ｐｔ）をスパッタ
法により堆積し、熱処理を施して、図１０に示すよう
に、白金シリサイド（ＰｔＳｉ）膜８ｄを開口部３０の
内部に形成する。
法により堆積し、熱処理を施して、図１０に示すよう
に、白金シリサイド（ＰｔＳｉ）膜８ｄを開口部３０の
内部に形成する。
【００４１】以上の方法によって半導体装置を製造すれ
ば、シリサイドのための熱処理時にもＢＰＳＧ２５が露
出することはない。最後に配線９ｄ形成すれば、図１１
に示すようにＳＢＤのアノード部が形成される。
ば、シリサイドのための熱処理時にもＢＰＳＧ２５が露
出することはない。最後に配線９ｄ形成すれば、図１１
に示すようにＳＢＤのアノード部が形成される。
【００４２】以上、ＳＢＤを基板シリコン上に形成する
場合を述べてきたが、絶縁膜上に堆積されたシリコン膜
に形成することも可能である。これを第３実施例につい
て、図１２を用いて説明する。図１２は絶縁膜上に堆積
されたシリコン膜に形成されたＳＢＤの断面図である。
図において１はシリコン基板、５，５１，１５は絶縁
膜、６０はｎ- 型シリコン膜、６１はｎ+ 型シリコン
膜、６２はガードリング、６３は白金シリサイド（Ｐｔ
Ｓｉ）、９４はチタンシリサイド（ＴｉＳｉ2 ）、９
ｄ，９ｅは配線である。
場合を述べてきたが、絶縁膜上に堆積されたシリコン膜
に形成することも可能である。これを第３実施例につい
て、図１２を用いて説明する。図１２は絶縁膜上に堆積
されたシリコン膜に形成されたＳＢＤの断面図である。
図において１はシリコン基板、５，５１，１５は絶縁
膜、６０はｎ- 型シリコン膜、６１はｎ+ 型シリコン
膜、６２はガードリング、６３は白金シリサイド（Ｐｔ
Ｓｉ）、９４はチタンシリサイド（ＴｉＳｉ2 ）、９
ｄ，９ｅは配線である。
【００４３】白金シリサイド（ＰｔＳｉ）６３とｎ- 型
シリコン膜６０とによってショットキー接合が形成され
ている。このような構造にすることで、素子分離のため
だけに必要としていた非能動領域部を使用することがで
きるようになり、パターン密度の増大が図れる。また、
図１２では絶縁膜５の直下の半導体基板１には素子が形
成されていないが、ここに素子を配置し、三次元構造と
することもできる。
シリコン膜６０とによってショットキー接合が形成され
ている。このような構造にすることで、素子分離のため
だけに必要としていた非能動領域部を使用することがで
きるようになり、パターン密度の増大が図れる。また、
図１２では絶縁膜５の直下の半導体基板１には素子が形
成されていないが、ここに素子を配置し、三次元構造と
することもできる。
【００４４】なお第１〜第３実施例では、第１の金属シ
リサイドとしてチタンシリサイドを用いたがコンタクト
抵抗を下げれる金属シリサイド、チタンシリサイド以外
のものでもよく、例えばタングステンシリサイドでもよ
い。また、第２の金属として白金シリサイドを用いたが
良好なショットキー接合を形成できれば、他の金属シリ
サイドであってもよく上記実施例と同様の効果を奏す
る。
リサイドとしてチタンシリサイドを用いたがコンタクト
抵抗を下げれる金属シリサイド、チタンシリサイド以外
のものでもよく、例えばタングステンシリサイドでもよ
い。また、第２の金属として白金シリサイドを用いたが
良好なショットキー接合を形成できれば、他の金属シリ
サイドであってもよく上記実施例と同様の効果を奏す
る。
【００４５】
【発明の効果】以上のように、請求項１の発明による半
導体装置よれば、半導体基板上に形成された素子の能動
領域と配線層とのコンタクト部に形成された第１の金属
シリサイド膜と、ショットキー接合を形成するため、前
記半導体基板上に形成された前記第１の金属シリサイド
膜とは異なる金属を含む第２の金属シリサイド膜とを備
えて構成されているので、良好な特性を持ったショット
キーバリアダイオードを形成し、同時に素子の配線層の
コンタクト抵抗を小さくして半導体装置の回路の動作を
高速化できるという効果がある。
導体装置よれば、半導体基板上に形成された素子の能動
領域と配線層とのコンタクト部に形成された第１の金属
シリサイド膜と、ショットキー接合を形成するため、前
記半導体基板上に形成された前記第１の金属シリサイド
膜とは異なる金属を含む第２の金属シリサイド膜とを備
えて構成されているので、良好な特性を持ったショット
キーバリアダイオードを形成し、同時に素子の配線層の
コンタクト抵抗を小さくして半導体装置の回路の動作を
高速化できるという効果がある。
【００４６】請求項２の発明による半導体装置の製造方
法によれば、半導体基板上に形成された素子の能動領域
と配線層とのコンタクト部に第１の金属シリサイド膜を
形成する工程と、前記第１の金属シリサイド膜を含む前
記半導体基板上に絶縁膜を堆積し、前記絶縁膜に開口部
を形成し、更に前記開口部にショットキー接合を形成す
るため、第１の金属シリサイド膜とは異なる金属を含む
第２の金属シリサイド膜を形成する工程とを備えて構成
されているので、第１の金属シリサイド膜で良好な特性
を持ったショットキーバリアダイオードを形成し、同時
に素子の能動領域と配線層のコンタクト抵抗を小さくで
きる第２の金属シリサイド膜を容易に形成することがで
きるので、回路動作が高速化した半導体装置を容易に製
造できるという効果がある。
法によれば、半導体基板上に形成された素子の能動領域
と配線層とのコンタクト部に第１の金属シリサイド膜を
形成する工程と、前記第１の金属シリサイド膜を含む前
記半導体基板上に絶縁膜を堆積し、前記絶縁膜に開口部
を形成し、更に前記開口部にショットキー接合を形成す
るため、第１の金属シリサイド膜とは異なる金属を含む
第２の金属シリサイド膜を形成する工程とを備えて構成
されているので、第１の金属シリサイド膜で良好な特性
を持ったショットキーバリアダイオードを形成し、同時
に素子の能動領域と配線層のコンタクト抵抗を小さくで
きる第２の金属シリサイド膜を容易に形成することがで
きるので、回路動作が高速化した半導体装置を容易に製
造できるという効果がある。
【００４７】請求項３の発明による半導体装置によれ
ば、半導体基板上に形成されたショットキーバリアダイ
オードを有しており、前記半導体基板上に形成され、不
純物を含む第２の絶縁膜を含む多層絶縁膜と、前記多層
絶縁膜の開口部側壁を覆った不純物を含まない絶縁物に
より形成されたサイドウォールと、前記開口部に形成さ
れたショットキー接合とを備えて構成されているので、
ショットキーバリアダイオードの特性の劣化を防止する
ことができので、良好な特性を示すショットキーバリア
ダイオードを回路中に有し、半導体装置の回路動作を高
速化することができるという効果がある。
ば、半導体基板上に形成されたショットキーバリアダイ
オードを有しており、前記半導体基板上に形成され、不
純物を含む第２の絶縁膜を含む多層絶縁膜と、前記多層
絶縁膜の開口部側壁を覆った不純物を含まない絶縁物に
より形成されたサイドウォールと、前記開口部に形成さ
れたショットキー接合とを備えて構成されているので、
ショットキーバリアダイオードの特性の劣化を防止する
ことができので、良好な特性を示すショットキーバリア
ダイオードを回路中に有し、半導体装置の回路動作を高
速化することができるという効果がある。
【００４８】請求項４の発明による半導体装置の製造方
法によれば、第１、第２、第３の絶縁膜の開口部の側壁
に不純物を含まない絶縁物によりサイドウォールを形成
する工程とを備えて構成されているので、ショットキー
バリアダイオードの特性の劣化を防止することができ、
良好な特性を示すショットキーバリアダイオードを回路
中に有し、回路動作を高速化することができる半導体装
置を容易に製造することができるいう効果がある。
法によれば、第１、第２、第３の絶縁膜の開口部の側壁
に不純物を含まない絶縁物によりサイドウォールを形成
する工程とを備えて構成されているので、ショットキー
バリアダイオードの特性の劣化を防止することができ、
良好な特性を示すショットキーバリアダイオードを回路
中に有し、回路動作を高速化することができる半導体装
置を容易に製造することができるいう効果がある。
【００４９】請求項５の発明による半導体装置によれ
ば、シリコンまたは金属シリサイドと金属薄膜とが反応
してできた金属シリサイドを備えて構成されているの
で、コンタクト抵抗を小さくすることができ、半導体装
置の回路動作を高速化できるという効果がある。
ば、シリコンまたは金属シリサイドと金属薄膜とが反応
してできた金属シリサイドを備えて構成されているの
で、コンタクト抵抗を小さくすることができ、半導体装
置の回路動作を高速化できるという効果がある。
【００５０】請求項６の発明による半導体装置よれば、
絶縁膜上に形成された低濃度不純物を有する半導体膜
と、前記半導体膜上に形成され該半導体膜とともにショ
ットキー接合を形成する金属シリサイド膜とを有するシ
ョットキーバリアダイオードとを備えて構成されている
ので、例えば素子分離用の絶縁膜上にショットキーバリ
アダイオードを形成することができ、半導体基板を効率
よく使用して、半導体装置の集積度を向上することがで
きるという効果がある。
絶縁膜上に形成された低濃度不純物を有する半導体膜
と、前記半導体膜上に形成され該半導体膜とともにショ
ットキー接合を形成する金属シリサイド膜とを有するシ
ョットキーバリアダイオードとを備えて構成されている
ので、例えば素子分離用の絶縁膜上にショットキーバリ
アダイオードを形成することができ、半導体基板を効率
よく使用して、半導体装置の集積度を向上することがで
きるという効果がある。
【図１】この発明の第１実施例による半導体装置を示す
断面図である。
断面図である。
【図２】この発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図３】この発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図４】この発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図５】この発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図６】この発明の第１実施例による半導体装置のコン
タクト部周辺の断面図である。
タクト部周辺の断面図である。
【図７】この発明の第２実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図８】この発明の第２実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図９】この発明の第２実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１０】この発明の第２実施例による半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１１】この発明の第２実施例による半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１２】この発明の第３実施例による半導体装置の示
す断面図である。
す断面図である。
【図１３】従来の半導体装置を示す断面図である。
３ａ，３ｂ 低濃度ｎ型エピタキシャル層 ６ａ ベース層 ６ｂ ガードリング ７ エミッタ層 １７ ｎ型多結晶シリコン １８ａ，１８ｂ，１８ｃ，１８ｅ，６４，８１，８１ｄ
チタンシリサイド膜 ８ｄ，６３ 白金シリサイド膜 ９ａ，９ｂ，９ｃ，９ｄ，９ｅ 配線 ５，２６，２７ 不純物を含まない酸化膜 ２５ ＢＰＳＧ ９１ｃ チタン ９２ｃ 窒化チタン ９３ｃ シリコンアルミニウム
チタンシリサイド膜 ８ｄ，６３ 白金シリサイド膜 ９ａ，９ｂ，９ｃ，９ｄ，９ｅ 配線 ５，２６，２７ 不純物を含まない酸化膜 ２５ ＢＰＳＧ ９１ｃ チタン ９２ｃ 窒化チタン ９３ｃ シリコンアルミニウム
Claims (6)
- 【請求項１】 半導体基板上に形成された素子の能動領
域と配線層とのコンタクト部に形成された第１の金属シ
リサイド膜と、 ショットキー接合を形成するため、前記半導体基板上に
形成された前記第１の金属シリサイド膜とは異なる金属
を含む第２の金属シリサイド膜と、 を備えた半導体装置。 - 【請求項２】 半導体基板上に形成された素子の能動領
域と配線層とのコンタクト部に第１の金属シリサイド膜
を形成する工程と、 前記第１の金属シリサイド膜を含む前記半導体基板上に
絶縁膜を堆積し、前記絶縁膜に開口部を形成し、更に前
記開口部にショットキー接合を形成するため、第１の金
属シリサイド膜とは異なる金属を含む第２の金属シリサ
イド膜を形成する工程と、 前記第１の金属シリサイド膜上の前記絶縁膜を開口し、
該第１の金属シリサイド膜と前記第２の金属シリサイド
膜とにそれぞれ個別に接続した配線層を形成する工程
と、 を備えた半導体装置の製造方法。 - 【請求項３】 半導体基板上に形成されたショットキー
バリアダイオードを有する半導体装置において、 前記半導体基板上に形成され、不純物を含まない第１の
絶縁膜と、前記第１の絶縁膜上に形成された不純物を含
む第２の絶縁膜と、前記第２の絶縁膜上に形成された不
純物を含まない第３の絶縁膜とを含む多層絶縁膜と、 前記多層絶縁膜の開口部側壁を覆った不純物を含まない
絶縁物により形成されたサイドウォールと、 前記開口部に形成されたショットキー接合と、 を備えた半導体装置。 - 【請求項４】 半導体基板上に不純物を含まない第１の
絶縁膜を形成する工程と、 前記第１の絶縁膜上に不純物を含む第２の絶縁膜を形成
する工程と、 前記第２の絶縁膜に熱処理を施す工程と、 前記第２の絶縁膜上に不純物を含まない第３の絶縁膜を
堆積する工程と、 前記第１、第２、第３の絶縁膜を開口する工程と、 前記開口部の側壁に不純物を含まない絶縁物によりサイ
ドウォールを形成する工程と、 前記開口部にショットキー接合を形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項５】 シリコンまたは第１の金属シリサイド上
に形成された金属薄膜と、 前記金属薄膜上に形成されたバリアメタル膜と、 前記バリアメタル膜上に形成された導体層と、 前記シリコンまたは第１の金属シリサイドと前記金属薄
膜とが反応してできた第２の金属シリサイドと、 を備えた半導体装置。 - 【請求項６】 絶縁膜上に形成された低濃度不純物を有
する半導体膜と、 前記半導体膜上に形成され該半導体膜とともにショット
キー接合を形成する金属シリサイド膜とを有するショッ
トキーバリアダイオードと、 を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240841A JPH0582772A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240841A JPH0582772A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582772A true JPH0582772A (ja) | 1993-04-02 |
Family
ID=17065503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240841A Pending JPH0582772A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582772A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489743B1 (ko) * | 2001-02-02 | 2005-05-16 | 샤프 가부시키가이샤 | 반도체 집적회로 장치, 그 제조 방법, ｉｃ 모듈, ｉｃ 카드 |
| US6962222B2 (en) | 2000-08-10 | 2005-11-08 | Yanmar Agricultural Equipment Co., Ltd. | Mobile agricultural machinery |
| KR100763848B1 (ko) * | 2006-07-05 | 2007-10-05 | 삼성전자주식회사 | 쇼트키 다이오드 및 그 제조 방법 |
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| JP2010251772A (ja) * | 2002-06-13 | 2010-11-04 | Panasonic Corp | 半導体デバイス及びその製造方法 |
| JP2012124430A (ja) * | 2010-12-10 | 2012-06-28 | Rohm Co Ltd | 半導体装置および半導体パッケージ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5948958A (ja) * | 1982-08-12 | 1984-03-21 | シ−メンス・アクチエンゲゼルシヤフト | 半導体集積回路 |
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| JPS61142739A (ja) * | 1984-12-17 | 1986-06-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63244861A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置とその製造方法 |
-
1991
- 1991-09-20 JP JP3240841A patent/JPH0582772A/ja active Pending
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