JPH07142984A - 複数出力線を逐次的に駆動する方法とその装置 - Google Patents
複数出力線を逐次的に駆動する方法とその装置Info
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- JPH07142984A JPH07142984A JP3128299A JP12829991A JPH07142984A JP H07142984 A JPH07142984 A JP H07142984A JP 3128299 A JP3128299 A JP 3128299A JP 12829991 A JP12829991 A JP 12829991A JP H07142984 A JPH07142984 A JP H07142984A
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- 238000000034 method Methods 0.000 title description 3
- 239000000872 buffer Substances 0.000 claims abstract description 73
- 239000004065 semiconductor Substances 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 102200091804 rs104894738 Human genes 0.000 description 2
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- 230000007257 malfunction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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Abstract
(57)【要約】
【目的】 同時に出力ドライバを駆動することを防止す
る装置を含んだ出力ドライバ回路を与える。 【構成】 複数のデータ線を逐次的に駆動する半導体回
路が複数の出力バッファ（OB0 ないし OB5）を含んでお
り、該各出力バッファがビットデータ受信用入力端子(1
0 - 15)と、イネーブル端子（E0 - E5）と、出力端子(2
0 - 25)とを有する。遅延素子若しくは遅延バッファの
連鎖からなるタップ線付き遅延線がイネーブル信号(ENA
BLE)を受信し、二つ以上の出力バッファが同時作動しな
いように出力バッファの前記イネーブル端子にこのイネ
ーブル信号を与える。
る装置を含んだ出力ドライバ回路を与える。 【構成】 複数のデータ線を逐次的に駆動する半導体回
路が複数の出力バッファ（OB0 ないし OB5）を含んでお
り、該各出力バッファがビットデータ受信用入力端子(1
0 - 15)と、イネーブル端子（E0 - E5）と、出力端子(2
0 - 25)とを有する。遅延素子若しくは遅延バッファの
連鎖からなるタップ線付き遅延線がイネーブル信号(ENA
BLE)を受信し、二つ以上の出力バッファが同時作動しな
いように出力バッファの前記イネーブル端子にこのイネ
ーブル信号を与える。
Description
【０００１】
【産業上の利用分野】本発明は集積回路用の出力駆動回
路（ドライバー）に関し、特に多重バスにデータを与え
る複数の出力ビットドライバーの作動に時差を付ける方
法およびその装置に関する。
路（ドライバー）に関し、特に多重バスにデータを与え
る複数の出力ビットドライバーの作動に時差を付ける方
法およびその装置に関する。
【０００２】
【従来の技術】コンピューターの集積回路においては同
時に多数の信号を出力することがしばしば要求される。
ワードサイズおよびメモリサイズが増大するに伴い、集
積回路が支持しなければならない出力信号の数もまた増
大する。例えば、２メガバイトのメモリを持つ３２ビッ
トコンピューターは、３２ビットの信号をデータバスに
与え、２１ビットの情報をアドレスバスに与えるため
の、５３個以上の出力を同時に駆動できる集積回路を必
要としよう。もしもこの集積回路が支持しなければなら
ないアドレスおよびデータバス線が大きな容量負荷を持
っていれば、これほど多数の出力を同時に駆動しようと
すると内部電圧レベルのシフトを来たすので、メモリセ
ルを崩壊し、あるいは他の出力ドライバを一時的に誤動
作させる原因となることがある。もしも集積回路の出力
ドライバーがＣＭＯＳとかＴＴＬ技術等において要求さ
れるようにデータバスあるいはアドレスバス上に大きな
電圧変化を発生させなければならないときにはこれらの
好ましからざる結果を招く可能性はさらに増大する。
時に多数の信号を出力することがしばしば要求される。
ワードサイズおよびメモリサイズが増大するに伴い、集
積回路が支持しなければならない出力信号の数もまた増
大する。例えば、２メガバイトのメモリを持つ３２ビッ
トコンピューターは、３２ビットの信号をデータバスに
与え、２１ビットの情報をアドレスバスに与えるため
の、５３個以上の出力を同時に駆動できる集積回路を必
要としよう。もしもこの集積回路が支持しなければなら
ないアドレスおよびデータバス線が大きな容量負荷を持
っていれば、これほど多数の出力を同時に駆動しようと
すると内部電圧レベルのシフトを来たすので、メモリセ
ルを崩壊し、あるいは他の出力ドライバを一時的に誤動
作させる原因となることがある。もしも集積回路の出力
ドライバーがＣＭＯＳとかＴＴＬ技術等において要求さ
れるようにデータバスあるいはアドレスバス上に大きな
電圧変化を発生させなければならないときにはこれらの
好ましからざる結果を招く可能性はさらに増大する。
【０００３】上記の内部電圧レベルシフトを低減ないし
除去する一つの公知方法は、駆動する出力ドライバの数
を常時制限することである。任意時刻に駆動できるドラ
イバの正確な数はそれが支持しなければならない負荷に
依存する。すべてのドライバが駆動されるまでドライバ
を一時に数個づつ駆動するようにするならば、すべての
出力ドライバを短時間駆動させることができよう。しか
しながら一時に数個の出力を駆動することは集積回路上
においてのみならず出力バスの配線されている基板およ
び集積回路の接地バスにおいてクロストークが発生する
機会が増大し、その結果集積回路の内部論理セルその他
出力ドライバに影響を与える。もしもこれらスパイクが
大きいと論理セルの状態を変化させてしまい、あるいは
論理セルが一時的に誤まった値を発生するようにさせて
しまう。信号がシステムのリソースあるいはメモリ転送
の要求であると、このような故障は重大である。
除去する一つの公知方法は、駆動する出力ドライバの数
を常時制限することである。任意時刻に駆動できるドラ
イバの正確な数はそれが支持しなければならない負荷に
依存する。すべてのドライバが駆動されるまでドライバ
を一時に数個づつ駆動するようにするならば、すべての
出力ドライバを短時間駆動させることができよう。しか
しながら一時に数個の出力を駆動することは集積回路上
においてのみならず出力バスの配線されている基板およ
び集積回路の接地バスにおいてクロストークが発生する
機会が増大し、その結果集積回路の内部論理セルその他
出力ドライバに影響を与える。もしもこれらスパイクが
大きいと論理セルの状態を変化させてしまい、あるいは
論理セルが一時的に誤まった値を発生するようにさせて
しまう。信号がシステムのリソースあるいはメモリ転送
の要求であると、このような故障は重大である。
【０００４】
【発明が解決しようとする課題】本発明はこうした従来
技術の困難に鑑みてなされたものである。すなわち本発
明は上記欠点のない新規かつ改良された駆動回路を与え
ることを課題とする。
技術の困難に鑑みてなされたものである。すなわち本発
明は上記欠点のない新規かつ改良された駆動回路を与え
ることを課題とする。
【０００５】また本発明は同時に出力ドライバを駆動す
ることを防止する装置を含んだ出力ドライバ回路を与え
ることを課題とする。
ることを防止する装置を含んだ出力ドライバ回路を与え
ることを課題とする。
【０００６】さらにまた本発明は集積回路中に含め得る
そのような回路を与えることを課題とする。
そのような回路を与えることを課題とする。
【０００７】さらにまた本発明は集積回路内でノイズス
パイクおよび内部電圧変動が除去されるよう、複数の出
力ドライバを逐次的に作動させる集積回路出力ドライバ
回路を与えることを課題とする。
パイクおよび内部電圧変動が除去されるよう、複数の出
力ドライバを逐次的に作動させる集積回路出力ドライバ
回路を与えることを課題とする。
【０００８】
【課題を解決するための手段】上記課題達成のため、本
発明は以下に述べる複数データ線を逐次的に駆動する出
力ドライバ回路を与える。この回路は、複数の出力バッ
ファであって各出力バッファがビットデータを受信する
ための入力端子と、イネーブル端子と、複数データ線の
対応の一データ線にそれぞれ接続される出力端子とを含
んだ出力バッファと、二つ以上の出力バッファが同時に
作動されることがないようにイネーブル信号を出力バッ
ファのイネーブル端子に逐次的に印加する装置とを含
む。各出力バッファはそのイネーブル端子において受信
したイネーブル信号に応答し、受信したビットデータを
その対応のデータ線に与える。
発明は以下に述べる複数データ線を逐次的に駆動する出
力ドライバ回路を与える。この回路は、複数の出力バッ
ファであって各出力バッファがビットデータを受信する
ための入力端子と、イネーブル端子と、複数データ線の
対応の一データ線にそれぞれ接続される出力端子とを含
んだ出力バッファと、二つ以上の出力バッファが同時に
作動されることがないようにイネーブル信号を出力バッ
ファのイネーブル端子に逐次的に印加する装置とを含
む。各出力バッファはそのイネーブル端子において受信
したイネーブル信号に応答し、受信したビットデータを
その対応のデータ線に与える。
【０００９】下記の実施例では出力バッファのイネーブ
ル端子にイネーブル信号を逐次的に印加する装置は、連
鎖を形成する一体的に逐次接続された複数の遅延素子を
含んでおり、これら遅延素子各々は、信号を受信する入
力端と、当該入力端に受信した信号の遅延信号を与える
出力端とを有する。連鎖の最初の遅延素子は遅延なしの
イネーブル信号を受信するように接続され、各後続遅延
素子はその入力として先行の遅延素子の出力を受信する
ように接続される。従って各遅延素子は最初の遅延素子
が受信したイネーブル信号にそれぞれ異なった遅延度を
与えた遅延信号を発生する。各遅延素子の出力は複数遅
延線のうちの対応の一遅延線に与えられる。
ル端子にイネーブル信号を逐次的に印加する装置は、連
鎖を形成する一体的に逐次接続された複数の遅延素子を
含んでおり、これら遅延素子各々は、信号を受信する入
力端と、当該入力端に受信した信号の遅延信号を与える
出力端とを有する。連鎖の最初の遅延素子は遅延なしの
イネーブル信号を受信するように接続され、各後続遅延
素子はその入力として先行の遅延素子の出力を受信する
ように接続される。従って各遅延素子は最初の遅延素子
が受信したイネーブル信号にそれぞれ異なった遅延度を
与えた遅延信号を発生する。各遅延素子の出力は複数遅
延線のうちの対応の一遅延線に与えられる。
【００１０】本発明の上記課題および特徴は以下の説明
および添付の図面から明かとなろう。
および添付の図面から明かとなろう。
【００１１】
【実施例】図１には集積回路チップに使用する複数の出
力バッファＯＢ０からＯＢ５までが示されている。各出
力バッファはチップ内の回路（図示してなし）から内部
データ出力信号を受信し、その出力端に緩衝済みの出力
信号を発生する。この出力信号はチップ外の回路に与え
られる。データ入力端子および緩衝済み出力端子に加え
て出力バッファＯＢ０ないしＯＢ５はそれぞれ、図１に
おいてＥ０ないしＥ５で示す各イネーブル信号入力端子
を含む。図１に関して上に述べた出力バッファ回路は当
業者には周知である。
力バッファＯＢ０からＯＢ５までが示されている。各出
力バッファはチップ内の回路（図示してなし）から内部
データ出力信号を受信し、その出力端に緩衝済みの出力
信号を発生する。この出力信号はチップ外の回路に与え
られる。データ入力端子および緩衝済み出力端子に加え
て出力バッファＯＢ０ないしＯＢ５はそれぞれ、図１に
おいてＥ０ないしＥ５で示す各イネーブル信号入力端子
を含む。図１に関して上に述べた出力バッファ回路は当
業者には周知である。
【００１２】図１に示す本発明の実施例は、バッファの
連鎖を形成する一体的に直列接続された複数の遅延バッ
ファＤ０ないしＤ５を含んでいる。各バッファは論理信
号を受信するための入力端と、その受信論理信号を遅延
して出力するための出力端とを含む。遅延バッファＤ０
はこの遅延連鎖の最初のバッファで、集積回路チップ内
の回路網から導体３０を介してイネーブル信号を受信す
る。遅延バッファＤ０の出力は、遅延連鎖の第二バッフ
ァである遅延バッファＤ１の入力端に与えられる。遅延
連鎖内の各遅延バッファはその入力としてそれに先行す
る遅延バッファの出力を受信するように接続される。
連鎖を形成する一体的に直列接続された複数の遅延バッ
ファＤ０ないしＤ５を含んでいる。各バッファは論理信
号を受信するための入力端と、その受信論理信号を遅延
して出力するための出力端とを含む。遅延バッファＤ０
はこの遅延連鎖の最初のバッファで、集積回路チップ内
の回路網から導体３０を介してイネーブル信号を受信す
る。遅延バッファＤ０の出力は、遅延連鎖の第二バッフ
ァである遅延バッファＤ１の入力端に与えられる。遅延
連鎖内の各遅延バッファはその入力としてそれに先行す
る遅延バッファの出力を受信するように接続される。
【００１３】遅延バッファＤ０ないしＤ５の出力は後続
の遅延バッファの入力端に接続されることに加えて、こ
の順に、出力バッファＯＢ０ないしＯＢ５のイネーブル
端子Ｅ０ないしＥ５にそれぞれ接続される。従って図１
に示すように導体３０と出力バッファＯＢ０の間には１
個の遅延バッファＤ０が接続され、イネーブル端子Ｅ１
の前に２個の遅延バッファＤ０およびＤ１が設けられ、
イネーブル端子Ｅ２の前に３個の遅延バッファＤ０ない
しＤ２が設けられ、イネーブル端子Ｅ３の前に４個の遅
延バッファＤ０ないしＤ３が設けられ、イネーブル端子
Ｅ４の前に５個の遅延バッファＤ０ないしＤ４が設けら
れ、導体３０と出力バッファＯＢ５用のイネーブル端子
との間には全部で６個の遅延バッファが直列に接続され
ている。
の遅延バッファの入力端に接続されることに加えて、こ
の順に、出力バッファＯＢ０ないしＯＢ５のイネーブル
端子Ｅ０ないしＥ５にそれぞれ接続される。従って図１
に示すように導体３０と出力バッファＯＢ０の間には１
個の遅延バッファＤ０が接続され、イネーブル端子Ｅ１
の前に２個の遅延バッファＤ０およびＤ１が設けられ、
イネーブル端子Ｅ２の前に３個の遅延バッファＤ０ない
しＤ２が設けられ、イネーブル端子Ｅ３の前に４個の遅
延バッファＤ０ないしＤ３が設けられ、イネーブル端子
Ｅ４の前に５個の遅延バッファＤ０ないしＤ４が設けら
れ、導体３０と出力バッファＯＢ５用のイネーブル端子
との間には全部で６個の遅延バッファが直列に接続され
ている。
【００１４】図１には６個の出力バッファと６個の遅延
バッファとが図示されているが、出力バッファおよび遅
延バッファはこれより多数でも少数でも本発明の出力バ
ッファ回路に含めることができることを了解されたい。
例えばもしも本出力バッファ回路に関連した集積回路が
４バイトワード出力を発生するとすると、３２個の出力
ドライバが必要となろう。またエラー訂正コード（erro
r correction code、ECC) 用のドライバ、出力端子、入
力端子もさらに必要となろう。図上、６個の出力バッフ
ァは出力バッファ回路の最初の６個の出力バッファを示
すものである。同様に６個の遅延バッファは遅延連鎖内
の最初の６個のバッファを示すものである。図１に示す
導体４０は遅延バッファＤ５の出力を次の連鎖内遅延バ
ッファに接続するために設けられている。
バッファとが図示されているが、出力バッファおよび遅
延バッファはこれより多数でも少数でも本発明の出力バ
ッファ回路に含めることができることを了解されたい。
例えばもしも本出力バッファ回路に関連した集積回路が
４バイトワード出力を発生するとすると、３２個の出力
ドライバが必要となろう。またエラー訂正コード（erro
r correction code、ECC) 用のドライバ、出力端子、入
力端子もさらに必要となろう。図上、６個の出力バッフ
ァは出力バッファ回路の最初の６個の出力バッファを示
すものである。同様に６個の遅延バッファは遅延連鎖内
の最初の６個のバッファを示すものである。図１に示す
導体４０は遅延バッファＤ５の出力を次の連鎖内遅延バ
ッファに接続するために設けられている。
【００１５】本発明の好ましい実施例では遅延バッファ
Ｄ０ないしＤ５はそれぞれ、例えば１６０ピコ秒の等量
の遅延を生ずる。それゆえ、バッファＤ０ないしＤ５の
出力端に生ずる遅延はそれぞれ１６０ピコ秒、３２０ピ
コ秒、４８０ピコ秒、６４０ピコ秒、８００ピコ秒、お
よび９６０ピコ秒である。
Ｄ０ないしＤ５はそれぞれ、例えば１６０ピコ秒の等量
の遅延を生ずる。それゆえ、バッファＤ０ないしＤ５の
出力端に生ずる遅延はそれぞれ１６０ピコ秒、３２０ピ
コ秒、４８０ピコ秒、６４０ピコ秒、８００ピコ秒、お
よび９６０ピコ秒である。
【００１６】作動上、集積回路の内部回路網は出力バッ
ファＯＢ０ないしＯＢ５に導体１０ないし１５を介して
それぞれ内部データ出力信号ＯＵＴ０ないしＯＵＴ５を
与え、また導体３０を介して遅延バッファＤ０にイネー
ブル信号を与える。１６０ピコ秒の最初の遅延の後、端
子Ｅ０に遅延イネーブル信号が与えられるが、これが出
力バッファＯＢ０を作動させ、信号ＯＵＴ０の緩衝済み
遅延信号（これはＢＯＵＴ０と表記されている）を出力
導体２０に与える。３２０ピコ秒の遅延の後、出力バッ
ファＯＢ１が作動され、信号ＯＵＴ１を緩衝した信号Ｂ
ＯＵＴ１が出力導体２１に与えられる。同様の順序で残
りの出力バッファが作動され、それぞれ４８０ピコ秒、
６４０ピコ秒、８００ピコ秒、および９６０ピコ秒後に
出力線２２ないし２５に緩衝済み信号ＢＯＵＴ２ないし
ＢＯＵＴ５が与えられる。９６０ピコ秒後にすべての出
力バッファが作動状態に入る。大抵の用途において、遅
延回路を含めた当該システムの１クロックサイクル内に
すべての出力バッファを作動化して有効な出力信号を与
えるように遅延時間を選択することが重要である。
ファＯＢ０ないしＯＢ５に導体１０ないし１５を介して
それぞれ内部データ出力信号ＯＵＴ０ないしＯＵＴ５を
与え、また導体３０を介して遅延バッファＤ０にイネー
ブル信号を与える。１６０ピコ秒の最初の遅延の後、端
子Ｅ０に遅延イネーブル信号が与えられるが、これが出
力バッファＯＢ０を作動させ、信号ＯＵＴ０の緩衝済み
遅延信号（これはＢＯＵＴ０と表記されている）を出力
導体２０に与える。３２０ピコ秒の遅延の後、出力バッ
ファＯＢ１が作動され、信号ＯＵＴ１を緩衝した信号Ｂ
ＯＵＴ１が出力導体２１に与えられる。同様の順序で残
りの出力バッファが作動され、それぞれ４８０ピコ秒、
６４０ピコ秒、８００ピコ秒、および９６０ピコ秒後に
出力線２２ないし２５に緩衝済み信号ＢＯＵＴ２ないし
ＢＯＵＴ５が与えられる。９６０ピコ秒後にすべての出
力バッファが作動状態に入る。大抵の用途において、遅
延回路を含めた当該システムの１クロックサイクル内に
すべての出力バッファを作動化して有効な出力信号を与
えるように遅延時間を選択することが重要である。
【００１７】従って、本発明によれば、二つ以上の出力
ドライバが同時刻に作動されることがなく、それゆえ当
該関連の論理回路網内におけるノイズスパイクや内部電
圧変動を除去することのできる出力ドライバ回路が与え
られることが了解できよう。これらの出力ドライバ回路
および遅延装置は、集積回路中に直ちに含められる複数
の出力バッファおよび遅延バッファを含んでいる。
ドライバが同時刻に作動されることがなく、それゆえ当
該関連の論理回路網内におけるノイズスパイクや内部電
圧変動を除去することのできる出力ドライバ回路が与え
られることが了解できよう。これらの出力ドライバ回路
および遅延装置は、集積回路中に直ちに含められる複数
の出力バッファおよび遅延バッファを含んでいる。
【００１８】本発明は好ましい実施例について説明した
が、種々の設計変更が上記特許請求の範囲内でできるこ
とを了解されたい。例えば出力バッファの作動の順序お
よびタイミングが変更できる。遅延バッファは出力バッ
ファＯＢ０のイネーブル端子の前に接続する必要はな
い。この最初の出力バッファは遅延前のイネーブル信号
を受信するように接続することができる。さらにもしも
ノイズスパイクおよび電圧変動が顕著でなければこれら
バッファは組にして若しくは対にして駆動することがで
き、従って回路網に要求された遅延バッファ数を低減で
きる。また、ここに述べた回路網はＣＭＯＳ、ＴＴＬそ
の他の論理技術に適用することができる。
が、種々の設計変更が上記特許請求の範囲内でできるこ
とを了解されたい。例えば出力バッファの作動の順序お
よびタイミングが変更できる。遅延バッファは出力バッ
ファＯＢ０のイネーブル端子の前に接続する必要はな
い。この最初の出力バッファは遅延前のイネーブル信号
を受信するように接続することができる。さらにもしも
ノイズスパイクおよび電圧変動が顕著でなければこれら
バッファは組にして若しくは対にして駆動することがで
き、従って回路網に要求された遅延バッファ数を低減で
きる。また、ここに述べた回路網はＣＭＯＳ、ＴＴＬそ
の他の論理技術に適用することができる。
【図１】図１は本発明による出力ドライバ回路のブロッ
ク線図である。
ク線図である。
１０-１５ ビットデータ受信用入力端
子 Ｅ０-Ｅ５ イネーブル端子 ２０-２５ 出力端子 ENABLE イネーブル信号 OUT0 - OUT5 出力信号 BOUT0 - BOUT5 緩衝済み遅延信号 E0 - E5 イネーブル信号入力端子 OB0 - OB5 出力バッファ
子 Ｅ０-Ｅ５ イネーブル端子 ２０-２５ 出力端子 ENABLE イネーブル信号 OUT0 - OUT5 出力信号 BOUT0 - BOUT5 緩衝済み遅延信号 E0 - E5 イネーブル信号入力端子 OB0 - OB5 出力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 Ｈ０４Ｌ 25/02 Ｊ 9199−5Ｋ Ｇ１１Ｃ 11/34 ３４１ Ｚ ３４１ Ａ 8839−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｎ
Claims (1)
- 【請求項１】 複数のデータ線を駆動する出力駆動回路
において、 複数の出力バッファであって各該出力バッファが前記デ
ータ線の一つにそれぞれ対応するようにされると共に、
各該出力バッファがビットデータを受信するための入力
端子と、イネーブル端子と、該イネーブル端子にて受信
した信号に応答して当該対応のデータ線に対し該受信し
た信号を出力するための出力端子とを備えている出力バ
ッファと、 二つ以上の出力バッファが同時に作動されることがない
ように該イネーブル端子にイネーブル信号を逐次的に印
加する装置とを含むことを特徴とする複数データ線駆動
用出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52000590A | 1990-05-07 | 1990-05-07 | |
| US520005 | 1990-05-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142984A true JPH07142984A (ja) | 1995-06-02 |
Family
ID=24070792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128299A Pending JPH07142984A (ja) | 1990-05-07 | 1991-05-02 | 複数出力線を逐次的に駆動する方法とその装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0456419A3 (ja) |
| JP (1) | JPH07142984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745053B1 (ko) * | 2001-04-10 | 2007-08-01 | 주식회사 하이닉스반도체 | 출력 구동 회로 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917226B2 (en) | 2003-05-02 | 2005-07-12 | Potentia Semiconductor, Inc. | Transformer coupling arrangement and method using a plurality of drivers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121523A (ja) * | 1984-11-16 | 1986-06-09 | Mitsubishi Electric Corp | 論理集積回路装置 |
| JPS62232620A (ja) * | 1986-04-02 | 1987-10-13 | Sharp Corp | 液晶表示装置 |
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-
1991
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745053B1 (ko) * | 2001-04-10 | 2007-08-01 | 주식회사 하이닉스반도체 | 출력 구동 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0456419A3 (en) | 1991-12-27 |
| EP0456419A2 (en) | 1991-11-13 |
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