JPH07143109A - クロック位相自動選択方式 - Google Patents
クロック位相自動選択方式Info
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- JPH07143109A JPH07143109A JP5283801A JP28380193A JPH07143109A JP H07143109 A JPH07143109 A JP H07143109A JP 5283801 A JP5283801 A JP 5283801A JP 28380193 A JP28380193 A JP 28380193A JP H07143109 A JPH07143109 A JP H07143109A
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- signal
- clock signal
- phase
- output
- circuit
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Abstract
(57)【要約】
【目的】外部クロック信号に同期した入力データ信号を
自動的に内部クロック信号に同期した乗せ替えクロック
信号で読み込んだデータ信号に乗せ替える。 【構成】このクロック位相自動選択方式は、外部クロッ
ク信号ａと内部クロック信号ｂとの位相を比較して位相
比較出力信号ｃを出力する位相比較回路１と、位相比較
出力信号ｃを積分した積分波形信号ｄを基準電圧と比較
判定してレベル比較判定出力信号ｅを出力する積分回路
２およびレベル比較判定回路３から成るクロック位相判
定手段と、レベル比較判定出力信号ｅに制御されて内部
クロック信号ｂおよび極性反転内部クロック信号ｆのい
ずれかを選択して乗せ替えクロック信号ｇを出力する極
性反転回路４および選択回路５から成る信号選択手段と
を備える。また、選択回路５からの乗せ替えクロック信
号ｇにより入力データｈを読み込んでラッチし出力デー
タ信号ｋを出力するラッチ回路６を備える。
自動的に内部クロック信号に同期した乗せ替えクロック
信号で読み込んだデータ信号に乗せ替える。 【構成】このクロック位相自動選択方式は、外部クロッ
ク信号ａと内部クロック信号ｂとの位相を比較して位相
比較出力信号ｃを出力する位相比較回路１と、位相比較
出力信号ｃを積分した積分波形信号ｄを基準電圧と比較
判定してレベル比較判定出力信号ｅを出力する積分回路
２およびレベル比較判定回路３から成るクロック位相判
定手段と、レベル比較判定出力信号ｅに制御されて内部
クロック信号ｂおよび極性反転内部クロック信号ｆのい
ずれかを選択して乗せ替えクロック信号ｇを出力する極
性反転回路４および選択回路５から成る信号選択手段と
を備える。また、選択回路５からの乗せ替えクロック信
号ｇにより入力データｈを読み込んでラッチし出力デー
タ信号ｋを出力するラッチ回路６を備える。
Description
【０００１】
【産業上の利用分野】本発明はクロック位相自動選択方
式に関し、特に外部クロック信号に同期して動作するデ
ィジタル通信機器において、外部クロック信号に同期し
た入力データ信号を自動的に内部クロック信号に同期し
た乗せ替えクロック信号で読み込んだデータ信号に乗せ
替えるクロック位相自動選択方式に関する。
式に関し、特に外部クロック信号に同期して動作するデ
ィジタル通信機器において、外部クロック信号に同期し
た入力データ信号を自動的に内部クロック信号に同期し
た乗せ替えクロック信号で読み込んだデータ信号に乗せ
替えるクロック位相自動選択方式に関する。
【０００２】
【従来の技術】従来のクロック位相自動選択方式の特開
平１−１６６６３３号公報記載のビット位相同期回路
は、図１５の回路図を参照すると、クロック入力端ＣＫ
に外部クロック入力端Ｗを通して入力される装置外部か
らの外部クロック信号αの周期およびパルス幅を各各２
倍にして出力端Ｑにクロック信号βを出力するとともに
出力端Ｑの否定値端にクロック信号βとは逆極性のクロ
ック信号γを出力するＤ形フリップフロップ５０と、Ｄ
形フリップフロップ５０の出力端Ｑからのクロック信号
βと内部クロック入力端Ｐを通して入力される装置内の
内部クロック信号εとの論理積をとり論理積信号ηを出
力するアンド回路５３と、Ｄ形フリップフロップ５０の
出力端Ｑの否定値端からのクロック信号γと内部クロッ
ク入力端Ｐを通して入力される装置内の内部クロック信
号εとの論理積をとり論理積信号θを出力するアンド回
路５４と、セット入力端Ｓにアンド回路５３からの論理
積信号ηを入力されかつリセット入力端Ｒにアンド回路
５４からの論理積信号θを入力されて論理積信号ηの立
ち上がりエッジでセットされ論理積信号θの立ち上がり
エッジでリセットされてセット−リセット信号λを出力
するＲ−Ｓフリップフロップ５５と、データ入力端Ｄに
Ｒ−Ｓフリップフロップ５５の出力端Ｑからのセット−
リセット信号λを入力されかつクロック入力端ＣＫに内
部クロック入力端Ｐからの装置内内部クロック信号εを
入力されて内部クロック信号εの立ち上がりエッジでセ
ット−リセット信号λを打ち抜き読み込んでラッチし出
力端Ｑに内部クロック信号εに同期したパルス幅および
周期が内部クロック信号εの各各２倍のクロック信号ρ
を出力するとともに出力端Ｑの否定値端にクロック信号
ρとは逆極性のクロック信号σを出力するフリップフロ
ップ５６と、データ入力端Ｄにデータ入力端Ｘを通して
装置外部からの入力データ信号δを入力されかつクロッ
ク入力端ＣＫにＤ形フリップフロップ５０の出力端Ｑか
らのクロック信号βを入力されてクロック信号βの立ち
上がりエッジで入力データ信号δを打ち抜き読み込んで
ラッチし出力端Ｑにデータ信号μを出力するＤ形フリッ
プフロップ５１と、データ入力端Ｄにデータ入力端Ｘを
通して入力される装置外部からの入力データ信号δを入
力されかつクロック入力端ＣＫにＤ形フリップフロップ
５０の出力端Ｑの否定値端からのクロック信号γを入力
されてクロック信号γの立ち上がりエッジで入力データ
信号δを打ち抜き読み込んでラッチし出力端Ｑにデータ
信号πを出力するＤ形フリップフロップ５２と、Ｄ形フ
リップフロップ５１の出力端Ｑからのデータ信号μとＤ
形フリップフロップ５６の出力端Ｑからのクロック信号
ρとの論理積をとりクロック信号ρのハイレベル区間で
データ信号μを選択して出力するアンド回路５７と、Ｄ
形フリップフロップ５２の出力端Ｑからのデータ信号π
とＤ形フリップフロップ５６の出力端Ｑの否定値端から
のクロック信号σとの論理積をとりクロック信号σのハ
イレベル区間でデータ信号πを選択して出力しアンド回
路５７の出力と結合してデータ信号τを得るアンド回路
５８と、アンド回路５７とアンド回路５８との結合出力
からのデータ信号τを所定時間遅延してデータ信号χを
出力する複数のアンド回路５９-1〜５９-nが直列に縦続
接続されて成る遅延回路５９と、内部クロック入力端Ｐ
からの装置内内部クロック信号εの極性を反転させて内
部クロック信号φを出力するインバータ６０と、データ
入力端Ｄに遅延回路５９からのデータ信号χを入力され
かつクロック入力端Ｃにインバータ６０からの内部クロ
ック信号φを入力されて内部クロック信号φの立ち上が
りエッジでデータ信号χを打ち抜き読み込んでラッチし
出力端Ｑに出力データ信号ψを出力して出力端Ｚを通し
て外部へ送出するＤ形フリップフロップ６１とから構成
される。
平１−１６６６３３号公報記載のビット位相同期回路
は、図１５の回路図を参照すると、クロック入力端ＣＫ
に外部クロック入力端Ｗを通して入力される装置外部か
らの外部クロック信号αの周期およびパルス幅を各各２
倍にして出力端Ｑにクロック信号βを出力するとともに
出力端Ｑの否定値端にクロック信号βとは逆極性のクロ
ック信号γを出力するＤ形フリップフロップ５０と、Ｄ
形フリップフロップ５０の出力端Ｑからのクロック信号
βと内部クロック入力端Ｐを通して入力される装置内の
内部クロック信号εとの論理積をとり論理積信号ηを出
力するアンド回路５３と、Ｄ形フリップフロップ５０の
出力端Ｑの否定値端からのクロック信号γと内部クロッ
ク入力端Ｐを通して入力される装置内の内部クロック信
号εとの論理積をとり論理積信号θを出力するアンド回
路５４と、セット入力端Ｓにアンド回路５３からの論理
積信号ηを入力されかつリセット入力端Ｒにアンド回路
５４からの論理積信号θを入力されて論理積信号ηの立
ち上がりエッジでセットされ論理積信号θの立ち上がり
エッジでリセットされてセット−リセット信号λを出力
するＲ−Ｓフリップフロップ５５と、データ入力端Ｄに
Ｒ−Ｓフリップフロップ５５の出力端Ｑからのセット−
リセット信号λを入力されかつクロック入力端ＣＫに内
部クロック入力端Ｐからの装置内内部クロック信号εを
入力されて内部クロック信号εの立ち上がりエッジでセ
ット−リセット信号λを打ち抜き読み込んでラッチし出
力端Ｑに内部クロック信号εに同期したパルス幅および
周期が内部クロック信号εの各各２倍のクロック信号ρ
を出力するとともに出力端Ｑの否定値端にクロック信号
ρとは逆極性のクロック信号σを出力するフリップフロ
ップ５６と、データ入力端Ｄにデータ入力端Ｘを通して
装置外部からの入力データ信号δを入力されかつクロッ
ク入力端ＣＫにＤ形フリップフロップ５０の出力端Ｑか
らのクロック信号βを入力されてクロック信号βの立ち
上がりエッジで入力データ信号δを打ち抜き読み込んで
ラッチし出力端Ｑにデータ信号μを出力するＤ形フリッ
プフロップ５１と、データ入力端Ｄにデータ入力端Ｘを
通して入力される装置外部からの入力データ信号δを入
力されかつクロック入力端ＣＫにＤ形フリップフロップ
５０の出力端Ｑの否定値端からのクロック信号γを入力
されてクロック信号γの立ち上がりエッジで入力データ
信号δを打ち抜き読み込んでラッチし出力端Ｑにデータ
信号πを出力するＤ形フリップフロップ５２と、Ｄ形フ
リップフロップ５１の出力端Ｑからのデータ信号μとＤ
形フリップフロップ５６の出力端Ｑからのクロック信号
ρとの論理積をとりクロック信号ρのハイレベル区間で
データ信号μを選択して出力するアンド回路５７と、Ｄ
形フリップフロップ５２の出力端Ｑからのデータ信号π
とＤ形フリップフロップ５６の出力端Ｑの否定値端から
のクロック信号σとの論理積をとりクロック信号σのハ
イレベル区間でデータ信号πを選択して出力しアンド回
路５７の出力と結合してデータ信号τを得るアンド回路
５８と、アンド回路５７とアンド回路５８との結合出力
からのデータ信号τを所定時間遅延してデータ信号χを
出力する複数のアンド回路５９-1〜５９-nが直列に縦続
接続されて成る遅延回路５９と、内部クロック入力端Ｐ
からの装置内内部クロック信号εの極性を反転させて内
部クロック信号φを出力するインバータ６０と、データ
入力端Ｄに遅延回路５９からのデータ信号χを入力され
かつクロック入力端Ｃにインバータ６０からの内部クロ
ック信号φを入力されて内部クロック信号φの立ち上が
りエッジでデータ信号χを打ち抜き読み込んでラッチし
出力端Ｑに出力データ信号ψを出力して出力端Ｚを通し
て外部へ送出するＤ形フリップフロップ６１とから構成
される。
【０００３】次に、図１６，図１７，および図１８を図
１５と併せて参照して動作を説明する。図１６，図１７
および図１８は従来技術の動作を説明するためのタイミ
ングチャートであり、これらのいずれもが入力データ信
号δと外部クロック信号αとは位相同期しており、また
外部クロック信号αと内部クロック信号εとは周波数同
期がとれていて位相同期がとれていないという条件にも
とづいている。ここで、図１６は内部クロック信号εが
外部クロック信号αよりもＴ／４遅れているケースの
場合の動作タイミングチャートであり、図１７は内部ク
ロック信号εが外部クロック信号αよりも２Ｔ／４遅れ
ているケースの場合の動作タイミングチャートであ
る。また、図１８は内部クロック信号εが外部クロック
信号αよりも３Ｔ／４遅れているケースの場合の動作
タイミングチャートである。
１５と併せて参照して動作を説明する。図１６，図１７
および図１８は従来技術の動作を説明するためのタイミ
ングチャートであり、これらのいずれもが入力データ信
号δと外部クロック信号αとは位相同期しており、また
外部クロック信号αと内部クロック信号εとは周波数同
期がとれていて位相同期がとれていないという条件にも
とづいている。ここで、図１６は内部クロック信号εが
外部クロック信号αよりもＴ／４遅れているケースの
場合の動作タイミングチャートであり、図１７は内部ク
ロック信号εが外部クロック信号αよりも２Ｔ／４遅れ
ているケースの場合の動作タイミングチャートであ
る。また、図１８は内部クロック信号εが外部クロック
信号αよりも３Ｔ／４遅れているケースの場合の動作
タイミングチャートである。
【０００４】詳述すると、Ｄ形フリップフロップ５０
は、クロック入力端ＣＫに外部クロック入力端Ｗを通し
て入力される装置外部からの周期幅がＴでパルス幅がＴ
／２の外部クロック信号αを入力されて出力端Ｑに周期
幅が２Ｔでパルス幅がＴのクロック信号βを出力し、か
つ出力端Ｑの否定値端にクロック信号βとは逆極性のク
ロック信号γを出力する。アンド回路５３は、Ｄ形フリ
ップフロップ５０の出力端Ｑからのクロック信号βと内
部クロック入力端Ｐを通して入力される内部クロック信
号εとの論理積をとり論理積信号ηを出力する。また、
アンド回路５４は、Ｄ形フリップフロップ５０の出力端
Ｑの否定値端からのクロック信号γと内部クロック入力
端Ｐを通して入力される装置内の内部クロック信号εと
の論理積をとり論理積信号θを出力する。Ｒ−Ｓフリッ
プフロップ５５は、セット入力端Ｓにアンド回路５３か
らの論理積信号ηを入力され、かつリセット入力端Ｒに
アンド回路５４からの論理積信号θを入力されて論理積
信号ηの立ち上がりエッジでセットし、論理積信号θの
立ち下がりエッジでリセットして出力端Ｑに周期幅が２
Ｔでパルス幅がＴ（但し、ケースの場合のパルス幅は
５Ｔ／４）のセット−リセット信号λを出力する。Ｄ形
フリップフロップ５６は、セット入力端ＤにＲ−Ｓフリ
ップフロップ５５の出力端Ｑからのセット−リセット信
号λを入力され、かつクロック入力端ＣＫに内部クロッ
ク入力端Ｐからの装置内内部クロック信号εを入力され
て内部クロック信号εの立ち上がりエッジでセット−リ
セット信号λの立ち下がり前のデータつまりハイレベル
のデータをｚ点で打ち抜き読み込んでラッチし、出力端
Ｑに周期幅が２Ｔでパルス幅がＴのクロック信号ρを出
力するとともに、出力端Ｑの否定値端にクロック信号ρ
とは逆極性のクロック信号σを出力する。ここで、セッ
ト−リセット信号λと内部クロック信号εとの位相差を
比較すると、セット−リセット信号λが生成されるまで
にはアンド回路５３，５４およびＲ−Ｓフリップフロッ
プ５５による時間遅延ｙがあるため、セット−リセット
信号λの立ち下がりエッジが内部クロック信号εの立ち
上がりエッジよりも時間ｙだけ遅れる。このため、Ｄ形
フリップフロップ５６ではセット−リセット信号λの立
ち下がり前のデータつまりハイレベルのデータを内部ク
ロックεの立ち上がりエッジで打ち抜き読み込むことが
できる。このように、Ｒ−Ｓフリップフロップ５５出力
のセット−リセット信号λのパルス幅Ｔのハイレベル区
間内には必ず内部クロック信号εの立ち上がりエッジが
存在するので、Ｄ形フリップフロップ５６出力のクロッ
ク信号ρおよびクロック信号σは内部クロック信号εの
立ち上がりエッジに同期して立ち上がりあるいは立ち下
がり、それらの周期およびパルス幅も２ＴおよびＴとな
る。Ｄ形フリップフロップ５１は、データ入力端Ｄにデ
ータ入力端Ｘを通して装置外部からの入力データ信号δ
を入力され、かつクロック入力端ＣＫにＤ形フリップフ
ロップ５０の出力端Ｑからのクロック信号βを入力され
てクロック信号βの立ち上がりエッジで入力データδの
偶数フレームのデータつまりここではＤ0 ，Ｄ2 ，…，
…，…を打ち抜き読み込んでラッチし、出力端Ｑに時間
幅が２Ｔの偶数フレームのデータＤ0 ，Ｄ2 ，…，…，
…が縦続するデータ信号μを出力する。Ｄ形フリップフ
ロップ５２は、データ入力端Ｄにデータ入力端Ｘを通し
て装置外部からの入力データδを入力され、かつクロッ
ク入力端ＣＫにＤ形フリップフロップ５０の出力端Ｑの
否定値端からのクロック信号γを入力されてクロック信
号γの立ち上がりエッジで入力データδの奇数フレーム
のデータつまりここではＤ1 ，Ｄ3 ，…を打ち抜き読み
込んでラッチし、出力端Ｑの否定値端に奇数フレームの
データＤ1 ，Ｄ3 ，…が縦続する時間幅が２Ｔのデータ
信号πを出力する。アンド回路５７は、Ｄ形フリップフ
ロップ５１の出力端Ｑからのデータ信号μとＤ形フリッ
プフロップ５６の出力端Ｑからのクロック信号ρとの論
理積をとってクロック信号ρのハイレベル区間にデータ
信号μを選択して出力する。アンド回路５８は、Ｄ形フ
リップフロップ５２の出力端Ｑからのデータ信号πとＤ
形フリップフロップ５６の出力端Ｑの否定値端からのク
ロック信号σとの論理積をとってクロック信号σのハイ
レベル区間にデータ信号πを選択して出力する。アンド
回路５７の出力とアンド回路５８の出力とは互いに結合
されて、時間幅がＴのデータＤ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 ，
…が縦続するデータ信号τが得られる。ここで、データ
信号τが遅延回路５９を通らないで直接Ｄ形フリップフ
ロップ６１のデータ入力端Ｄに入力されると、Ｄ形フリ
ップフロップ６１はクロック入力端ＣＫに入力されるク
ロック信号φの立ち上がりエッジでデータ信号τを打ち
抜き読み込むため、図１７におけるケースつまり内部
クロック信号εが外部クロック信号αよりも２Ｔ／４遅
れている場合には、クロック信号φの立ち上がりエッジ
で打ち抜かれるデータτの部分ｓ、すなわち斜線で示さ
れた部分はＤ形フリップフロップ６１の読み出し危険区
域ｘであるため、このままこの斜線部分のデータがクロ
ック信号φの立ち上がりエッジで打ち抜き読み込まれる
ことになると、Ｄ形フリップフロップ６１の出力端Ｑか
ら出力される出力データ信号ψは、データが確定しない
誤ったデータが出力されることになる。これを防ぐた
め、つまりＤ形フリップフロップ６１がデータ信号τの
読み出し危険区域ｘの斜線部分を打ち抜かないで読み出
し安全区域ｖを打ち抜くことができるように、遅延回路
５９によりデータ信号τを時間ｔだけ遅延させてデータ
信号χとしてＤ形フリップフロップ６１のデータ入力端
Ｄへ供給する。これによりＤ形フリップフロップ６１は
データ信号χの読み出し安全区域ｖのｑ点においてクロ
ック信号φの立ち上がりエッジで確実に打ち抜き読み出
すことができ、出力端Ｑには正常な出力データ信号ψを
得ることができる。ここで、遅延回路５９は所定の遅延
時間ｔを得るために、アンド回路５９-1〜５９-nが複数
個縦続接続されて構成される。
は、クロック入力端ＣＫに外部クロック入力端Ｗを通し
て入力される装置外部からの周期幅がＴでパルス幅がＴ
／２の外部クロック信号αを入力されて出力端Ｑに周期
幅が２Ｔでパルス幅がＴのクロック信号βを出力し、か
つ出力端Ｑの否定値端にクロック信号βとは逆極性のク
ロック信号γを出力する。アンド回路５３は、Ｄ形フリ
ップフロップ５０の出力端Ｑからのクロック信号βと内
部クロック入力端Ｐを通して入力される内部クロック信
号εとの論理積をとり論理積信号ηを出力する。また、
アンド回路５４は、Ｄ形フリップフロップ５０の出力端
Ｑの否定値端からのクロック信号γと内部クロック入力
端Ｐを通して入力される装置内の内部クロック信号εと
の論理積をとり論理積信号θを出力する。Ｒ−Ｓフリッ
プフロップ５５は、セット入力端Ｓにアンド回路５３か
らの論理積信号ηを入力され、かつリセット入力端Ｒに
アンド回路５４からの論理積信号θを入力されて論理積
信号ηの立ち上がりエッジでセットし、論理積信号θの
立ち下がりエッジでリセットして出力端Ｑに周期幅が２
Ｔでパルス幅がＴ（但し、ケースの場合のパルス幅は
５Ｔ／４）のセット−リセット信号λを出力する。Ｄ形
フリップフロップ５６は、セット入力端ＤにＲ−Ｓフリ
ップフロップ５５の出力端Ｑからのセット−リセット信
号λを入力され、かつクロック入力端ＣＫに内部クロッ
ク入力端Ｐからの装置内内部クロック信号εを入力され
て内部クロック信号εの立ち上がりエッジでセット−リ
セット信号λの立ち下がり前のデータつまりハイレベル
のデータをｚ点で打ち抜き読み込んでラッチし、出力端
Ｑに周期幅が２Ｔでパルス幅がＴのクロック信号ρを出
力するとともに、出力端Ｑの否定値端にクロック信号ρ
とは逆極性のクロック信号σを出力する。ここで、セッ
ト−リセット信号λと内部クロック信号εとの位相差を
比較すると、セット−リセット信号λが生成されるまで
にはアンド回路５３，５４およびＲ−Ｓフリップフロッ
プ５５による時間遅延ｙがあるため、セット−リセット
信号λの立ち下がりエッジが内部クロック信号εの立ち
上がりエッジよりも時間ｙだけ遅れる。このため、Ｄ形
フリップフロップ５６ではセット−リセット信号λの立
ち下がり前のデータつまりハイレベルのデータを内部ク
ロックεの立ち上がりエッジで打ち抜き読み込むことが
できる。このように、Ｒ−Ｓフリップフロップ５５出力
のセット−リセット信号λのパルス幅Ｔのハイレベル区
間内には必ず内部クロック信号εの立ち上がりエッジが
存在するので、Ｄ形フリップフロップ５６出力のクロッ
ク信号ρおよびクロック信号σは内部クロック信号εの
立ち上がりエッジに同期して立ち上がりあるいは立ち下
がり、それらの周期およびパルス幅も２ＴおよびＴとな
る。Ｄ形フリップフロップ５１は、データ入力端Ｄにデ
ータ入力端Ｘを通して装置外部からの入力データ信号δ
を入力され、かつクロック入力端ＣＫにＤ形フリップフ
ロップ５０の出力端Ｑからのクロック信号βを入力され
てクロック信号βの立ち上がりエッジで入力データδの
偶数フレームのデータつまりここではＤ0 ，Ｄ2 ，…，
…，…を打ち抜き読み込んでラッチし、出力端Ｑに時間
幅が２Ｔの偶数フレームのデータＤ0 ，Ｄ2 ，…，…，
…が縦続するデータ信号μを出力する。Ｄ形フリップフ
ロップ５２は、データ入力端Ｄにデータ入力端Ｘを通し
て装置外部からの入力データδを入力され、かつクロッ
ク入力端ＣＫにＤ形フリップフロップ５０の出力端Ｑの
否定値端からのクロック信号γを入力されてクロック信
号γの立ち上がりエッジで入力データδの奇数フレーム
のデータつまりここではＤ1 ，Ｄ3 ，…を打ち抜き読み
込んでラッチし、出力端Ｑの否定値端に奇数フレームの
データＤ1 ，Ｄ3 ，…が縦続する時間幅が２Ｔのデータ
信号πを出力する。アンド回路５７は、Ｄ形フリップフ
ロップ５１の出力端Ｑからのデータ信号μとＤ形フリッ
プフロップ５６の出力端Ｑからのクロック信号ρとの論
理積をとってクロック信号ρのハイレベル区間にデータ
信号μを選択して出力する。アンド回路５８は、Ｄ形フ
リップフロップ５２の出力端Ｑからのデータ信号πとＤ
形フリップフロップ５６の出力端Ｑの否定値端からのク
ロック信号σとの論理積をとってクロック信号σのハイ
レベル区間にデータ信号πを選択して出力する。アンド
回路５７の出力とアンド回路５８の出力とは互いに結合
されて、時間幅がＴのデータＤ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 ，
…が縦続するデータ信号τが得られる。ここで、データ
信号τが遅延回路５９を通らないで直接Ｄ形フリップフ
ロップ６１のデータ入力端Ｄに入力されると、Ｄ形フリ
ップフロップ６１はクロック入力端ＣＫに入力されるク
ロック信号φの立ち上がりエッジでデータ信号τを打ち
抜き読み込むため、図１７におけるケースつまり内部
クロック信号εが外部クロック信号αよりも２Ｔ／４遅
れている場合には、クロック信号φの立ち上がりエッジ
で打ち抜かれるデータτの部分ｓ、すなわち斜線で示さ
れた部分はＤ形フリップフロップ６１の読み出し危険区
域ｘであるため、このままこの斜線部分のデータがクロ
ック信号φの立ち上がりエッジで打ち抜き読み込まれる
ことになると、Ｄ形フリップフロップ６１の出力端Ｑか
ら出力される出力データ信号ψは、データが確定しない
誤ったデータが出力されることになる。これを防ぐた
め、つまりＤ形フリップフロップ６１がデータ信号τの
読み出し危険区域ｘの斜線部分を打ち抜かないで読み出
し安全区域ｖを打ち抜くことができるように、遅延回路
５９によりデータ信号τを時間ｔだけ遅延させてデータ
信号χとしてＤ形フリップフロップ６１のデータ入力端
Ｄへ供給する。これによりＤ形フリップフロップ６１は
データ信号χの読み出し安全区域ｖのｑ点においてクロ
ック信号φの立ち上がりエッジで確実に打ち抜き読み出
すことができ、出力端Ｑには正常な出力データ信号ψを
得ることができる。ここで、遅延回路５９は所定の遅延
時間ｔを得るために、アンド回路５９-1〜５９-nが複数
個縦続接続されて構成される。
【０００５】なお、図１６のケースおよび図１８のケ
ースの場合、つまり内部クロック信号εが外部クロッ
ク信号αよりもＴ／４あるいは３Ｔ／４遅れた場合に
は、データ信号τに遅延回路６１において遅延時間ｔを
与えても、その遅延されたデータ信号χは読み出し安全
区域ｖのｑ点においてクロック信号φの立ち上がりエッ
ジで確実に打ち抜かれるので、Ｄ形フリップフロップ６
１の出力端Ｑには正常な出力データ信号ψを得ることが
できる。
ースの場合、つまり内部クロック信号εが外部クロッ
ク信号αよりもＴ／４あるいは３Ｔ／４遅れた場合に
は、データ信号τに遅延回路６１において遅延時間ｔを
与えても、その遅延されたデータ信号χは読み出し安全
区域ｖのｑ点においてクロック信号φの立ち上がりエッ
ジで確実に打ち抜かれるので、Ｄ形フリップフロップ６
１の出力端Ｑには正常な出力データ信号ψを得ることが
できる。
【０００６】
【発明が解決しようとする課題】しかし、Ｄ形フリップ
フロップ５６においてセット−リセット信号λのハイレ
ベル部分をｚ点において内部クロック信号εの立ち上が
りエッジで確実に打ち抜くことができるためには、アン
ド回路５３，５４およびＲ−Ｓフリップフロップ５５が
所定の遅延時間ｙを有することが必須条件となり、アン
ド回路５３，５４およびＲ−Ｓフリップフロップ５５と
して遅延時間が少ない素子およびセット−リセット信号
λの立ち下がりエッジおよび内部クロック信号εの立ち
上がりエッジが急峻でない場合には、確実にセット−リ
セット信号λのハイレベル部分を打ち抜くことが困難と
なり、誤ったデータを出力する原因になる。また、遅延
回路５９におけるアンド回路５９-1〜５９-nの接続数
は、初期設定時あるいは初期稼働時に決められるが、初
期設定時あるいは初期稼働時後の経年変化あるいは環境
変化に対応して遅延量を変える必要が生じた場合には、
その都度アンド回路５９-1〜５９-nの接続数を変えなけ
ればならない。
フロップ５６においてセット−リセット信号λのハイレ
ベル部分をｚ点において内部クロック信号εの立ち上が
りエッジで確実に打ち抜くことができるためには、アン
ド回路５３，５４およびＲ−Ｓフリップフロップ５５が
所定の遅延時間ｙを有することが必須条件となり、アン
ド回路５３，５４およびＲ−Ｓフリップフロップ５５と
して遅延時間が少ない素子およびセット−リセット信号
λの立ち下がりエッジおよび内部クロック信号εの立ち
上がりエッジが急峻でない場合には、確実にセット−リ
セット信号λのハイレベル部分を打ち抜くことが困難と
なり、誤ったデータを出力する原因になる。また、遅延
回路５９におけるアンド回路５９-1〜５９-nの接続数
は、初期設定時あるいは初期稼働時に決められるが、初
期設定時あるいは初期稼働時後の経年変化あるいは環境
変化に対応して遅延量を変える必要が生じた場合には、
その都度アンド回路５９-1〜５９-nの接続数を変えなけ
ればならない。
【０００７】
【課題を解決するための手段】本発明によるクロック位
相自動選択方式は、装置外部からの第１のクロック信号
と装置内の第２のクロック信号との位相を比較して前記
第１のクロック信号と前記第２のクロック信号との位相
差に応じた位相比較出力信号を出力する位相比較手段
と、前記位相比較手段からの前記位相比較出力信号から
前記第１のクロック信号と前記第２のクロック信号との
位相差を判定して前記位相差が予め定められる範囲を超
えたときに制御信号を出力するクロック位相判定手段
と、前記クロック位相判定手段から前記制御信号が供給
されていないときは前記第２のクロック信号を選択して
出力し前記クロック信号判定手段から前記制御信号が供
給されているときは前記第２のクロック信号の極性を反
転した第３のクロック信号を選択して出力する信号選択
手段と、前記信号選択手段からの前記第２のクロック信
号および前記第３のクロック信号のいずれかにより装置
外部からの入力データ信号を読み込んでラッチし出力デ
ータ信号を出力する信号ラッチ手段とを備える。
相自動選択方式は、装置外部からの第１のクロック信号
と装置内の第２のクロック信号との位相を比較して前記
第１のクロック信号と前記第２のクロック信号との位相
差に応じた位相比較出力信号を出力する位相比較手段
と、前記位相比較手段からの前記位相比較出力信号から
前記第１のクロック信号と前記第２のクロック信号との
位相差を判定して前記位相差が予め定められる範囲を超
えたときに制御信号を出力するクロック位相判定手段
と、前記クロック位相判定手段から前記制御信号が供給
されていないときは前記第２のクロック信号を選択して
出力し前記クロック信号判定手段から前記制御信号が供
給されているときは前記第２のクロック信号の極性を反
転した第３のクロック信号を選択して出力する信号選択
手段と、前記信号選択手段からの前記第２のクロック信
号および前記第３のクロック信号のいずれかにより装置
外部からの入力データ信号を読み込んでラッチし出力デ
ータ信号を出力する信号ラッチ手段とを備える。
【０００８】また、本発明によるクロック位相自動選択
方式は、装置外部からの第１のクロック信号と装置内の
第２のクロック信号との位相を比較して位相比較出力信
号を出力する位相比較手段と、前記位相比較手段からの
前記位相比較出力信号を積分して積分波形信号を出力す
る信号積分手段と、前記信号積分手段からの前記積分波
形信号を基準電圧と比較し判定してレベル比較判定信号
を出力するレベル比較判定出力手段と、装置内の前記第
２のクロック信号の極性を反転して第３のクロック信号
を出力する信号極性反転手段と、前記レベル比較判定手
段からの前記レベル比較判定出力信号に制御されて前記
第２のクロック信号および前記第３のクロック信号のい
ずれかを選択して第４のクロック信号を出力する信号選
択手段と、前記信号選択手段からの前記第４のクロック
信号により装置外部からの入力データ信号を読み込んで
ラッチし出力データ信号を出力する信号ラッチ手段とを
備える。
方式は、装置外部からの第１のクロック信号と装置内の
第２のクロック信号との位相を比較して位相比較出力信
号を出力する位相比較手段と、前記位相比較手段からの
前記位相比較出力信号を積分して積分波形信号を出力す
る信号積分手段と、前記信号積分手段からの前記積分波
形信号を基準電圧と比較し判定してレベル比較判定信号
を出力するレベル比較判定出力手段と、装置内の前記第
２のクロック信号の極性を反転して第３のクロック信号
を出力する信号極性反転手段と、前記レベル比較判定手
段からの前記レベル比較判定出力信号に制御されて前記
第２のクロック信号および前記第３のクロック信号のい
ずれかを選択して第４のクロック信号を出力する信号選
択手段と、前記信号選択手段からの前記第４のクロック
信号により装置外部からの入力データ信号を読み込んで
ラッチし出力データ信号を出力する信号ラッチ手段とを
備える。
【０００９】さらに、本発明によるクロック位相自動選
択方式は、前記位相比較手段が排他的論理和回路であ
り、前記信号積分手段が抵抗器およびキャパシタから成
る積分回路であり、前記レベル比較判定手段が演算増幅
器であり、前記信号極性反転手段がインバータであり、
前記信号選択手段がセレクタであり、前記信号ラッチ手
段がフリップフロップである。
択方式は、前記位相比較手段が排他的論理和回路であ
り、前記信号積分手段が抵抗器およびキャパシタから成
る積分回路であり、前記レベル比較判定手段が演算増幅
器であり、前記信号極性反転手段がインバータであり、
前記信号選択手段がセレクタであり、前記信号ラッチ手
段がフリップフロップである。
【００１０】さらにまた、本発明によるクロック位相自
動選択方式は、装置外部からの第１のクロック信号と装
置内の第２のクロック信号との位相を比較して第１の位
相比較出力信号を出力する第１の位相比較手段と、装置
外部からの前記第１のクロック信号のパルス幅を整形し
て第３のクロック信号を出力する第１の波形整形手段
と、前記第１の波形整形手段からの前記第３のクロック
信号から位相基準となる第４のクロック信号を発生する
クロック発生手段と、前記第１の位相比較手段からの前
記第１の位相比較出力信号と前記クロック発生手段から
の前記第４のクロック信号との位相を比較して第２の位
相比較出力信号を出力する第２の位相比較手段と、前記
第２の位相比較手段からの前記第２の位相比較出力信号
のパルス幅を整形して第２の波形整形出力信号を出力す
る第２の波形整形手段と、前記第２の波形整形手段から
の前記第２の波形整形出力信号を積分して積分波形信号
を出力する信号積分手段と、前記信号積分手段からの前
記積分波形信号を基準電圧と比較し判定してレベル比較
判定信号を出力するレベル比較判定手段と、装置内の前
記第２のクロック信号の極性を反転して第５のクロック
信号を出力する信号極性反転手段と、前記レベル比較判
定手段からの前記レベル比較判定信号に制御されて前記
装置内の第２のクロック信号および前記極性反転手段か
らの前記第５のクロック信号のいずれかを選択して第６
のクロック信号を出力する信号選択手段と、前記信号選
択手段からの前記第６のクロック信号により装置外部か
らの入力データ信号を読み込んでラッチし出力データ信
号を出力する信号ラッチ手段とを備える。
動選択方式は、装置外部からの第１のクロック信号と装
置内の第２のクロック信号との位相を比較して第１の位
相比較出力信号を出力する第１の位相比較手段と、装置
外部からの前記第１のクロック信号のパルス幅を整形し
て第３のクロック信号を出力する第１の波形整形手段
と、前記第１の波形整形手段からの前記第３のクロック
信号から位相基準となる第４のクロック信号を発生する
クロック発生手段と、前記第１の位相比較手段からの前
記第１の位相比較出力信号と前記クロック発生手段から
の前記第４のクロック信号との位相を比較して第２の位
相比較出力信号を出力する第２の位相比較手段と、前記
第２の位相比較手段からの前記第２の位相比較出力信号
のパルス幅を整形して第２の波形整形出力信号を出力す
る第２の波形整形手段と、前記第２の波形整形手段から
の前記第２の波形整形出力信号を積分して積分波形信号
を出力する信号積分手段と、前記信号積分手段からの前
記積分波形信号を基準電圧と比較し判定してレベル比較
判定信号を出力するレベル比較判定手段と、装置内の前
記第２のクロック信号の極性を反転して第５のクロック
信号を出力する信号極性反転手段と、前記レベル比較判
定手段からの前記レベル比較判定信号に制御されて前記
装置内の第２のクロック信号および前記極性反転手段か
らの前記第５のクロック信号のいずれかを選択して第６
のクロック信号を出力する信号選択手段と、前記信号選
択手段からの前記第６のクロック信号により装置外部か
らの入力データ信号を読み込んでラッチし出力データ信
号を出力する信号ラッチ手段とを備える。
【００１１】なおさらに、本発明によるクロック位相自
動選択方式は、前記第１の位相比較手段および前記第２
の位相比較手段がアンド回路であり、前記第１の波形整
形手段と前記クロック発生手段と前記第２の波形整形手
段とが単安定マルチバイブレータであり、前記信号積分
手段が抵抗器およびキャパシタから成る積分回路であ
り、前記レベル比較判定手段が演算増幅器であり、前記
信号極性反転手段がインバータであり、前記信号選択手
段がセレクタであり、前記信号ラッチ手段がフリップフ
ロップである。
動選択方式は、前記第１の位相比較手段および前記第２
の位相比較手段がアンド回路であり、前記第１の波形整
形手段と前記クロック発生手段と前記第２の波形整形手
段とが単安定マルチバイブレータであり、前記信号積分
手段が抵抗器およびキャパシタから成る積分回路であ
り、前記レベル比較判定手段が演算増幅器であり、前記
信号極性反転手段がインバータであり、前記信号選択手
段がセレクタであり、前記信号ラッチ手段がフリップフ
ロップである。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。本発明の第１の実施例を示す図１を参照すると、ク
ロック位相自動選択方式は、外部クロック入力端Ｅを通
して入力される装置外部からの外部クロック信号ａと内
部クロック入力端Ｆを通して入力される装置内の内部ク
ロック信号ｂとの位相を比較して位相比較出力信号ｃを
出力する位相比較回路１と、位相比較回路１からの位相
比較出力信号ｃを積分して積分波形信号ｄを出力する積
分回路２と、積分回路２からの積分波形信号ｄのレベル
を自回路内から供給される基準電圧と比較し判定してレ
ベル比較判定信号ｅを出力するレベル比較判定回路３
と、内部クロック入力端Ｆからの装置内の内部クロック
信号ｂの極性を反転して極性反転内部クロック信号ｆを
出力する極性反転回路４と、レベル比較判定回路３から
のレベル比較判定信号ｅに制御されて内部クロック入力
端Ｆからの装置内内部クロック信号ｂと極性反転回路４
からの極性反転内部クロック信号ｆのいずれかを選択し
て乗せ替えクロック信号ｇを出力する選択回路５と、選
択回路５からの乗せ替えクロック信号ｇによりデータ入
力端Ｇを通して入力される装置外部からの入力データ信
号ｈを読み込んでラッチ出力し出力データ信号ｋをデー
タ出力端Ｈを通して装置外部へ送出するラッチ回路６と
から構成される。
る。本発明の第１の実施例を示す図１を参照すると、ク
ロック位相自動選択方式は、外部クロック入力端Ｅを通
して入力される装置外部からの外部クロック信号ａと内
部クロック入力端Ｆを通して入力される装置内の内部ク
ロック信号ｂとの位相を比較して位相比較出力信号ｃを
出力する位相比較回路１と、位相比較回路１からの位相
比較出力信号ｃを積分して積分波形信号ｄを出力する積
分回路２と、積分回路２からの積分波形信号ｄのレベル
を自回路内から供給される基準電圧と比較し判定してレ
ベル比較判定信号ｅを出力するレベル比較判定回路３
と、内部クロック入力端Ｆからの装置内の内部クロック
信号ｂの極性を反転して極性反転内部クロック信号ｆを
出力する極性反転回路４と、レベル比較判定回路３から
のレベル比較判定信号ｅに制御されて内部クロック入力
端Ｆからの装置内内部クロック信号ｂと極性反転回路４
からの極性反転内部クロック信号ｆのいずれかを選択し
て乗せ替えクロック信号ｇを出力する選択回路５と、選
択回路５からの乗せ替えクロック信号ｇによりデータ入
力端Ｇを通して入力される装置外部からの入力データ信
号ｈを読み込んでラッチ出力し出力データ信号ｋをデー
タ出力端Ｈを通して装置外部へ送出するラッチ回路６と
から構成される。
【００１３】次に、図３〜図７を図１と併せて参照して
動作について説明する。図３は内部クロック信号ｂの位
相が外部クロック信号ａの位相よりもＴ／４遅れていて
ラッチ回路６のデータ読み込み安全区域ｖ内の位相遅れ
であるケースの場合の動作タイミングチャートであ
り、図４は内部クロック信号ｂの位相が外部クロック信
号ａの位相よりもＴ／２遅れていてラッチ回路６のデー
タ読み込み危険区域ｘ内の位相遅れであるケースの場
合の動作タイミングチャートであり、図５は内部クロッ
ク信号ｂの位相が外部クロック信号ａの位相よりも３Ｔ
／４遅れていてラッチ回路６のデータ読み込み安全区域
ｖ内の位相遅れであるケースの場合の動作タイミング
チャートであり、図６は内部クロック信号ｂの位相が外
部クロック信号ａの位相よりもｔ1 遅れていてラッチ回
路６のデータ読み込み安全区域ｖとデータ読み込み危険
区域ｘとの境界点にある位相遅れのケースの場合の動
作タイミングチャートであり、図７は内部クロック信号
ｂの位相が外部クロック信号ａの位相よりもｔ2 遅れて
いてラッチ回路６のデータ読み込み危険区域ｘとデータ
読み込み安全区域ｖとの境界点にある位相遅れのケース
の場合の動作タイミングチャートである。これら図３
〜図７のいずれのタイミングチャートにおいても入力デ
ータ信号ｈと外部クロック信号ａとは位相同期してお
り、また、外部クロック信号ａと内部クロック信号ｂと
は周波数同期がとれていて位相同期がとれていないとい
う条件にもとづいている。
動作について説明する。図３は内部クロック信号ｂの位
相が外部クロック信号ａの位相よりもＴ／４遅れていて
ラッチ回路６のデータ読み込み安全区域ｖ内の位相遅れ
であるケースの場合の動作タイミングチャートであ
り、図４は内部クロック信号ｂの位相が外部クロック信
号ａの位相よりもＴ／２遅れていてラッチ回路６のデー
タ読み込み危険区域ｘ内の位相遅れであるケースの場
合の動作タイミングチャートであり、図５は内部クロッ
ク信号ｂの位相が外部クロック信号ａの位相よりも３Ｔ
／４遅れていてラッチ回路６のデータ読み込み安全区域
ｖ内の位相遅れであるケースの場合の動作タイミング
チャートであり、図６は内部クロック信号ｂの位相が外
部クロック信号ａの位相よりもｔ1 遅れていてラッチ回
路６のデータ読み込み安全区域ｖとデータ読み込み危険
区域ｘとの境界点にある位相遅れのケースの場合の動
作タイミングチャートであり、図７は内部クロック信号
ｂの位相が外部クロック信号ａの位相よりもｔ2 遅れて
いてラッチ回路６のデータ読み込み危険区域ｘとデータ
読み込み安全区域ｖとの境界点にある位相遅れのケース
の場合の動作タイミングチャートである。これら図３
〜図７のいずれのタイミングチャートにおいても入力デ
ータ信号ｈと外部クロック信号ａとは位相同期してお
り、また、外部クロック信号ａと内部クロック信号ｂと
は周波数同期がとれていて位相同期がとれていないとい
う条件にもとづいている。
【００１４】詳述すると、位相比較回路１は、クロック
入力端Ｅを通して入力される装置外部からの周期幅がＴ
でパルス幅がＴ／２の外部クロック信号ａと内部クロッ
ク入力端Ｆを通して入力される周期幅がＴでパルス幅が
Ｔ／２の装置内内部クロック信号ｂとの位相を比較して
両クロック信号間の位相差を位相比較出力信号ｃとして
出力する。この位相比較出力信号ｃは両クロック信号間
に位相差があれば周期的なパルス信号として出力される
ので、積分回路２はこのパルス信号としての位相比較出
力信号ｃを積分して積分波形信号ｄを出力する。この積
分回路２の時定数はレベル比較判定回路３で予め設定さ
れるスレッショールド電圧ｗとの兼ね合いで決められ
る。レベル比較判定回路３は積分回路２からの積分波形
信号ｄを自回路内で予め定められて基準電圧として与え
られる直流のスレッショールド電圧ｗと比較し判定して
レベル比較判定出力信号ｅを出力する。ここで、レベル
比較判定回路３は積分波形信号ｄのレベルがスレッショ
ールド電圧ｗよりも低いときはレベル比較判定出力信号
ｅはロウレベル（Ｌ）となり、また、積分波形信号ｄの
レベルがスレッショールド電圧ｗよりも高いときはハイ
レベル（Ｈ）の直流電圧が出力される。このスレッショ
ールド電圧ｗは、内部クロック信号ｂと外部クロック信
号ａとの位相差の許容境界を電圧で示した基準電圧であ
り、ラッチ回路６が乗せ替クロック信号ｇにより入力デ
ータ信号ｈを読み込むときのラッチ回路６固有の性能で
あるデータ読み出し危険区域ｘに応じて予めレベル比較
判定回路３において定められるもので、このスレッショ
ールド電圧ｗを内部クロック信号ｂと外部クロック信号
ａとの位相差が図４におけるケース，図６におけるケ
ースおよび図７におけるケースの積分波形信号ｄの
波形最低値よりも低く設定しておけば、内部クロック信
号ｂと外部クロック信号ａとの位相差が図３におけるケ
ースおよび図５におけるケースの場合には、積分波
形信号ｄの波高値はいずれの場合にもスレッショールド
電圧ｗよりも低くなるので、レベル比較判定回路３出力
のレベル比較判定出力信号ｅはケースおよびケース
のいずれの場合にもロウレベル（Ｌ）となり、また、ケ
ース，ケースおよびケースの場合には、積分波形
信号ｄの波形最低値はいずれの場合にもスレッショール
ド電圧ｗよりも高くなるので、レベル比較判定回路３出
力のレベル比較判定出力信号ｅはケース，ケースお
よびケースのいずれの場合にもハイレベル（Ｈ）とな
る。極性反転回路４は、内部クロック入力端Ｆからの装
置内内部クロック信号ｂの極性を反転して極性反転内部
クロック信号ｆを出力し、選択回路５へ供給する。選択
回路５は、極性反転回路４からの極性反転クロック信号
ｆと内部クロック入力端Ｆからの装置内内部クロック信
号ｂとを入力され、レベル比較判定回路３からのレベル
判定出力信号ｅに制御されてレベル比較判定出力信号ｅ
がロウレベル（Ｌ）のとき、つまり内部クロック信号ｂ
と外部クロック信号ａとの位相差がラッチ回路６のデー
タ読み出し安全区域ｖ内にあるケースおよびケース
の場合には内部クロック信号ｂを選択して乗せ替えクロ
ック信号ｇを出力し、ラッチ回路６へ供給する。また、
レベル比較判定出力信号ｅがハイレベル（Ｈ）のとき、
つまり内部クロック信号ｂと外部クロック信号ａとの位
相差がラッチ回路６のデータ読み出し危険区域ｘ内にあ
るケース，ケースおよびケースの場合には極性反
転内部クロック信号ｆを選択して乗せ替えクロック信号
ｇとして出力し、ラッチ回路６へ供給する。ラッチ回路
６は、データ入力端Ｇを通して装置外部からの入力デー
タ信号ｈを入力されて選択回路５からの乗せ替えクロッ
ク信号ｇの立ち上がりエッジで入力データ信号ｈを打ち
抜き読み込んでラッチ出力し、出力データ信号ｋをデー
タ出力端Ｈを通して装置外部へ送出する。つまり、ラッ
チ回路６は、内部クロック信号ｂと外部クロック信号ａ
との位相差がケース，ケースおよびケースの場合
には、乗せ替えクロック信号ｇとして選択された内部ク
ロック信号ｂの立ち上がりエッジで入力データ信号ｈの
読み出し安全区域ｖ内のデータを打ち抜き読み込んでラ
ッチ出力し、また、内部クロック信号ｂと外部クロック
信号ａとの位相差がケースおよびケースの場合に
は、乗せ替えクロック信号ｇとして選択された極性反転
内部クロック信号ｆの立ち上がりエッジ、つまり内部ク
ロック信号ｂの立ち下がりエッジで入力データ信号ｈを
打ち抜き読み込んでラッチし出力する。
入力端Ｅを通して入力される装置外部からの周期幅がＴ
でパルス幅がＴ／２の外部クロック信号ａと内部クロッ
ク入力端Ｆを通して入力される周期幅がＴでパルス幅が
Ｔ／２の装置内内部クロック信号ｂとの位相を比較して
両クロック信号間の位相差を位相比較出力信号ｃとして
出力する。この位相比較出力信号ｃは両クロック信号間
に位相差があれば周期的なパルス信号として出力される
ので、積分回路２はこのパルス信号としての位相比較出
力信号ｃを積分して積分波形信号ｄを出力する。この積
分回路２の時定数はレベル比較判定回路３で予め設定さ
れるスレッショールド電圧ｗとの兼ね合いで決められ
る。レベル比較判定回路３は積分回路２からの積分波形
信号ｄを自回路内で予め定められて基準電圧として与え
られる直流のスレッショールド電圧ｗと比較し判定して
レベル比較判定出力信号ｅを出力する。ここで、レベル
比較判定回路３は積分波形信号ｄのレベルがスレッショ
ールド電圧ｗよりも低いときはレベル比較判定出力信号
ｅはロウレベル（Ｌ）となり、また、積分波形信号ｄの
レベルがスレッショールド電圧ｗよりも高いときはハイ
レベル（Ｈ）の直流電圧が出力される。このスレッショ
ールド電圧ｗは、内部クロック信号ｂと外部クロック信
号ａとの位相差の許容境界を電圧で示した基準電圧であ
り、ラッチ回路６が乗せ替クロック信号ｇにより入力デ
ータ信号ｈを読み込むときのラッチ回路６固有の性能で
あるデータ読み出し危険区域ｘに応じて予めレベル比較
判定回路３において定められるもので、このスレッショ
ールド電圧ｗを内部クロック信号ｂと外部クロック信号
ａとの位相差が図４におけるケース，図６におけるケ
ースおよび図７におけるケースの積分波形信号ｄの
波形最低値よりも低く設定しておけば、内部クロック信
号ｂと外部クロック信号ａとの位相差が図３におけるケ
ースおよび図５におけるケースの場合には、積分波
形信号ｄの波高値はいずれの場合にもスレッショールド
電圧ｗよりも低くなるので、レベル比較判定回路３出力
のレベル比較判定出力信号ｅはケースおよびケース
のいずれの場合にもロウレベル（Ｌ）となり、また、ケ
ース，ケースおよびケースの場合には、積分波形
信号ｄの波形最低値はいずれの場合にもスレッショール
ド電圧ｗよりも高くなるので、レベル比較判定回路３出
力のレベル比較判定出力信号ｅはケース，ケースお
よびケースのいずれの場合にもハイレベル（Ｈ）とな
る。極性反転回路４は、内部クロック入力端Ｆからの装
置内内部クロック信号ｂの極性を反転して極性反転内部
クロック信号ｆを出力し、選択回路５へ供給する。選択
回路５は、極性反転回路４からの極性反転クロック信号
ｆと内部クロック入力端Ｆからの装置内内部クロック信
号ｂとを入力され、レベル比較判定回路３からのレベル
判定出力信号ｅに制御されてレベル比較判定出力信号ｅ
がロウレベル（Ｌ）のとき、つまり内部クロック信号ｂ
と外部クロック信号ａとの位相差がラッチ回路６のデー
タ読み出し安全区域ｖ内にあるケースおよびケース
の場合には内部クロック信号ｂを選択して乗せ替えクロ
ック信号ｇを出力し、ラッチ回路６へ供給する。また、
レベル比較判定出力信号ｅがハイレベル（Ｈ）のとき、
つまり内部クロック信号ｂと外部クロック信号ａとの位
相差がラッチ回路６のデータ読み出し危険区域ｘ内にあ
るケース，ケースおよびケースの場合には極性反
転内部クロック信号ｆを選択して乗せ替えクロック信号
ｇとして出力し、ラッチ回路６へ供給する。ラッチ回路
６は、データ入力端Ｇを通して装置外部からの入力デー
タ信号ｈを入力されて選択回路５からの乗せ替えクロッ
ク信号ｇの立ち上がりエッジで入力データ信号ｈを打ち
抜き読み込んでラッチ出力し、出力データ信号ｋをデー
タ出力端Ｈを通して装置外部へ送出する。つまり、ラッ
チ回路６は、内部クロック信号ｂと外部クロック信号ａ
との位相差がケース，ケースおよびケースの場合
には、乗せ替えクロック信号ｇとして選択された内部ク
ロック信号ｂの立ち上がりエッジで入力データ信号ｈの
読み出し安全区域ｖ内のデータを打ち抜き読み込んでラ
ッチ出力し、また、内部クロック信号ｂと外部クロック
信号ａとの位相差がケースおよびケースの場合に
は、乗せ替えクロック信号ｇとして選択された極性反転
内部クロック信号ｆの立ち上がりエッジ、つまり内部ク
ロック信号ｂの立ち下がりエッジで入力データ信号ｈを
打ち抜き読み込んでラッチし出力する。
【００１５】次に、図１における第１の実施例のブロッ
ク図の構成を具体的な回路構成および具体的な回路素子
で実現する場合について図２を参照して説明する。クロ
ック位相自動選択方式は、外部クロック入力端Ｅを通し
て入力される装置外部からの外部クロック信号ａと内部
クロック入力端Ｆを通して入力される装置内の内部クロ
ック信号ｂとの位相を比較して位相比較出力信号ｃを出
力する排他的論理和回路７と、排他的論理和回路７から
の位相比較出力信号ｃを積分して積分波形信号ｄを出力
する抵抗８１およびコンデンサ８２から成る積分回路８
と、積分回路８からの積分波形信号ｄのレベルを基準電
圧ＶR と比較し判定してレベル比較判定信号ｅを出力す
る演算増幅器９と、内部クロック入力端Ｆを通して入力
される装置内の内部クロック信号ｂの極性を反転して極
性反転内部クロック信号ｆを出力するインバータ１０
と、演算増幅器９からのレベル比較判定信号ｅに制御さ
れて内部クロック入力端Ｆからの装置内内部クロック信
号ｂとインバータ１０からの極性反転内部クロック信号
ｆのいずれかを選択して乗せ替えクロック信号ｇを出力
するセレクタ１１と、セレクタ１１からの乗せ替えクロ
ック信号ｇによりデータ入力端Ｇを通して入力される装
置外部からの入力データ信号ｈを読み込んでラッチ出力
し出力データ信号ｋをデータ出力端Ｈを通して装置外部
へ送出するＤ形フリップフロップ１２とから構成され
る。
ク図の構成を具体的な回路構成および具体的な回路素子
で実現する場合について図２を参照して説明する。クロ
ック位相自動選択方式は、外部クロック入力端Ｅを通し
て入力される装置外部からの外部クロック信号ａと内部
クロック入力端Ｆを通して入力される装置内の内部クロ
ック信号ｂとの位相を比較して位相比較出力信号ｃを出
力する排他的論理和回路７と、排他的論理和回路７から
の位相比較出力信号ｃを積分して積分波形信号ｄを出力
する抵抗８１およびコンデンサ８２から成る積分回路８
と、積分回路８からの積分波形信号ｄのレベルを基準電
圧ＶR と比較し判定してレベル比較判定信号ｅを出力す
る演算増幅器９と、内部クロック入力端Ｆを通して入力
される装置内の内部クロック信号ｂの極性を反転して極
性反転内部クロック信号ｆを出力するインバータ１０
と、演算増幅器９からのレベル比較判定信号ｅに制御さ
れて内部クロック入力端Ｆからの装置内内部クロック信
号ｂとインバータ１０からの極性反転内部クロック信号
ｆのいずれかを選択して乗せ替えクロック信号ｇを出力
するセレクタ１１と、セレクタ１１からの乗せ替えクロ
ック信号ｇによりデータ入力端Ｇを通して入力される装
置外部からの入力データ信号ｈを読み込んでラッチ出力
し出力データ信号ｋをデータ出力端Ｈを通して装置外部
へ送出するＤ形フリップフロップ１２とから構成され
る。
【００１６】次に、図３〜図７を図２と併せて参照して
動作について説明する。図３は内部クロック信号ｂの位
相が外部クロック信号ａよりもＴ／４遅れていてＤ形フ
リップフロップ１２のデータ読み込み安全区域ｖ内の位
相遅れであるケースの場合の動作タイミングチャート
であり、図４は内部クロック信号ｂの位相が外部クロッ
ク信号ａの位相よりもＴ／２遅れていてＤ形フリップフ
ロップ１２のデータ読み込み危険区域ｘ内の位相遅れで
あるケースの場合の動作タイミングチャートであり、
図５は内部クロック信号ｂの位相が外部クロック信号ａ
の位相よりも３Ｔ／４遅れていてＤ形フリップフロップ
１２のデータ読み込み安全区域ｖ内の位相遅れであるケ
ースの場合の動作タイミングチャートであり、図６は
内部クロック信号ｂの位相が外部クロック信号ａの位相
よりもｔ1 遅れていてＤ形フリップフロップ１２のデー
タ読み込み安全区域ｖとデータ読み込み危険区域ｘとの
境界点にある位相遅れのケースの場合の動作タイミン
グチャートであり、図７は内部クロック信号ｂの位相が
外部クロック信号ａの位相よりもｔ2 遅れていてＤ形フ
リップフロップのデータ読み込み危険区域ｘとデータ読
み込み安全区域ｖとの境界点にある位相遅れの位相遅れ
であるケースの場合の動作タイミングチャートであ
る。これら図３〜図７のいずれのタイミングチャートに
おいても入力データ信号ｈと外部クロック信号ａとは位
相同期しており、また、外部クロック信号ａと内部クロ
ック信号ｂとは周波数同期がとれていて位相同期がとれ
ていないという条件にもとづいている。
動作について説明する。図３は内部クロック信号ｂの位
相が外部クロック信号ａよりもＴ／４遅れていてＤ形フ
リップフロップ１２のデータ読み込み安全区域ｖ内の位
相遅れであるケースの場合の動作タイミングチャート
であり、図４は内部クロック信号ｂの位相が外部クロッ
ク信号ａの位相よりもＴ／２遅れていてＤ形フリップフ
ロップ１２のデータ読み込み危険区域ｘ内の位相遅れで
あるケースの場合の動作タイミングチャートであり、
図５は内部クロック信号ｂの位相が外部クロック信号ａ
の位相よりも３Ｔ／４遅れていてＤ形フリップフロップ
１２のデータ読み込み安全区域ｖ内の位相遅れであるケ
ースの場合の動作タイミングチャートであり、図６は
内部クロック信号ｂの位相が外部クロック信号ａの位相
よりもｔ1 遅れていてＤ形フリップフロップ１２のデー
タ読み込み安全区域ｖとデータ読み込み危険区域ｘとの
境界点にある位相遅れのケースの場合の動作タイミン
グチャートであり、図７は内部クロック信号ｂの位相が
外部クロック信号ａの位相よりもｔ2 遅れていてＤ形フ
リップフロップのデータ読み込み危険区域ｘとデータ読
み込み安全区域ｖとの境界点にある位相遅れの位相遅れ
であるケースの場合の動作タイミングチャートであ
る。これら図３〜図７のいずれのタイミングチャートに
おいても入力データ信号ｈと外部クロック信号ａとは位
相同期しており、また、外部クロック信号ａと内部クロ
ック信号ｂとは周波数同期がとれていて位相同期がとれ
ていないという条件にもとづいている。
【００１７】詳述すると、排他的論理和回路７は、外部
クロック入力端Ｅを通して入力される装置外部からの周
期幅がＴでパルス幅がＴ／２の外部クロック信号ａと内
部クロック入力端Ｆを通して入力される周期幅がＴでパ
ルス幅がＴ／２の装置内内部クロック信号ｂとの位相を
比較して両クロック信号間の位相差を位相比較出力信号
ｃとして出力する。この位相比較出力信号ｃは両クロッ
ク信号間に位相差があれば周期的なパルス信号として出
力されるので、積分回路８はこのパルス信号としての位
相比較出力信号ｃを積分して積分波形信号ｄを出力し演
算増幅器９のマイナス入力端（−）へ供給する。ここ
で、積分回路８の時定数は抵抗８１の抵抗値とコンデン
サ８２の容量値との積で決まり、演算増幅器９で予め設
定されるスレッショールド電圧ｗとの兼ね合いで決めら
れる。演算増幅器９は積分回路８からの積分波形信号ｄ
をプラス入力端（＋）に供給される基準電圧ＶR により
予め定められる直流のスレッショールド電圧ｗと比較し
判定してレベル比較判定出力信号ｅを出力する。ここ
で、演算増幅器９は積分波形信号ｄのレベルがスレッシ
ョールド電圧ｗよりも低いときはレベル比較判定出力信
号ｅはロウレベル（Ｌ）となり、また、積分波形信号ｄ
のレベルがスレッショールド電圧ｗよりも高いときはハ
イレベル（Ｈ）の直流電圧を出力してセレクタ１１の制
御入力端Ｓへ供給する。このスレッショールド電圧ｗ
は、内部クロック信号ｂと外部クロック信号ａとの位相
差の許容境界を電圧で示した基準電圧であり、Ｄ形フリ
ップフロップ１２が乗せ替クロック信号ｇにより入力デ
ータ信号ｈを読み込むときのＤ形フリップフロップ１２
固有の性能であるデータ読み出し危険区域ｘに応じて予
め演算増幅器９において定められるもので、このスレッ
ショールド電圧ｗを内部クロック信号ｂと外部クロック
信号ａとの位相差が図４におけるケース，図６におけ
るケースおよび図７におけるケースの積分波形信号
ｄの波形最低値よりも低く設定しておけば、内部クロッ
ク信号ｂと外部クロック信号ａとの位相差がＤ形フリッ
プフロップ１２のデータ読み込み安全区域ｖ内にある図
３におけるケースおよび図５におけるケースの場合
には、積分波形信号ｄの波高値はいずれの場合にもスレ
ッショールド電圧ｗよりも低くなるので、演算増幅器９
出力のレベル比較判定出力信号ｅはケースおよびケー
スのいずれの場合にもロウレベル（Ｌ）となり、ま
た、ケース，ケースおよびケースの場合には、積
分波形信号ｄの波形最低値はいずれの場合にもスレッシ
ョールド電圧ｗよりも高くなるので、演算増幅器９出力
のレベル比較判定出力信号ｅは図４，図６および図７の
いずれの場合にもハイレベル（Ｈ）となる。インバータ
１０は、内部クロック入力端Ｆからの装置内内部クロッ
ク信号ｂの極性を反転して極性反転内部クロック信号ｆ
を出力し、セレクタ１１の第２のデータ入力端Ｆへ供給
する。セレクタ１１は、第２のデータ入力端Ｂにインバ
ータ１０からの極性反転クロック信号ｆを入力され、ま
た第１のデータ入力端Ａに内部クロック入力端Ｆからの
装置内内部クロック信号ｂを入力されて制御入力端Ｓに
入力される演算増幅器９からのレベル判定出力信号ｅに
制御されてレベル比較判定出力信号ｅがロウレベル
（Ｌ）のとき、つまり内部クロック信号ｂと外部クロッ
ク信号ａとの位相差がＤ形フリップフロップ１２のデー
タ読み出し安全区域ｖ内にあるケースおよびケース
の場合には内部クロック信号ｂを選択してデータ出力端
Ｙから乗せ替えクロック信号ｇを出力してＤ形フリップ
フロップ１２のクロック入力端ＣＫへ供給する。また、
レベル比較判定出力信号ｅがハイレベル（Ｈ）のとき、
つまり内部クロック信号ｂと外部クロック信号ａとの位
相差がＤ形フリップフロップ回路１２のデータ読み出し
危険区域ｘ内にあるケース，ケースおよびケース
の場合には、極性反転内部クロック信号ｆを選択してデ
ータ出力端Ｙから乗せ替えクロック信号ｇを出力してＤ
形フリップフロップ１２のクロック入力端ＣＫへ供給す
る。Ｄ形フリップフロップ１２は、データ入力端Ｄにデ
ータ入力端Ｇを通して装置外部からの入力データ信号ｈ
を入力されてセレクタ１１のデータ出力端Ｙからの乗せ
替えクロック信号ｇの立ち上がりエッジで入力データ信
号ｈを打ち抜き読み込んでラッチ出力し、出力データ信
号ｋをデータ出力端Ｈを通して装置外部へ送出する。つ
まり、Ｄ形フリップフロップ１２は、内部クロック信号
ｂと外部クロック信号ａとの位相差がケース，ケース
およびケースの場合には、乗せ替えクロック信号ｇ
として選択された内部クロック信号ｂの立ち上がりエッ
ジで入力データ信号ｈの読み出し安全区域ｖ内のデータ
を打ち抜き読み込んでラッチ出力し、また、内部クロッ
ク信号ｂと外部クロック信号ａとの位相差がケースお
よびケースの場合には、乗せ替えクロック信号ｇとし
て選択された極性反転内部クロック信号ｆの立ち上がり
エッジ、つまり内部クロック信号ｂの立ち下がりエッジ
で入力データ信号ｈを打ち抜き読み込んでラッチし出力
する。
クロック入力端Ｅを通して入力される装置外部からの周
期幅がＴでパルス幅がＴ／２の外部クロック信号ａと内
部クロック入力端Ｆを通して入力される周期幅がＴでパ
ルス幅がＴ／２の装置内内部クロック信号ｂとの位相を
比較して両クロック信号間の位相差を位相比較出力信号
ｃとして出力する。この位相比較出力信号ｃは両クロッ
ク信号間に位相差があれば周期的なパルス信号として出
力されるので、積分回路８はこのパルス信号としての位
相比較出力信号ｃを積分して積分波形信号ｄを出力し演
算増幅器９のマイナス入力端（−）へ供給する。ここ
で、積分回路８の時定数は抵抗８１の抵抗値とコンデン
サ８２の容量値との積で決まり、演算増幅器９で予め設
定されるスレッショールド電圧ｗとの兼ね合いで決めら
れる。演算増幅器９は積分回路８からの積分波形信号ｄ
をプラス入力端（＋）に供給される基準電圧ＶR により
予め定められる直流のスレッショールド電圧ｗと比較し
判定してレベル比較判定出力信号ｅを出力する。ここ
で、演算増幅器９は積分波形信号ｄのレベルがスレッシ
ョールド電圧ｗよりも低いときはレベル比較判定出力信
号ｅはロウレベル（Ｌ）となり、また、積分波形信号ｄ
のレベルがスレッショールド電圧ｗよりも高いときはハ
イレベル（Ｈ）の直流電圧を出力してセレクタ１１の制
御入力端Ｓへ供給する。このスレッショールド電圧ｗ
は、内部クロック信号ｂと外部クロック信号ａとの位相
差の許容境界を電圧で示した基準電圧であり、Ｄ形フリ
ップフロップ１２が乗せ替クロック信号ｇにより入力デ
ータ信号ｈを読み込むときのＤ形フリップフロップ１２
固有の性能であるデータ読み出し危険区域ｘに応じて予
め演算増幅器９において定められるもので、このスレッ
ショールド電圧ｗを内部クロック信号ｂと外部クロック
信号ａとの位相差が図４におけるケース，図６におけ
るケースおよび図７におけるケースの積分波形信号
ｄの波形最低値よりも低く設定しておけば、内部クロッ
ク信号ｂと外部クロック信号ａとの位相差がＤ形フリッ
プフロップ１２のデータ読み込み安全区域ｖ内にある図
３におけるケースおよび図５におけるケースの場合
には、積分波形信号ｄの波高値はいずれの場合にもスレ
ッショールド電圧ｗよりも低くなるので、演算増幅器９
出力のレベル比較判定出力信号ｅはケースおよびケー
スのいずれの場合にもロウレベル（Ｌ）となり、ま
た、ケース，ケースおよびケースの場合には、積
分波形信号ｄの波形最低値はいずれの場合にもスレッシ
ョールド電圧ｗよりも高くなるので、演算増幅器９出力
のレベル比較判定出力信号ｅは図４，図６および図７の
いずれの場合にもハイレベル（Ｈ）となる。インバータ
１０は、内部クロック入力端Ｆからの装置内内部クロッ
ク信号ｂの極性を反転して極性反転内部クロック信号ｆ
を出力し、セレクタ１１の第２のデータ入力端Ｆへ供給
する。セレクタ１１は、第２のデータ入力端Ｂにインバ
ータ１０からの極性反転クロック信号ｆを入力され、ま
た第１のデータ入力端Ａに内部クロック入力端Ｆからの
装置内内部クロック信号ｂを入力されて制御入力端Ｓに
入力される演算増幅器９からのレベル判定出力信号ｅに
制御されてレベル比較判定出力信号ｅがロウレベル
（Ｌ）のとき、つまり内部クロック信号ｂと外部クロッ
ク信号ａとの位相差がＤ形フリップフロップ１２のデー
タ読み出し安全区域ｖ内にあるケースおよびケース
の場合には内部クロック信号ｂを選択してデータ出力端
Ｙから乗せ替えクロック信号ｇを出力してＤ形フリップ
フロップ１２のクロック入力端ＣＫへ供給する。また、
レベル比較判定出力信号ｅがハイレベル（Ｈ）のとき、
つまり内部クロック信号ｂと外部クロック信号ａとの位
相差がＤ形フリップフロップ回路１２のデータ読み出し
危険区域ｘ内にあるケース，ケースおよびケース
の場合には、極性反転内部クロック信号ｆを選択してデ
ータ出力端Ｙから乗せ替えクロック信号ｇを出力してＤ
形フリップフロップ１２のクロック入力端ＣＫへ供給す
る。Ｄ形フリップフロップ１２は、データ入力端Ｄにデ
ータ入力端Ｇを通して装置外部からの入力データ信号ｈ
を入力されてセレクタ１１のデータ出力端Ｙからの乗せ
替えクロック信号ｇの立ち上がりエッジで入力データ信
号ｈを打ち抜き読み込んでラッチ出力し、出力データ信
号ｋをデータ出力端Ｈを通して装置外部へ送出する。つ
まり、Ｄ形フリップフロップ１２は、内部クロック信号
ｂと外部クロック信号ａとの位相差がケース，ケース
およびケースの場合には、乗せ替えクロック信号ｇ
として選択された内部クロック信号ｂの立ち上がりエッ
ジで入力データ信号ｈの読み出し安全区域ｖ内のデータ
を打ち抜き読み込んでラッチ出力し、また、内部クロッ
ク信号ｂと外部クロック信号ａとの位相差がケースお
よびケースの場合には、乗せ替えクロック信号ｇとし
て選択された極性反転内部クロック信号ｆの立ち上がり
エッジ、つまり内部クロック信号ｂの立ち下がりエッジ
で入力データ信号ｈを打ち抜き読み込んでラッチし出力
する。
【００１８】続いて、本発明の第２の実施例を示す図８
を参照すると、クロック位相自動選択方式は、外部クロ
ック入力端Ｅを通して入力される装置外部からの外部ク
ロック信号ａと内部クロック入力端Ｆを通して入力され
る装置内の内部クロック信号ｂとの位相を比較して位相
比較出力信号ｉを出力する位相比較回路１３と、外部ク
ロック入力端Ｅを通して装置外部からの外部クロック信
号ｂのパルス幅を整形して波形整形クロック信号ｊを出
力する波形整形回路１４と、波形整形回路１４からの波
形整形クロック信号ｊから位相基準クロック信号ｏを生
成して出力する位相基準クロック発生回路１５と、位相
比較回路１３からの位相比較出力信号ｉと位相基準クロ
ック発生回路１５からの位相基準クロック信号ｏとの位
相を比較して位相比較出力信号ｍを出力する位相比較回
路１６と、位相比較回路１６からの位相比較出力信号ｍ
のパルス幅を整形して波形整形出力信号ｎを出力する波
形整形回路１７と、波形整形回路１７からの波形整形出
力信号ｎを積分して積分波形信号ｐを出力する積分回路
１８と、積分回路１８からの積分波形信号ｐのレベルを
自回路内から供給される基準電圧と比較し判定してレベ
ル比較判定信号ｒを出力するレベル比較判定回路１９
と、内部クロック入力端Ｆからの装置内内部クロック信
号ｂの極性を反転して極性反転内部クロック信号ｆを出
力する極性反転回路２０と、レベル比較判定回路１９か
らのレベル比較判定信号ｒに制御されて内部クロック入
力端Ｆからの装置内の内部クロック信号ｂと極性反転回
路２０からの極性反転内部クロック信号ｆのいずれかを
選択して乗せ替えクロック信号ｕを出力する選択回路２
１と、選択回路２１からの乗せ替えクロック信号ｕによ
りデータ入力端Ｇを通して入力される装置外部からの入
力データ信号ｈを読み込んでラッチ出力し出力データ信
号ｋをデータ出力端Ｈを通して装置外部へ送出するラッ
チ回路２２とから構成される。
を参照すると、クロック位相自動選択方式は、外部クロ
ック入力端Ｅを通して入力される装置外部からの外部ク
ロック信号ａと内部クロック入力端Ｆを通して入力され
る装置内の内部クロック信号ｂとの位相を比較して位相
比較出力信号ｉを出力する位相比較回路１３と、外部ク
ロック入力端Ｅを通して装置外部からの外部クロック信
号ｂのパルス幅を整形して波形整形クロック信号ｊを出
力する波形整形回路１４と、波形整形回路１４からの波
形整形クロック信号ｊから位相基準クロック信号ｏを生
成して出力する位相基準クロック発生回路１５と、位相
比較回路１３からの位相比較出力信号ｉと位相基準クロ
ック発生回路１５からの位相基準クロック信号ｏとの位
相を比較して位相比較出力信号ｍを出力する位相比較回
路１６と、位相比較回路１６からの位相比較出力信号ｍ
のパルス幅を整形して波形整形出力信号ｎを出力する波
形整形回路１７と、波形整形回路１７からの波形整形出
力信号ｎを積分して積分波形信号ｐを出力する積分回路
１８と、積分回路１８からの積分波形信号ｐのレベルを
自回路内から供給される基準電圧と比較し判定してレベ
ル比較判定信号ｒを出力するレベル比較判定回路１９
と、内部クロック入力端Ｆからの装置内内部クロック信
号ｂの極性を反転して極性反転内部クロック信号ｆを出
力する極性反転回路２０と、レベル比較判定回路１９か
らのレベル比較判定信号ｒに制御されて内部クロック入
力端Ｆからの装置内の内部クロック信号ｂと極性反転回
路２０からの極性反転内部クロック信号ｆのいずれかを
選択して乗せ替えクロック信号ｕを出力する選択回路２
１と、選択回路２１からの乗せ替えクロック信号ｕによ
りデータ入力端Ｇを通して入力される装置外部からの入
力データ信号ｈを読み込んでラッチ出力し出力データ信
号ｋをデータ出力端Ｈを通して装置外部へ送出するラッ
チ回路２２とから構成される。
【００１９】次に、図１０〜図１４を図８と併せて参照
して動作について説明する。図１０は内部クロック信号
ｂの位相が外部クロック信号ａの位相よりもＴ／４遅れ
ていてラッチ回路２２のデータ読み込み安全区域ｖ内の
位相遅れであるケースの場合の動作タイミングチャー
トであり、図１１は内部クロック信号ｂの位相が外部ク
ロック信号ａの位相よりもＴ／２遅れていてラッチ回路
２２のデータ読み込み危険区域ｘ内の位相遅れであるケ
ースの場合の動作タイミングチャートであり、図１２
は内部クロック信号ｂの位相が外部クロック信号ａの位
相よりも３Ｔ／４遅れていてラッチ回路２２のデータ読
み込み安全区域ｖ内の位相遅れであるケースの場合の
動作タイミングチャートであり、図１３は内部クロック
信号ｂの位相が外部クロック信号ａの位相よりもｔ1 遅
れていてラッチ回路２２のデータ読み込み安全区域ｖと
データ読み込み危険区域ｘとの境界点にある位相遅れの
ケースの場合の動作タイミングチャートであり、図１
４は内部クロック信号ｂの位相が外部クロック信号ａの
位相よりもｔ2 遅れていてラッチ回路２２のデータ読み
込み危険区域ｘとデータ読み込み安全区域ｖとの境界点
にある位相遅れのケースの場合の動作タイミングチャ
ートである。これら図１０〜図１４のいずれのタイミン
グチャートにおいても入力データ信号ｈと外部クロック
信号ａとは位相同期しており、また、外部クロック信号
ａと内部クロック信号ｂとは周波数同期がとれていて位
相同期がとれていないという条件にもとづいている。
して動作について説明する。図１０は内部クロック信号
ｂの位相が外部クロック信号ａの位相よりもＴ／４遅れ
ていてラッチ回路２２のデータ読み込み安全区域ｖ内の
位相遅れであるケースの場合の動作タイミングチャー
トであり、図１１は内部クロック信号ｂの位相が外部ク
ロック信号ａの位相よりもＴ／２遅れていてラッチ回路
２２のデータ読み込み危険区域ｘ内の位相遅れであるケ
ースの場合の動作タイミングチャートであり、図１２
は内部クロック信号ｂの位相が外部クロック信号ａの位
相よりも３Ｔ／４遅れていてラッチ回路２２のデータ読
み込み安全区域ｖ内の位相遅れであるケースの場合の
動作タイミングチャートであり、図１３は内部クロック
信号ｂの位相が外部クロック信号ａの位相よりもｔ1 遅
れていてラッチ回路２２のデータ読み込み安全区域ｖと
データ読み込み危険区域ｘとの境界点にある位相遅れの
ケースの場合の動作タイミングチャートであり、図１
４は内部クロック信号ｂの位相が外部クロック信号ａの
位相よりもｔ2 遅れていてラッチ回路２２のデータ読み
込み危険区域ｘとデータ読み込み安全区域ｖとの境界点
にある位相遅れのケースの場合の動作タイミングチャ
ートである。これら図１０〜図１４のいずれのタイミン
グチャートにおいても入力データ信号ｈと外部クロック
信号ａとは位相同期しており、また、外部クロック信号
ａと内部クロック信号ｂとは周波数同期がとれていて位
相同期がとれていないという条件にもとづいている。
【００２０】詳述すると、位相比較回路１３は、外部ク
ロック入力端Ｅを通して入力される装置外部からの周期
幅がＴでパルス幅がＴ／２の外部クロック信号ａと内部
クロック入力端Ｆを通して入力される周期幅がＴでパル
ス幅がＴ／２の装置内内部クロック信号ｂとの位相を比
較して両クロック信号間の位相差を位相比較出力信号ｉ
として出力する。波形整形回路１４は、外部クロック入
力端Ｅを通して入力される装置外部からの周期幅がＴで
パルス幅がＴ／２の外部クロック信号ａの立ち上がりエ
ッジをトリガーとしてパルス幅をＭに整形して波形整形
クロック信号ｊを出力する。位相基準クロック発生回路
１５、は波形整形回路１４からの波形整形クロック信号
ｊの立ち下がりエッジをトリガーとしてパルス幅がＮの
位相基準クロック信号ｏを生成して出力する。ここで、
波形整形クロック信号ｊのパルス幅Ｍは、位相比較回路
１６において位相比較出力信号ｉと位相基準クロック信
号ｏとを位相比較したときに図１４におけるケースの
場合において位相比較回路１６から出力される位相比較
信号ｍがロウレベル（Ｌ）になるように位相比較出力信
号ｉのパルス幅ｋと同じかあるいはパルス幅Ｋよりも若
干大きく設定される。また、位相基準クロック信号ｏの
立ち上がりエッジのタイミングは、位相比較回路１６に
おいて位相比較出力信号ｉと位相基準クロック信号ｏと
を位相比較したときに図１３におけるケースの場合に
おいて位相比較回路１６から出力される位相比較信号ｍ
がロウレベル（Ｌ）になるように位相比較出力信号ｉの
立ち上がりエッジと同じかあるいは若干前に立ち下がる
ように設定される。このときの位相基準クロック信号ｏ
のパルス幅はＮになる。位相比較回路１６は位相比較回
路１３からの位相比較出力信号ｉと位相基準クロック発
生回路１５からの位相基準クロック信号ｏとの位相を比
較し、図１０におけるケースおよび図１２におけるケ
ースの場合には位相比較出力信号ｍは周期的なパルス
波形になり、図１１におけるケース，図１３における
ケースおよび図１４におけるケースの場合には位相
比較出力信号ｍはロウレベル（Ｌ）になる。波形整形回
路１７は、図１０におけるケースおよび図１２におけ
るケースの場合のように、位相比較回路１６からの位
相比較信号ｍがパルス波形であるときは、そのパルスの
立ち上がりエッジをトリガーとしてパルス幅をＪに整形
して波形整形出力信号ｎを出力する。積分回路１８は、
パルス幅がＪに整形された波形整形回路１７からの波形
整形出力信号ｎを積分して積分波形信号ｐを出力する。
この積分回路１８の時定数および波形整形出力信号ｎの
パルス幅Ｊはレベル比較判定回路１９で予め設定される
スレッショールド電圧ｗとの兼ね合いで決められ、波形
整形出力信号ｎのパルス幅Ｊは一般的にはクロック信号
の周期Ｔよりも小さく、かつＴ／２よりも大きく設定さ
れる。レベル比較判定回路１９は積分回路１８からの積
分波形信号ｐを自回路内で予め定められて基準電圧とし
て与えられる直流のスレッショールド電圧ｗと比較し判
定してレベル比較判定出力信号ｒを出力する。ここで、
レベル比較判定回路１９は積分波形信号ｐのレベルがス
レッショールド電圧ｗよりも低いときはレベル比較判定
出力信号ｒはロウレベル（Ｌ）となり、また、積分波形
信号ｐのレベルがスレッショールド電圧ｗよりも高いと
きはハイレベル（Ｈ）の直流電圧が出力される。このス
レッショールド電圧ｗは、内部クロック信号ｂと外部ク
ロック信号ａとの位相差の許容境界を電圧で示した基準
電圧であり、ラッチ回路２２が乗せ替クロック信号ｕに
より入力データ信号ｈを読み込むときのラッチ回路２２
固有の性能であるデータ読み出し危険区域ｘに応じて予
めレベル比較判定回路１９において定められるもので、
このスレッショールド電圧ｗを内部クロック信号ｂと外
部クロック信号ａとの位相差が図１１におけるケース
，図１３におけるケースおよび図１４におけるケー
スの積分波形信号ｐの波形最低値よりも低く設定して
おけば、内部クロック信号ｂと外部クロック信号ａとの
位相差が図１０におけるケースおよび図１２における
ケースの場合には、積分波形信号ｐの波高値はいずれ
の場合にもスレッショールド電圧ｗよりも低くなるの
で、レベル比較判定回路１９出力のレベル比較判定出力
信号ｒはケースおよびケースのいずれの場合にもロ
ウレベル（Ｌ）となり、また、ケース，ケースおよ
びケースの場合には、積分波形信号ｐの波形最低値は
いずれの場合にもスレッショールド電圧ｗよりも高くな
るので、レベル比較判定回路１９出力のレベル比較判定
出力信号ｒはケース，ケースおよびケースのいず
れの場合にもハイレベル（Ｈ）となる。極性反転回路２
０は、内部クロック入力端Ｆからの装置内内部クロック
信号ｂの極性を反転して極性反転内部クロック信号ｆを
出力し、選択回路２１へ供給する。選択回路２１は、極
性反転回路２０からの極性反転クロック信号ｆと内部ク
ロック入力端Ｆからの装置内内部クロック信号ｂとを入
力され、レベル比較判定回路１９からのレベル判定出力
信号ｅに制御されてレベル比較判定出力信号ｒがロウレ
ベル（Ｌ）のとき、つまり内部クロック信号ｂと外部ク
ロック信号ａとの位相差がラッチ回路２２のデータ読み
出し安全区域ｖ内にあるケースおよびケースの場合
には内部クロック信号ｂを選択して乗せ替えクロック信
号ｕを出力し、ラッチ回路２２へ供給する。また、レベ
ル比較判定出力信号ｒがハイレベル（Ｈ）のとき、つま
り内部クロック信号ｂと外部クロック信号ａとの位相差
がラッチ回路２２のデータ読み出し危険区域ｘ内にある
ケース，ケースおよびケースの場合には極性反転
内部クロック信号ｆを選択して乗せ替えクロック信号ｕ
として出力し、ラッチ回路２２へ供給する。ラッチ回路
２２は、データ入力端Ｇを通して装置外部からの入力デ
ータ信号ｈを入力されて選択回路２１からの乗せ替えク
ロック信号ｕの立ち上がりエッジで入力データ信号ｈを
打ち抜き読み込んでラッチ出力し、出力データ信号ｋを
データ出力端Ｈを通して装置外部へ送出する。つまり、
ラッチ回路２２は、内部クロック信号ｂと外部クロック
信号ａとの位相差がケース，ケースおよびケース
の場合には、乗せ替えクロック信号ｕとして選択された
内部クロック信号ｂの立ち上がりエッジで入力データ信
号ｈの読み出し安全区域ｖ内のデータを打ち抜き読み込
んでラッチ出力し、また、内部クロック信号ｂと外部ク
ロック信号ａとの位相差がケースおよびケースの場
合には、乗せ替えクロック信号ｕとして選択された極性
反転内部クロック信号ｆの立ち上がりエッジ、つまり内
部クロック信号ｂの立ち下がりエッジで入力データ信号
ｈを打ち抜き読み込んでラッチし出力する。
ロック入力端Ｅを通して入力される装置外部からの周期
幅がＴでパルス幅がＴ／２の外部クロック信号ａと内部
クロック入力端Ｆを通して入力される周期幅がＴでパル
ス幅がＴ／２の装置内内部クロック信号ｂとの位相を比
較して両クロック信号間の位相差を位相比較出力信号ｉ
として出力する。波形整形回路１４は、外部クロック入
力端Ｅを通して入力される装置外部からの周期幅がＴで
パルス幅がＴ／２の外部クロック信号ａの立ち上がりエ
ッジをトリガーとしてパルス幅をＭに整形して波形整形
クロック信号ｊを出力する。位相基準クロック発生回路
１５、は波形整形回路１４からの波形整形クロック信号
ｊの立ち下がりエッジをトリガーとしてパルス幅がＮの
位相基準クロック信号ｏを生成して出力する。ここで、
波形整形クロック信号ｊのパルス幅Ｍは、位相比較回路
１６において位相比較出力信号ｉと位相基準クロック信
号ｏとを位相比較したときに図１４におけるケースの
場合において位相比較回路１６から出力される位相比較
信号ｍがロウレベル（Ｌ）になるように位相比較出力信
号ｉのパルス幅ｋと同じかあるいはパルス幅Ｋよりも若
干大きく設定される。また、位相基準クロック信号ｏの
立ち上がりエッジのタイミングは、位相比較回路１６に
おいて位相比較出力信号ｉと位相基準クロック信号ｏと
を位相比較したときに図１３におけるケースの場合に
おいて位相比較回路１６から出力される位相比較信号ｍ
がロウレベル（Ｌ）になるように位相比較出力信号ｉの
立ち上がりエッジと同じかあるいは若干前に立ち下がる
ように設定される。このときの位相基準クロック信号ｏ
のパルス幅はＮになる。位相比較回路１６は位相比較回
路１３からの位相比較出力信号ｉと位相基準クロック発
生回路１５からの位相基準クロック信号ｏとの位相を比
較し、図１０におけるケースおよび図１２におけるケ
ースの場合には位相比較出力信号ｍは周期的なパルス
波形になり、図１１におけるケース，図１３における
ケースおよび図１４におけるケースの場合には位相
比較出力信号ｍはロウレベル（Ｌ）になる。波形整形回
路１７は、図１０におけるケースおよび図１２におけ
るケースの場合のように、位相比較回路１６からの位
相比較信号ｍがパルス波形であるときは、そのパルスの
立ち上がりエッジをトリガーとしてパルス幅をＪに整形
して波形整形出力信号ｎを出力する。積分回路１８は、
パルス幅がＪに整形された波形整形回路１７からの波形
整形出力信号ｎを積分して積分波形信号ｐを出力する。
この積分回路１８の時定数および波形整形出力信号ｎの
パルス幅Ｊはレベル比較判定回路１９で予め設定される
スレッショールド電圧ｗとの兼ね合いで決められ、波形
整形出力信号ｎのパルス幅Ｊは一般的にはクロック信号
の周期Ｔよりも小さく、かつＴ／２よりも大きく設定さ
れる。レベル比較判定回路１９は積分回路１８からの積
分波形信号ｐを自回路内で予め定められて基準電圧とし
て与えられる直流のスレッショールド電圧ｗと比較し判
定してレベル比較判定出力信号ｒを出力する。ここで、
レベル比較判定回路１９は積分波形信号ｐのレベルがス
レッショールド電圧ｗよりも低いときはレベル比較判定
出力信号ｒはロウレベル（Ｌ）となり、また、積分波形
信号ｐのレベルがスレッショールド電圧ｗよりも高いと
きはハイレベル（Ｈ）の直流電圧が出力される。このス
レッショールド電圧ｗは、内部クロック信号ｂと外部ク
ロック信号ａとの位相差の許容境界を電圧で示した基準
電圧であり、ラッチ回路２２が乗せ替クロック信号ｕに
より入力データ信号ｈを読み込むときのラッチ回路２２
固有の性能であるデータ読み出し危険区域ｘに応じて予
めレベル比較判定回路１９において定められるもので、
このスレッショールド電圧ｗを内部クロック信号ｂと外
部クロック信号ａとの位相差が図１１におけるケース
，図１３におけるケースおよび図１４におけるケー
スの積分波形信号ｐの波形最低値よりも低く設定して
おけば、内部クロック信号ｂと外部クロック信号ａとの
位相差が図１０におけるケースおよび図１２における
ケースの場合には、積分波形信号ｐの波高値はいずれ
の場合にもスレッショールド電圧ｗよりも低くなるの
で、レベル比較判定回路１９出力のレベル比較判定出力
信号ｒはケースおよびケースのいずれの場合にもロ
ウレベル（Ｌ）となり、また、ケース，ケースおよ
びケースの場合には、積分波形信号ｐの波形最低値は
いずれの場合にもスレッショールド電圧ｗよりも高くな
るので、レベル比較判定回路１９出力のレベル比較判定
出力信号ｒはケース，ケースおよびケースのいず
れの場合にもハイレベル（Ｈ）となる。極性反転回路２
０は、内部クロック入力端Ｆからの装置内内部クロック
信号ｂの極性を反転して極性反転内部クロック信号ｆを
出力し、選択回路２１へ供給する。選択回路２１は、極
性反転回路２０からの極性反転クロック信号ｆと内部ク
ロック入力端Ｆからの装置内内部クロック信号ｂとを入
力され、レベル比較判定回路１９からのレベル判定出力
信号ｅに制御されてレベル比較判定出力信号ｒがロウレ
ベル（Ｌ）のとき、つまり内部クロック信号ｂと外部ク
ロック信号ａとの位相差がラッチ回路２２のデータ読み
出し安全区域ｖ内にあるケースおよびケースの場合
には内部クロック信号ｂを選択して乗せ替えクロック信
号ｕを出力し、ラッチ回路２２へ供給する。また、レベ
ル比較判定出力信号ｒがハイレベル（Ｈ）のとき、つま
り内部クロック信号ｂと外部クロック信号ａとの位相差
がラッチ回路２２のデータ読み出し危険区域ｘ内にある
ケース，ケースおよびケースの場合には極性反転
内部クロック信号ｆを選択して乗せ替えクロック信号ｕ
として出力し、ラッチ回路２２へ供給する。ラッチ回路
２２は、データ入力端Ｇを通して装置外部からの入力デ
ータ信号ｈを入力されて選択回路２１からの乗せ替えク
ロック信号ｕの立ち上がりエッジで入力データ信号ｈを
打ち抜き読み込んでラッチ出力し、出力データ信号ｋを
データ出力端Ｈを通して装置外部へ送出する。つまり、
ラッチ回路２２は、内部クロック信号ｂと外部クロック
信号ａとの位相差がケース，ケースおよびケース
の場合には、乗せ替えクロック信号ｕとして選択された
内部クロック信号ｂの立ち上がりエッジで入力データ信
号ｈの読み出し安全区域ｖ内のデータを打ち抜き読み込
んでラッチ出力し、また、内部クロック信号ｂと外部ク
ロック信号ａとの位相差がケースおよびケースの場
合には、乗せ替えクロック信号ｕとして選択された極性
反転内部クロック信号ｆの立ち上がりエッジ、つまり内
部クロック信号ｂの立ち下がりエッジで入力データ信号
ｈを打ち抜き読み込んでラッチし出力する。
【００２１】次に、図８における第２の実施例のブロッ
ク図の構成を具体的な回路構成および具体的な回路素子
で実現する場合について図９を参照して説明する。クロ
ック位相自動選択方式は、外部クロック入力端Ｅを通し
て入力される装置外部からの外部クロック信号ａと内部
クロック入力端Ｆを通して入力される装置内の内部クロ
ック信号ｂとの位相を比較して位相比較出力信号ｉを出
力するアンド回路２３と、外部クロック入力端Ｅを通し
て入力される装置外部からの外部クロック信号ｂのパル
ス幅を整形して波形整形クロック信号ｊを出力する単安
定マルチバイブレータ素子２４１とコンデンサ２４２と
抵抗２４３とから成る単安定マルチバイブレータ２４
と、単安定マルチバイブレータ２４からの波形整形クロ
ック信号ｊから位相基準クロック信号ｏを生成して出力
する単安定マルチバイブレータ素子２５１とコンデンサ
２５２と抵抗２５３とから成る単安定マルチバイブレー
タ２５と、アンド回路２３からの位相比較出力信号ｉと
単安定マルチバイブレータ２５からの位相基準クロック
信号ｏとの位相を比較して位相比較出力信号ｍを出力す
るアンド回路２６と、アンド回路２６からの位相比較出
力信号ｍのパルス幅を整形して波形整形出力信号ｎを出
力する単安定マルチバイブレータ素子２７１とコンデン
サ２７２と抵抗２７３とから成る単安定マルチバイブレ
ータ２７と、単安定マルチバイブレータ２７からの波形
整形出力信号ｎを積分して積分波形信号ｐを出力する積
分回路２８と、積分回路２８からの積分波形信号ｐのレ
ベルを基準電圧ＶR と比較し判定してレベル比較判定信
号ｒを出力する演算増幅器２９と、内部クロック入力端
Ｆからの装置内内部クロック信号ｂの極性を反転して極
性反転内部クロック信号ｆを出力するインバータ３０
と、演算増幅器２９からのレベル比較判定信号ｒに制御
されて内部クロック入力端Ｆからの装置内内部クロック
信号ｂとインバータ３０からの極性反転内部クロック信
号ｆのいずれかを選択して乗せ替えクロック信号ｕを出
力するセレクタ３１と、セレクタ３１からの乗せ替えク
ロック信号ｕによりデータ入力端Ｇを通して入力される
装置外部からの入力データ信号ｈを読み込んでラッチ出
力し出力データ信号ｋをデータ出力端Ｈを通して装置外
部へ送出するＤ形フリップフロップ３２とから構成され
る。
ク図の構成を具体的な回路構成および具体的な回路素子
で実現する場合について図９を参照して説明する。クロ
ック位相自動選択方式は、外部クロック入力端Ｅを通し
て入力される装置外部からの外部クロック信号ａと内部
クロック入力端Ｆを通して入力される装置内の内部クロ
ック信号ｂとの位相を比較して位相比較出力信号ｉを出
力するアンド回路２３と、外部クロック入力端Ｅを通し
て入力される装置外部からの外部クロック信号ｂのパル
ス幅を整形して波形整形クロック信号ｊを出力する単安
定マルチバイブレータ素子２４１とコンデンサ２４２と
抵抗２４３とから成る単安定マルチバイブレータ２４
と、単安定マルチバイブレータ２４からの波形整形クロ
ック信号ｊから位相基準クロック信号ｏを生成して出力
する単安定マルチバイブレータ素子２５１とコンデンサ
２５２と抵抗２５３とから成る単安定マルチバイブレー
タ２５と、アンド回路２３からの位相比較出力信号ｉと
単安定マルチバイブレータ２５からの位相基準クロック
信号ｏとの位相を比較して位相比較出力信号ｍを出力す
るアンド回路２６と、アンド回路２６からの位相比較出
力信号ｍのパルス幅を整形して波形整形出力信号ｎを出
力する単安定マルチバイブレータ素子２７１とコンデン
サ２７２と抵抗２７３とから成る単安定マルチバイブレ
ータ２７と、単安定マルチバイブレータ２７からの波形
整形出力信号ｎを積分して積分波形信号ｐを出力する積
分回路２８と、積分回路２８からの積分波形信号ｐのレ
ベルを基準電圧ＶR と比較し判定してレベル比較判定信
号ｒを出力する演算増幅器２９と、内部クロック入力端
Ｆからの装置内内部クロック信号ｂの極性を反転して極
性反転内部クロック信号ｆを出力するインバータ３０
と、演算増幅器２９からのレベル比較判定信号ｒに制御
されて内部クロック入力端Ｆからの装置内内部クロック
信号ｂとインバータ３０からの極性反転内部クロック信
号ｆのいずれかを選択して乗せ替えクロック信号ｕを出
力するセレクタ３１と、セレクタ３１からの乗せ替えク
ロック信号ｕによりデータ入力端Ｇを通して入力される
装置外部からの入力データ信号ｈを読み込んでラッチ出
力し出力データ信号ｋをデータ出力端Ｈを通して装置外
部へ送出するＤ形フリップフロップ３２とから構成され
る。
【００２２】次に、図１０〜図１４を図９と併せて参照
して動作について説明する。図１０は内部クロック信号
ｂの位相が外部クロック信号ａの位相よりもＴ／４遅れ
ていてＤ形フリップフロップ３２のデータ読み込み安全
区域ｖ内の位相遅れであるケースの場合の動作タイミ
ングチャートであり、図１１は内部クロック信号ｂの位
相が外部クロック信号ａの位相よりもＴ／２遅れていて
Ｄ形フリップフロップ３２のデータ読み込み危険区域ｘ
内の位相遅れであるケースの場合の動作タイミングチ
ャートであり、図１２は内部クロック信号ｂの位相が外
部クロック信号ａの位相よりも３Ｔ／４遅れていてＤ形
フリップフロップ３２のデータ読み込み安全区域ｖ内の
位相遅れであるケースの場合の動作タイミングチャー
トであり、図１３は内部クロック信号ｂの位相が外部ク
ロック信号ａの位相よりもｔ1 遅れていてＤ形フリップ
フロップ３２のデータ読み込み安全区域ｖとデータ読み
込み危険区域ｘとの境界点にある位相遅れのケースの
場合の動作タイミングチャートであり、図１４は内部ク
ロック信号ｂの位相が外部クロック信号ａの位相よりも
ｔ2 遅れていてＤ形フリップフロップ３２のデータ読み
込み危険区域ｘとデータ読み込み安全区域ｖとの境界点
にある位相遅れのケースの場合の動作タイミングチャ
ートである。これら図１０〜図１４のいずれのタイミン
グチャートにおいても入力データ信号ｈと外部クロック
信号ａとは位相同期しており、また、外部クロック信号
ａと内部クロック信号ｂとは周波数同期がとれていて位
相同期がとれていないという条件にもとづいている。
して動作について説明する。図１０は内部クロック信号
ｂの位相が外部クロック信号ａの位相よりもＴ／４遅れ
ていてＤ形フリップフロップ３２のデータ読み込み安全
区域ｖ内の位相遅れであるケースの場合の動作タイミ
ングチャートであり、図１１は内部クロック信号ｂの位
相が外部クロック信号ａの位相よりもＴ／２遅れていて
Ｄ形フリップフロップ３２のデータ読み込み危険区域ｘ
内の位相遅れであるケースの場合の動作タイミングチ
ャートであり、図１２は内部クロック信号ｂの位相が外
部クロック信号ａの位相よりも３Ｔ／４遅れていてＤ形
フリップフロップ３２のデータ読み込み安全区域ｖ内の
位相遅れであるケースの場合の動作タイミングチャー
トであり、図１３は内部クロック信号ｂの位相が外部ク
ロック信号ａの位相よりもｔ1 遅れていてＤ形フリップ
フロップ３２のデータ読み込み安全区域ｖとデータ読み
込み危険区域ｘとの境界点にある位相遅れのケースの
場合の動作タイミングチャートであり、図１４は内部ク
ロック信号ｂの位相が外部クロック信号ａの位相よりも
ｔ2 遅れていてＤ形フリップフロップ３２のデータ読み
込み危険区域ｘとデータ読み込み安全区域ｖとの境界点
にある位相遅れのケースの場合の動作タイミングチャ
ートである。これら図１０〜図１４のいずれのタイミン
グチャートにおいても入力データ信号ｈと外部クロック
信号ａとは位相同期しており、また、外部クロック信号
ａと内部クロック信号ｂとは周波数同期がとれていて位
相同期がとれていないという条件にもとづいている。
【００２３】詳述すると、アンド回路２３は、外部クロ
ック入力端Ｅを通して入力される装置外部からの周期幅
がＴでパルス幅がＴ／２の外部クロック信号ａと内部ク
ロック入力端Ｆを通して周期幅がＴでパルス幅がＴ／２
の装置内内部クロック信号ｂとの位相を比較して両クロ
ック信号間の位相差を位相比較出力信号ｉとして出力す
る。単安定マルチバイブレータ２４は、入力端Ａに外部
クロック入力端Ｆを通して入力される装置外部からの周
期幅がＴでパルス幅がＴ／２の外部クロック信号ａを入
力されてこの外部クロック信号ａの立ち上がりエッジを
トリガーとしてパルス幅をＭに整形して出力端Ｑに波形
整形クロック信号ｊを出力する。この波形整形クロック
信号ｊのパルス幅Ｍは単安定マルチバイブレータ素子２
４１のコンデンサ接続端Ｃに接続されるコンデンサ２４
２の容量値と抵抗接続端Ｒに接続される抵抗２４３の抵
抗値との積で決められる。単安定マルチバイブレータ２
５は、入力端Ａに単安定マルチバイブレータ２４からの
波形整形クロック信号ｊを入力されてこの波形整形クロ
ック信号ｊの立ち下がりエッジをトリガーとしてパルス
幅がＮの位相基準クロック信号ｏを生成して出力端Ｑに
出力する。この位相基準クロック信号ｏのパルスＮ幅は
単安定マルチバイブレータ素子２５１のコンデンサ接続
端Ｃに接続されるコンデンサ２５２の容量値と抵抗接続
端Ｒに接続される抵抗２５３の抵抗値との積で決められ
る。ここで、波形整形クロック信号ｊのパルス幅Ｍは、
アンド回路２６において位相比較出力信号ｉと位相基準
クロック信号ｏとを位相比較したときに図１４における
ケースの場合においてアンド回路２６から出力される
位相比較信号ｍがロウレベル（Ｌ）になるように位相比
較出力信号ｉのパルス幅ｋと同じかあるいはパルス幅Ｋ
よりも若干大きく設定する。また、位相基準クロック信
号ｏの立ち上がりエッジのタイミングは、アンド回路２
６において位相比較出力信号ｉと位相基準クロック信号
ｏとを位相比較したときに図１３におけるケースの場
合においてアンド回路２６から出力される位相比較信号
ｍがロウレベル（Ｌ）になるように位相比較出力信号ｉ
の立ち上がりエッジと同じかあるいは若干前に立ち下が
るように設定する。このときの位相基準クロック信号ｏ
のパルス幅はＮになる。アンド回路２６はアンド回路２
３からの位相比較出力信号ｉと単安定マルチバイブレー
タ２５からの位相基準クロック信号ｏとの位相を比較
し、図１０におけるケースおよび図１２におけるケー
スの場合には位相比較出力信号ｍは周期的なパルス波
形になり、図１１におけるケース，図１３におけるケ
ースおよび図１４におけるケースの場合には位相比
較出力信号ｍはロウレベル（Ｌ）になる。単安定マルチ
バイブレータ２７は、図１０におけるケースおよび図
１２におけるケースの場合のように、入力端Ａに入力
されるアンド回路２６からの位相比較信号ｍがパルス波
形であるときは、そのパルスの立ち上がりエッジをトリ
ガーとしてパルス幅をＪに整形して出力端Ｑに波形整形
出力信号ｎを出力する。この波形整形出力信号ｎのパル
ス幅Ｊは単安定マルチバイブレータ素子２７１のコンデ
ンサ接続端Ｃに接続されるコンデンサ２７２の容量値と
抵抗接続端Ｒに接続される抵抗２７３の抵抗値との積で
決められる。積分回路２８は、パルス幅がＪに整形され
た単安定マルチバイブレータ２７からの波形整形出力信
号ｎを積分して積分波形信号ｐを出力し演算増幅器２９
のマイナス入力端（−）へ供給する。この積分回路２８
の時定数は抵抗２８１の抵抗値とコンデンサ２８２の容
量値との積で決まり、また、単安定マルチバイブレータ
２７出力の波形整形出力信号ｎのパルス幅Ｊは抵抗２７
３の抵抗値とコンデンサ２７２の容量値との積で決ま
り、各各演算増幅器２９で設定されるスレッショールド
電圧ｗとの兼ね合いで決められ、波形整形出力信号ｎの
パルス幅Ｊは一般的にはクロック信号の周期Ｔよりも小
さく、かつＴ／２よりも大きく設定される。演算増幅器
２９は積分回路２８からの積分波形信号ｐをプラス入力
端（＋）に供給される基準電圧ＶR により予め定められ
る直流のスレッショールド電圧ｗと比較し判定してレベ
ル比較判定出力信号ｒを出力する。ここで、演算増幅器
２９は積分波形信号ｐのレベルがスレッショールド電圧
ｗよりも低いときはレベル比較判定出力信号ｒはロウレ
ベル（Ｌ）となり、また、積分波形信号ｐのレベルがス
レッショールド電圧ｗよりも高いときはハイレベル
（Ｈ）の直流電圧を出力してセレクタ３１の制御入力端
Ｓへ供給する。このスレッショールド電圧ｗは、内部ク
ロック信号ｂと外部クロック信号ａとの位相差の許容境
界を電圧で示した基準電圧であり、Ｄ形フリップフロッ
プ３２が乗せ替クロック信号ｕにより入力データ信号ｈ
を読み込むときのＤ形フリップフロップ３２固有の性能
であるデータ読み出し危険区域ｘに応じて予め演算増幅
器２９において定められるもので、このスレッショール
ド電圧ｗを内部クロック信号ｂと外部クロック信号ａと
の位相差が図１１におけるケース，図１３におけるケ
ースおよび図１４におけるケースの積分波形信号ｐ
の波形最低値よりも低く設定しておけば、内部クロック
信号ｂと外部クロック信号ａとの位相差が図１０におけ
るケースおよび図１２におけるケースの場合には、
積分波形信号ｐの波高値はいずれの場合にもスレッショ
ールド電圧ｗよりも低くなるので、演算増幅器２９出力
のレベル比較判定出力信号ｒはケースおよびケース
のいずれの場合にもロウレベル（Ｌ）となり、また、ケ
ース，ケースおよびケースの場合には、積分波形
信号ｐの波形最低値はいずれの場合にもスレッショール
ド電圧ｗよりも高くなるので、演算増幅器２９出力のレ
ベル比較判定出力信号ｒはケース，ケースおよびケ
ースのいずれの場合にもハイレベル（Ｈ）となる。イ
ンバータ３０は、内部クロック入力端Ｆからの装置内内
部クロック信号ｂの極性を反転して極性反転内部クロッ
ク信号ｆを出力し、セレクタ３１へ供給する。セレクタ
３１は、第２のデータ入力端Ｂにインバータ３０からの
極性反転クロック信号ｆを入力され、また第１のデータ
入力端Ａに内部クロック入力端Ｆからの内部クロック信
号ｂを入力されて制御入力端Ｓに入力される演算増幅器
２９からのレベル判定出力信号ｅに制御されてレベル比
較判定出力信号ｒがロウレベル（Ｌ）のとき、つまり内
部クロック信号ｂと外部クロック信号ａとの位相差がＤ
形フリップフロップ３２のデータ読み出し安全区域ｖ内
にあるケースおよびケースの場合には内部クロック
信号ｂを選択してデータ出力端Ｙから乗せ替えクロック
信号ｕを出力し、Ｄ形フリップフロップ３２のクロック
入力端ＣＫへ供給する。また、レベル比較判定出力信号
ｒがハイレベル（Ｈ）のとき、つまり内部クロック信号
ｂと外部クロック信号ａとの位相差がＤ形フリップフロ
ップ３２のデータ読み出し危険区域ｘ内にあるケース
，ケースおよびケースの場合には極性反転内部ク
ロック信号ｆを選択してデータ出力端Ｙから乗せ替えク
ロック信号ｕとして出力し、Ｄ形フリップフロップ３２
へ供給する。Ｄ形フリップフロップ３２は、データ入力
端Ｄにデータ入力端Ｇを通して装置外部からの入力デー
タ信号ｈを入力されてセレクタ３１のデータ出力端Ｙか
らの乗せ替えクロック信号ｕの立ち上がりエッジで入力
データ信号ｈを打ち抜き読み込んでラッチ出力し、出力
データ信号ｋをデータ出力端Ｈを通して装置外部へ送出
する。つまり、Ｄ形フリップフロップ３２は、内部クロ
ック信号ｂと外部クロック信号ａとの位相差がケース
，ケースおよびケースの場合には、乗せ替えクロ
ック信号ｕとして選択された内部クロック信号ｂの立ち
上がりエッジで入力データ信号ｈの読み出し安全区域ｖ
内のデータを打ち抜き読み込んでラッチ出力し、また、
内部クロック信号ｂと外部クロック信号ａとの位相差が
ケースおよびケースの場合には、乗せ替えクロック
信号ｕとして選択された極性反転内部クロック信号ｆの
立ち上がりエッジ、つまり内部クロック信号ｂの立ち下
がりエッジで入力データ信号ｈを打ち抜き読み込んでラ
ッチし出力する。
ック入力端Ｅを通して入力される装置外部からの周期幅
がＴでパルス幅がＴ／２の外部クロック信号ａと内部ク
ロック入力端Ｆを通して周期幅がＴでパルス幅がＴ／２
の装置内内部クロック信号ｂとの位相を比較して両クロ
ック信号間の位相差を位相比較出力信号ｉとして出力す
る。単安定マルチバイブレータ２４は、入力端Ａに外部
クロック入力端Ｆを通して入力される装置外部からの周
期幅がＴでパルス幅がＴ／２の外部クロック信号ａを入
力されてこの外部クロック信号ａの立ち上がりエッジを
トリガーとしてパルス幅をＭに整形して出力端Ｑに波形
整形クロック信号ｊを出力する。この波形整形クロック
信号ｊのパルス幅Ｍは単安定マルチバイブレータ素子２
４１のコンデンサ接続端Ｃに接続されるコンデンサ２４
２の容量値と抵抗接続端Ｒに接続される抵抗２４３の抵
抗値との積で決められる。単安定マルチバイブレータ２
５は、入力端Ａに単安定マルチバイブレータ２４からの
波形整形クロック信号ｊを入力されてこの波形整形クロ
ック信号ｊの立ち下がりエッジをトリガーとしてパルス
幅がＮの位相基準クロック信号ｏを生成して出力端Ｑに
出力する。この位相基準クロック信号ｏのパルスＮ幅は
単安定マルチバイブレータ素子２５１のコンデンサ接続
端Ｃに接続されるコンデンサ２５２の容量値と抵抗接続
端Ｒに接続される抵抗２５３の抵抗値との積で決められ
る。ここで、波形整形クロック信号ｊのパルス幅Ｍは、
アンド回路２６において位相比較出力信号ｉと位相基準
クロック信号ｏとを位相比較したときに図１４における
ケースの場合においてアンド回路２６から出力される
位相比較信号ｍがロウレベル（Ｌ）になるように位相比
較出力信号ｉのパルス幅ｋと同じかあるいはパルス幅Ｋ
よりも若干大きく設定する。また、位相基準クロック信
号ｏの立ち上がりエッジのタイミングは、アンド回路２
６において位相比較出力信号ｉと位相基準クロック信号
ｏとを位相比較したときに図１３におけるケースの場
合においてアンド回路２６から出力される位相比較信号
ｍがロウレベル（Ｌ）になるように位相比較出力信号ｉ
の立ち上がりエッジと同じかあるいは若干前に立ち下が
るように設定する。このときの位相基準クロック信号ｏ
のパルス幅はＮになる。アンド回路２６はアンド回路２
３からの位相比較出力信号ｉと単安定マルチバイブレー
タ２５からの位相基準クロック信号ｏとの位相を比較
し、図１０におけるケースおよび図１２におけるケー
スの場合には位相比較出力信号ｍは周期的なパルス波
形になり、図１１におけるケース，図１３におけるケ
ースおよび図１４におけるケースの場合には位相比
較出力信号ｍはロウレベル（Ｌ）になる。単安定マルチ
バイブレータ２７は、図１０におけるケースおよび図
１２におけるケースの場合のように、入力端Ａに入力
されるアンド回路２６からの位相比較信号ｍがパルス波
形であるときは、そのパルスの立ち上がりエッジをトリ
ガーとしてパルス幅をＪに整形して出力端Ｑに波形整形
出力信号ｎを出力する。この波形整形出力信号ｎのパル
ス幅Ｊは単安定マルチバイブレータ素子２７１のコンデ
ンサ接続端Ｃに接続されるコンデンサ２７２の容量値と
抵抗接続端Ｒに接続される抵抗２７３の抵抗値との積で
決められる。積分回路２８は、パルス幅がＪに整形され
た単安定マルチバイブレータ２７からの波形整形出力信
号ｎを積分して積分波形信号ｐを出力し演算増幅器２９
のマイナス入力端（−）へ供給する。この積分回路２８
の時定数は抵抗２８１の抵抗値とコンデンサ２８２の容
量値との積で決まり、また、単安定マルチバイブレータ
２７出力の波形整形出力信号ｎのパルス幅Ｊは抵抗２７
３の抵抗値とコンデンサ２７２の容量値との積で決ま
り、各各演算増幅器２９で設定されるスレッショールド
電圧ｗとの兼ね合いで決められ、波形整形出力信号ｎの
パルス幅Ｊは一般的にはクロック信号の周期Ｔよりも小
さく、かつＴ／２よりも大きく設定される。演算増幅器
２９は積分回路２８からの積分波形信号ｐをプラス入力
端（＋）に供給される基準電圧ＶR により予め定められ
る直流のスレッショールド電圧ｗと比較し判定してレベ
ル比較判定出力信号ｒを出力する。ここで、演算増幅器
２９は積分波形信号ｐのレベルがスレッショールド電圧
ｗよりも低いときはレベル比較判定出力信号ｒはロウレ
ベル（Ｌ）となり、また、積分波形信号ｐのレベルがス
レッショールド電圧ｗよりも高いときはハイレベル
（Ｈ）の直流電圧を出力してセレクタ３１の制御入力端
Ｓへ供給する。このスレッショールド電圧ｗは、内部ク
ロック信号ｂと外部クロック信号ａとの位相差の許容境
界を電圧で示した基準電圧であり、Ｄ形フリップフロッ
プ３２が乗せ替クロック信号ｕにより入力データ信号ｈ
を読み込むときのＤ形フリップフロップ３２固有の性能
であるデータ読み出し危険区域ｘに応じて予め演算増幅
器２９において定められるもので、このスレッショール
ド電圧ｗを内部クロック信号ｂと外部クロック信号ａと
の位相差が図１１におけるケース，図１３におけるケ
ースおよび図１４におけるケースの積分波形信号ｐ
の波形最低値よりも低く設定しておけば、内部クロック
信号ｂと外部クロック信号ａとの位相差が図１０におけ
るケースおよび図１２におけるケースの場合には、
積分波形信号ｐの波高値はいずれの場合にもスレッショ
ールド電圧ｗよりも低くなるので、演算増幅器２９出力
のレベル比較判定出力信号ｒはケースおよびケース
のいずれの場合にもロウレベル（Ｌ）となり、また、ケ
ース，ケースおよびケースの場合には、積分波形
信号ｐの波形最低値はいずれの場合にもスレッショール
ド電圧ｗよりも高くなるので、演算増幅器２９出力のレ
ベル比較判定出力信号ｒはケース，ケースおよびケ
ースのいずれの場合にもハイレベル（Ｈ）となる。イ
ンバータ３０は、内部クロック入力端Ｆからの装置内内
部クロック信号ｂの極性を反転して極性反転内部クロッ
ク信号ｆを出力し、セレクタ３１へ供給する。セレクタ
３１は、第２のデータ入力端Ｂにインバータ３０からの
極性反転クロック信号ｆを入力され、また第１のデータ
入力端Ａに内部クロック入力端Ｆからの内部クロック信
号ｂを入力されて制御入力端Ｓに入力される演算増幅器
２９からのレベル判定出力信号ｅに制御されてレベル比
較判定出力信号ｒがロウレベル（Ｌ）のとき、つまり内
部クロック信号ｂと外部クロック信号ａとの位相差がＤ
形フリップフロップ３２のデータ読み出し安全区域ｖ内
にあるケースおよびケースの場合には内部クロック
信号ｂを選択してデータ出力端Ｙから乗せ替えクロック
信号ｕを出力し、Ｄ形フリップフロップ３２のクロック
入力端ＣＫへ供給する。また、レベル比較判定出力信号
ｒがハイレベル（Ｈ）のとき、つまり内部クロック信号
ｂと外部クロック信号ａとの位相差がＤ形フリップフロ
ップ３２のデータ読み出し危険区域ｘ内にあるケース
，ケースおよびケースの場合には極性反転内部ク
ロック信号ｆを選択してデータ出力端Ｙから乗せ替えク
ロック信号ｕとして出力し、Ｄ形フリップフロップ３２
へ供給する。Ｄ形フリップフロップ３２は、データ入力
端Ｄにデータ入力端Ｇを通して装置外部からの入力デー
タ信号ｈを入力されてセレクタ３１のデータ出力端Ｙか
らの乗せ替えクロック信号ｕの立ち上がりエッジで入力
データ信号ｈを打ち抜き読み込んでラッチ出力し、出力
データ信号ｋをデータ出力端Ｈを通して装置外部へ送出
する。つまり、Ｄ形フリップフロップ３２は、内部クロ
ック信号ｂと外部クロック信号ａとの位相差がケース
，ケースおよびケースの場合には、乗せ替えクロ
ック信号ｕとして選択された内部クロック信号ｂの立ち
上がりエッジで入力データ信号ｈの読み出し安全区域ｖ
内のデータを打ち抜き読み込んでラッチ出力し、また、
内部クロック信号ｂと外部クロック信号ａとの位相差が
ケースおよびケースの場合には、乗せ替えクロック
信号ｕとして選択された極性反転内部クロック信号ｆの
立ち上がりエッジ、つまり内部クロック信号ｂの立ち下
がりエッジで入力データ信号ｈを打ち抜き読み込んでラ
ッチし出力する。
【００２４】なお、以上の説明において、Ｄ形フリップ
フロップ３２固有の性能である読み出し危険区域ｘは、
一般的にはクロック信号のパルス幅Ｔの数パーセントで
ある。
フロップ３２固有の性能である読み出し危険区域ｘは、
一般的にはクロック信号のパルス幅Ｔの数パーセントで
ある。
【００２５】
【発明の効果】以上説明したように本発明によれば、装
置外部からのクロック信号と装置内のクロック信号との
位相差が信号ラッチ手段のデータ読み込み危険区域内に
あるときは、信号ラッチ手段に供給されるクロック信号
を位相がデータ読み込み安全区域内にある装置内のクロ
ック信号を極性反転したクロック信号に自動的に切り替
えるので、装置外部のクロック信号に同期した装置外部
からの入力データ信号を常に位相がデータ読み込み安全
区域内にある装置内のクロック信号に同期したデータ信
号に乗せ替えることができる。従って、クロック位相判
定手段およびレベル比較判定手段のスレッショールドレ
ベルを信号ラッチ手段固有の性能であるデータ読み出し
危険区域の性能にもとづいて予め初期設定時あるいは初
期稼働時に一度だけ設定すればよく、経年変化あるいは
環境変化に対応してその都度スレッショールドレベルを
設定し直す必要がない。
置外部からのクロック信号と装置内のクロック信号との
位相差が信号ラッチ手段のデータ読み込み危険区域内に
あるときは、信号ラッチ手段に供給されるクロック信号
を位相がデータ読み込み安全区域内にある装置内のクロ
ック信号を極性反転したクロック信号に自動的に切り替
えるので、装置外部のクロック信号に同期した装置外部
からの入力データ信号を常に位相がデータ読み込み安全
区域内にある装置内のクロック信号に同期したデータ信
号に乗せ替えることができる。従って、クロック位相判
定手段およびレベル比較判定手段のスレッショールドレ
ベルを信号ラッチ手段固有の性能であるデータ読み出し
危険区域の性能にもとづいて予め初期設定時あるいは初
期稼働時に一度だけ設定すればよく、経年変化あるいは
環境変化に対応してその都度スレッショールドレベルを
設定し直す必要がない。
【図面の簡単な説明】
【図１】本発明の第１の実施例のクロック位相自動選択
方式を示すブロック図である。
方式を示すブロック図である。
【図２】同実施例対応の回路図である。
【図３】同実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図４】同実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図５】同実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図６】同実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図７】同実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図８】本発明の第２の実施例のクロック位相自動選択
方式を示すブロック図である。
方式を示すブロック図である。
【図９】同実施例対応の回路図である。
【図１０】同実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図１１】同実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図１２】同実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図１３】同実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図１４】同実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図１５】従来例を示す回路図である。
【図１６】従来例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図１７】従来例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図１８】従来例の動作を説明するためのタイミングチ
ャートである。
ャートである。
１ 位相比較回路 ２ 積分回路 ３ レベル比較判定回路 ４ 極性反転回路 ５ 選択回路 ６ ラッチ回路 ７ 排他的論理和回路 ８ 積分回路 ８１ 抵抗 ８２ コンデンサ ９ 基準電圧 １０ 演算増幅器 １１ インバータ １２ セレクタ １３ Ｄ形フリップフロップ １４ 位相比較回路 １５ 位相基準クロック発生回路 １６ 位相比較回路 １７ 波形整形回路 １８ 積分回路 １９ レベル比較判定回路 ２０ 極性反転回路 ２１ 選択回路 ２２ ラッチ回路 ２３ アンド回路 ２４ 単安定マルチバイブレータ ２４１ 単安定マルチバイブレータ素子 ２４２ コンデンサ ２４３ 抵抗 ２５ アンド回路 ２６ 単安定マルチバイブレータ ２６１ 単安定マルチバイブレータ素子 ２６２ コンデンサ ２６３ 抵抗 ２７ 積分回路 ２７１ 抵抗 ２７２ コンデンサ ２８ 基準電圧 ２９ 演算増幅器 ３０ インバータ ３１ セレクタ ３２ Ｄ形フリップフロップ Ｅ 外部クロック入力端 Ｆ 内部クロック入力端 Ｇ データ入力端 Ｈ データ出力端 ａ 外部クロック信号 ｂ 内部クロック信号 ｃ 位相比較出力信号 ｄ 積分波形信号 ｅ レベル比較判定出力信号 ｆ 極性反転内部クロック信号 ｇ 乗せ替えクロック信号 ｈ 入力データ信号 ｉ 位相比較出力信号 ｊ 波形整形クロック信号 ｋ 出力データ信号 ｍ 位相比較出力信号 ｎ 波形整形出力信号 ｏ 位相基準クロック信号 ｐ 積分波形信号 ｒ レベル比較判定出力信号 ｕ 乗せ替えクロック信号
Claims (5)
- 【請求項１】 装置外部からの第１のクロック信号と装
置内の第２のクロック信号との位相を比較して前記第１
のクロック信号と前記第２のクロック信号との位相差に
応じた位相比較出力信号を出力する位相比較手段と、 前記位相比較手段からの前記位相比較出力信号から前記
第１のクロック信号と前記第２のクロック信号との位相
差を判定して前記位相差が予め定められる範囲を超えた
ときに制御信号を出力するクロック位相判定手段と、 前記クロック位相判定手段から前記制御信号が供給され
ていないときは前記第２のクロック信号を選択して出力
し前記クロック信号判定手段から前記制御信号が供給さ
れているときは前記第２のクロック信号の極性を反転し
た第３のクロック信号を選択して出力する信号選択手段
と、 前記信号選択手段からの前記第２のクロック信号および
前記第３のクロック信号のいずれかにより装置外部から
の入力データ信号を読み込んでラッチし出力データ信号
を出力する信号ラッチ手段と、 を備えることを特徴とするクロック位相自動選択方式。 - 【請求項２】 装置外部からの第１のクロック信号と装
置内の第２のクロック信号との位相を比較して位相比較
出力信号を出力する位相比較手段と、 前記位相比較手段からの前記位相比較出力信号を積分し
て積分波形信号を出力する信号積分手段と、 前記信号積分手段からの前記積分波形信号を基準電圧と
比較し判定してレベル比較判定出力信号を出力するレベ
ル比較判定手段と、 装置内の前記第２のクロック信号の極性を反転して第３
のクロック信号を出力する信号極性反転手段と、 前記レベル比較判定手段からの前記レベル比較判定出力
信号に制御されて前記第２のクロック信号および前記第
３のクロック信号のいずれかを選択して第４のクロック
信号を出力する信号選択手段と、 前記信号選択手段からの前記第４のクロック信号により
装置外部からの入力データ信号を読み込んでラッチし出
力データ信号を出力する信号ラッチ手段と、 を備えることを特徴とするクロック位相自動選択方式。 - 【請求項３】 前記位相比較手段が排他的論理和回路で
あり、前記信号積分手段が抵抗器およびキャパシタから
成る積分回路であり、前記レベル比較判定手段が演算増
幅器であり、前記信号極性反転手段がインバータであ
り、前記信号選択手段がセレクタであり、前記信号ラッ
チ手段がフリップフロップであることを特徴とする請求
項２記載のクロック位相自動選択方式。 - 【請求項４】 装置外部からの第１のクロック信号と装
置内の第２のクロック信号との位相を比較して第１の位
相比較出力信号を出力する第１の位相比較手段と、 装置外部からの前記第１のクロック信号のパルス幅を整
形して第３のクロック信号を出力する第１の波形整形手
段と、 前記第１の波形整形手段からの前記第３のクロック信号
から位相基準となる第４のクロック信号を発生するクロ
ック発生手段と、 前記第１の位相比較手段からの前記第１の位相比較出力
信号と前記クロック発生手段からの前記第４のクロック
信号との位相を比較して第２の位相比較出力信号を出力
する第２の位相比較手段と、 前記第２の位相比較手段からの前記第２の位相比較出力
信号のパルス幅を整形して波形整形出力信号を出力する
第２の波形整形手段と、 前記第２の波形整形手段からの前記第２の波形整形出力
信号を積分して積分波形信号を出力する信号積分手段
と、 前記信号積分手段からの前記積分波形信号を基準電圧と
比較し判定してレベル比較判定信号を出力するレベル比
較判定手段と、 装置内の前記第２のクロック信号の極性を反転して第５
のクロック信号を出力する信号極性反転手段と、 前記レベル比較判定手段からの前記レベル比較判定信号
に制御されて前記第２のクロック信号および前記信号極
性反転手段からの前記第５のクロック信号のいずれかを
選択して第６のクロック信号を出力する信号選択手段
と、 前記信号選択手段からの前記第６のクロック信号により
装置外部からの入力データ信号を読み込んでラッチし出
力データ信号を出力する信号ラッチ手段と、 を備えることを特徴とするクロック位相自動選択方式。 - 【請求項５】 前記第１の位相比較手段および前記第２
の位相比較手段がアンド回路であり、前記第１の波形整
形手段と前記クロック発生手段と前記第２の波形整形手
段とが単安定マルチバイブレータであり、前記信号積分
手段が抵抗器およびキャパシタから成る積分回路であ
り、前記レベル比較判定手段が演算増幅器であり、前記
信号極性反転手段がインバータであり、前記信号選択手
段がセレクタであり、前記信号ラッチ手段がフリップフ
ロップであることを特徴とする請求項４記載のクロック
位相自動選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5283801A JP2704105B2 (ja) | 1993-11-15 | 1993-11-15 | クロック位相自動選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5283801A JP2704105B2 (ja) | 1993-11-15 | 1993-11-15 | クロック位相自動選択方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07143109A true JPH07143109A (ja) | 1995-06-02 |
| JP2704105B2 JP2704105B2 (ja) | 1998-01-26 |
Family
ID=17670324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5283801A Expired - Lifetime JP2704105B2 (ja) | 1993-11-15 | 1993-11-15 | クロック位相自動選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704105B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139729A (ja) * | 1995-11-15 | 1997-05-27 | Nec Corp | タイミング乗換え回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178221A (ja) * | 1989-12-07 | 1991-08-02 | Matsushita Electric Ind Co Ltd | 位相同期装置 |
| JPH0435431A (ja) * | 1990-05-31 | 1992-02-06 | Nec Corp | 簡易パラレルビット同期回路付ケーブル |
| JPH0583238A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 同期タイミング切替時のタイミング安定化方法 |
| JPH05130094A (ja) * | 1991-11-06 | 1993-05-25 | Fujitsu Ltd | クロツク乗換回路 |
-
1993
- 1993-11-15 JP JP5283801A patent/JP2704105B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178221A (ja) * | 1989-12-07 | 1991-08-02 | Matsushita Electric Ind Co Ltd | 位相同期装置 |
| JPH0435431A (ja) * | 1990-05-31 | 1992-02-06 | Nec Corp | 簡易パラレルビット同期回路付ケーブル |
| JPH0583238A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 同期タイミング切替時のタイミング安定化方法 |
| JPH05130094A (ja) * | 1991-11-06 | 1993-05-25 | Fujitsu Ltd | クロツク乗換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139729A (ja) * | 1995-11-15 | 1997-05-27 | Nec Corp | タイミング乗換え回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2704105B2 (ja) | 1998-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970909 |