JPH07146840A - バス接続方式 - Google Patents

Abstract

(57)【要約】 【目的】非同期もしくは同期周波数の異なるバス間のデ
ータ転送を、少ないハードウェア量でデータの欠落なし
に実現できるようにする。 【構成】メモリ３が接続されたバス１と、ＣＰＵ４が接
続され非同期で動作するバス２とを接続するバス接続方
式において、速度差およびタイミングの調整に必要な最
小限の容量を持つレジスタ群５と、レジスタ群５の各レ
ジスタの状態を検出する検出回路６と、レジスタ群５の
書き込み読み出し制御とＣＰＵ４，メモリ３への連絡と
を行う制御回路７から成る。ＣＰＵ４がビジーでレジス
タ群５に取り込んだデータをバス２に転送できないと
き、レジスタ群５が一杯になったことを検出回路６が検
出し、制御回路７がＣＰＵ４への転送要求を取り下げて
レジスタ群５のデータをキャンセルし、メモリ３に対し
データ再送要求を行う。この動作を繰り返し、ＣＰＵ４
がビジーでなくなるとデータ転送が正常に行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバス接続方式に関し、特
に非同期もしくは同期周波数の異なるバス間を接続する
バス接続方式に関する。

【０００２】

【従来の技術】非同期もしくは同期周波数の異なるバス
を接続してデータを転送する場合、転送速度差および転
送タイミングを調整するために、転送データを一時保持
する手段としてレジスタ群が使用される。従来のバス接
続方式では、このレジスタ群の容量として、システム構
成などから決まる一回に転送可能な最大のデータ容量分
を用意している。これは、転送元からデータ送出が開始
された後に、割り込みなどのため転送先がビジーとなっ
た場合でも、レジスタ群に一時的に全転送データを保持
しておき、ビジー状態が解消したときに保持しているデ
ータを順次転送することにより、データの欠落なしにデ
ータ転送を完了させるためである。

【０００３】

【発明が解決しようとする課題】上述した従来のバス接
続方式では、通常の状態ではその大部分は使用されない
にもかかわらず、転送先がビジーとなった場合のために
一回に転送可能なデータ容量分のレジスタ群を設けてお
り、ハードウェア量が多くなる欠点がある。

【０００４】本発明の目的は、少ないハードウェア量で
データ欠落のないデータ転送を実現できるバス接続方式
を提供することにある。

【０００５】

【課題を解決するための手段】本発明のバス接続方式
は、非同期もしくは同期周波数の異なるバスを接続して
データを転送するためのバス接続方式において、バス間
の転送速度差および転送タイミングを調整するために必
要な記憶容量を有し転送データを一時的に保持するため
にバス間に接続されているレジスタ群と、前記レジスタ
群がすべて転送すべきデータで使用され空き領域がない
ことを検出する検出回路と、前記レジスタ群に対するデ
ータの書き込み読み出しを制御し前記検出回路の出力を
受けたときそれまでの処理を取り消して転送元に再送を
要求する制御回路とを備えて構成されている。

【０００６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。

【０００８】図１に示す本実施例のバス接続方式は、メ
モリ３が接続されているバス１と、ＣＰＵ４が接続され
ているバス２とを接続するものであり、バス１とバス２
とは互いに非同期で動作するものとする。レジスタ群５
は、バス１からバス２に転送するデータを一時的に保持
するための一時記憶手段であるが、一回で転送可能なデ
ータ量をすべて保持するだけのレジスタは備えていな
い。検出回路６は、レジスタ群５を構成するすべてのレ
ジスタに有効なデータが書き込まれ、空き領域がなくな
ったことを検出すると、制御信号を出力して制御回路７
に通知する回路である。制御回路７は、レジスタ群５の
書き込み及び読み出しを制御し、ＣＰＵ４への転送許可
要求およびメモリ３への転送要求を制御する回路であ
り、検出回路６から制御信号を受けるとレジスタ群５の
データを消去しメモリ３に対して再送要求を行う機能を
備えている。

【０００９】次に、メモリ３からＣＰＵ４に対してデー
タ転送を行う場合の動作について説明する。メモリ３
は、まずバス１の使用権を獲得し、次に転送するデータ
をバス１に対して順次出力する。制御回路７は、バス１
に出力されたデータをレジスタ群５に取り込みながら、
ＣＰＵ４に対して転送許可要求を行う。転送が許可され
ると、制御回路７は、レジスタ群５から取り込んだデー
タを順次読み出し、バス２を介してＣＰＵ４に転送す
る。この場合、レジスタ群５には、メモリ３からのデー
タ出力が開始されてからＣＰＵ４から転送許可が得られ
るまでのタイミング差に対応するだけの記憶容量があれ
ばよい。

【００１０】次に、メモリ３のデータ出力開始後にＣＰ
Ｕ４がビジーとなった場合の動作について説明する。メ
モリ３からバス１に出力されたデータはレジスタ群５に
取り込まれるが、ＣＰＵ４がビジーであるためにレジス
タ群５に取り込んだデータをバス２を介してＣＰＵ４に
転送することができない。レジスタ群５は一回で転送可
能なデータ容量分は用意されていないため、すべてのレ
ジスタに有効なデータが書き込まれてしまうと、残りの
データを取りこぼすことになる。このような状態になる
と、検出回路６によってすべてのレジスタが有効なデー
タを保持していることが検出され、制御回路７に通知さ
れる。制御回路７は、ＣＰＵ４への転送要求を取り下げ
てレジスタ群５に保持しているデータをキャンセルし、
次に、メモリ３に対してデータの再送要求を行う。ＣＰ
Ｕ４がビジーである間はこれらの動作を繰り返し、ビジ
ーでなくなった後にデータ転送は正常に終了する。

【００１１】実際には、メモリ３からデータを転送する
場合のほとんどはＣＰＵ４から事前に転送要求が出てい
るので、ＣＰＵ４がビジーで転送が許可されないケース
は少ない。従って、レジスタ群５のレジスタ数は、制御
回路７からＣＰＵ４に出した転送許可要求に対して転送
が許可される間にバス１に出力されるデータを取りこぼ
さない程度あればよい。なお、バス１の動作周波数がバ
ス２の動作周波数よりも高い場合は、これに加えて、転
送速度差を緩衝するだけのレジスタ数を用意しなければ
ならない。その場合でも、よほどの転送速度差がない限
りは、従来の方式に比べて格段に少ないレジスタ数で済
むことになる。

【００１２】

【発明の効果】以上説明したように、本発明のバス接続
方式は、レジスタ群の状態を検出する検出回路と、その
検出信号により転送元に再送要求を出す機能とを備えた
ことにより、レジスタ群の容量を一回に転送可能な最大
のデータ容量分よりも格段に少ない転送速度差および転
送タイミングの調整に必要な最小限とすることができ、
使用するハードウェア量が少なくてデータ欠落のないデ
ータ転送が実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【符号の説明】

１，２ バス ３ メモリ ４ ＣＰＵ ５ レジスタ群 ６ 検出回路 ７ 制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 非同期もしくは同期周波数の異なるバス
   を接続してデータを転送するためのバス接続方式におい
   て、バス間の転送速度差および転送タイミングを調整す
   るために必要な記憶容量を有し転送データを一時的に保
   持するためにバス間に接続されているレジスタ群と、前
   記レジスタ群がすべて転送すべきデータで使用され空き
   領域がないことを検出する検出回路と、前記レジスタ群
   に対するデータの書き込み読み出しを制御し前記検出回
   路の出力を受けたときそれまでの処理を取り消して転送
   元に再送を要求する制御回路とを備えたことを特徴とす
   るバス接続方式。