JPH07147292A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07147292A JPH07147292A JP5318950A JP31895093A JPH07147292A JP H07147292 A JPH07147292 A JP H07147292A JP 5318950 A JP5318950 A JP 5318950A JP 31895093 A JP31895093 A JP 31895093A JP H07147292 A JPH07147292 A JP H07147292A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/30—Die-attach connectors
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- H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
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Abstract
(57)【要約】
【目的】ＧａＡｓペレットをマウントする際、従来のＡ
ｇペーストまたはソルダーを用いている所をソルダーレ
ス化し、ソルダーはい上がりやソルダー流れ不良の撲滅
を図る。 【構成】リードフレーム（１１）上のペレットをマウン
トする部分にＳｎメッキ層（１２）と化合物半導体ペレ
ット（１３）の裏面にＡｕメッキ層（１４）をそれぞれ
設け、化合物半導体ペレット（１３）をリードフレーム
上のＳｎメッキ層上に合わせ、セットし、ＡｕとＳｎ共
晶温度に加熱することにより、ＡｕとＳｎの共晶反応に
よりペレットとリードフレームとの間に、Ａｕ−Ｓｎ共
晶合金層を形成させることによりマウントする。この方
法によれば、マウント時のソルダーはい上がり、ソルダ
ー流れ不良等が撲滅できる。
ｇペーストまたはソルダーを用いている所をソルダーレ
ス化し、ソルダーはい上がりやソルダー流れ不良の撲滅
を図る。 【構成】リードフレーム（１１）上のペレットをマウン
トする部分にＳｎメッキ層（１２）と化合物半導体ペレ
ット（１３）の裏面にＡｕメッキ層（１４）をそれぞれ
設け、化合物半導体ペレット（１３）をリードフレーム
上のＳｎメッキ層上に合わせ、セットし、ＡｕとＳｎ共
晶温度に加熱することにより、ＡｕとＳｎの共晶反応に
よりペレットとリードフレームとの間に、Ａｕ−Ｓｎ共
晶合金層を形成させることによりマウントする。この方
法によれば、マウント時のソルダーはい上がり、ソルダ
ー流れ不良等が撲滅できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
にに関し、特に化合物半導体ペレットをリードフレーム
にマウントする方法に関する。
にに関し、特に化合物半導体ペレットをリードフレーム
にマウントする方法に関する。
【０００２】
【従来の技術】従来、化合物半導体ペレットをリードフ
レームにマウントする際、一つの例として図３に示す様
に化合物半導体ペレット（３３）の裏面にＴｉ−Ｐｔ−
Ａｕ層（３４）付け、リードフレーム（３１）のマウン
トする部分（３１´）に導電性樹脂例えば銀ペースト
（３２）を介し、化合物半導体ペレット（３３）をリー
ドフレームにマウントしていた。
レームにマウントする際、一つの例として図３に示す様
に化合物半導体ペレット（３３）の裏面にＴｉ−Ｐｔ−
Ａｕ層（３４）付け、リードフレーム（３１）のマウン
トする部分（３１´）に導電性樹脂例えば銀ペースト
（３２）を介し、化合物半導体ペレット（３３）をリー
ドフレームにマウントしていた。
【０００３】また、別の例として金−錫合金を前記導電
性樹脂に代えてソルダーとして用いてマウントしてい
た。また、ソルダーを用いずにマウントする方法とし
て、図４のようにＮｉメッキ（４２）されたＣｕベース
（４１）に形成されたペレットマウント領域（半導体ペ
レットをマウントする領域）にＳｎメッキ層（４４）を
施し、さらに、その上に均一にＡｕメッキ層（４３）を
一様に施したパッケージを用い、そのＳｎメッキ層（４
４）が施されている部分に、半導体ペレット（４５）を
位置させ加熱することにより、Ｓｎ（４４）とＡｕ（４
３）が金ー錫合金となって溶融し、半導体ペレット（４
５）をパッケージに固着させる方法がある（例えば特開
平４−６２８５３）。一方バイポーラトランジスタ等Ｓ
ｉペレットにおいては、Ｓｉペレットの裏面に比較的厚
いＡｕメッキ層を形成し、マウント時の加熱により、Ａ
ｕメッキ層とＳｉペレット自体の共晶反応によりＡｕ−
Ｓｉ合金層を形成し、特にソルダーを用いずに通常マウ
ントを行っている。
性樹脂に代えてソルダーとして用いてマウントしてい
た。また、ソルダーを用いずにマウントする方法とし
て、図４のようにＮｉメッキ（４２）されたＣｕベース
（４１）に形成されたペレットマウント領域（半導体ペ
レットをマウントする領域）にＳｎメッキ層（４４）を
施し、さらに、その上に均一にＡｕメッキ層（４３）を
一様に施したパッケージを用い、そのＳｎメッキ層（４
４）が施されている部分に、半導体ペレット（４５）を
位置させ加熱することにより、Ｓｎ（４４）とＡｕ（４
３）が金ー錫合金となって溶融し、半導体ペレット（４
５）をパッケージに固着させる方法がある（例えば特開
平４−６２８５３）。一方バイポーラトランジスタ等Ｓ
ｉペレットにおいては、Ｓｉペレットの裏面に比較的厚
いＡｕメッキ層を形成し、マウント時の加熱により、Ａ
ｕメッキ層とＳｉペレット自体の共晶反応によりＡｕ−
Ｓｉ合金層を形成し、特にソルダーを用いずに通常マウ
ントを行っている。
【０００４】
【発明が解決しようとする課題】従来、ＧａＡｓペレッ
トにおけるＡｇペースト、Ａｕ−Ｓｎソルダーを用いた
マウントにおいては、Ａｇペースト、ソルダー量の多少
により、ペレットへのソルダーはい上がりで配線をショ
ートさせたり、ケース内でのソルダー流れによりボンデ
ィングができなくなる等の不良が発生している。また、
従来例（特開平４−６２８５３）における、ソルダーレ
スによる、ＧａＡｓペレットのマウント法については例
えば、図５の様にリードフレーム上に従来例（特開平４
−６２８５３）にある様なＳｎＡｎメッキ層を形成し、
マウントを実施した場合（Ａ部（５３））マウントステ
ージ（５１）の熱により、まだマウントを行わない隣の
Ｓｎ−Ａｎメッキ層（Ｂ部、（５３））においてペレッ
トマウント前にＡｕメッキ層とＳｎメッキ層が共晶反応
し溶融し表面が酸化し、次にチップをマウントする際、
信頼性の高いマウントが困難となる問題がある。
トにおけるＡｇペースト、Ａｕ−Ｓｎソルダーを用いた
マウントにおいては、Ａｇペースト、ソルダー量の多少
により、ペレットへのソルダーはい上がりで配線をショ
ートさせたり、ケース内でのソルダー流れによりボンデ
ィングができなくなる等の不良が発生している。また、
従来例（特開平４−６２８５３）における、ソルダーレ
スによる、ＧａＡｓペレットのマウント法については例
えば、図５の様にリードフレーム上に従来例（特開平４
−６２８５３）にある様なＳｎＡｎメッキ層を形成し、
マウントを実施した場合（Ａ部（５３））マウントステ
ージ（５１）の熱により、まだマウントを行わない隣の
Ｓｎ−Ａｎメッキ層（Ｂ部、（５３））においてペレッ
トマウント前にＡｕメッキ層とＳｎメッキ層が共晶反応
し溶融し表面が酸化し、次にチップをマウントする際、
信頼性の高いマウントが困難となる問題がある。
【０００５】また前記のごとくソルダーレスマウント方
式を用いているＳｉペレットのラインにおいてはＡｇペ
ースト、もしくはＡｕ−Ｓｎソルダー等を用いてマウン
トするＧａＡｓペレットはソルダーレスマウント方式を
用いているＳｉペレット対応の生産ラインへの展開が困
難であった。
式を用いているＳｉペレットのラインにおいてはＡｇペ
ースト、もしくはＡｕ−Ｓｎソルダー等を用いてマウン
トするＧａＡｓペレットはソルダーレスマウント方式を
用いているＳｉペレット対応の生産ラインへの展開が困
難であった。
【０００６】
【課題を解決するための手段】本発明は、半導体ペレッ
トをモールドパッケージにて封入する半導体装置におい
て、半導体チップをリードフレームにマウントする際、
半導体チップ裏面に、第１の金属層を設け、さらに、リ
ードフレームのチップをマウントする箇所の表面に第１
の金属層と共晶反応により共晶合金を形成する第２の金
属層を設け、両者をその共晶反応を呈する温度にて接合
させ、ペレット、リードフレーム間に共晶合金を形成さ
せ、リードフレームに半導体ペレットをマウントするこ
とを特徴とする半導体装置の製造方法である。詳しく
は、本発明によるマウント法では、リードフレームのペ
レットをマウントする領域にＳｎの層例えば、Ｓｎメッ
キ層、ＧａＡｓペレット裏面にＡｕの層例えば、Ａｕメ
ッキ層を備えているものである。
トをモールドパッケージにて封入する半導体装置におい
て、半導体チップをリードフレームにマウントする際、
半導体チップ裏面に、第１の金属層を設け、さらに、リ
ードフレームのチップをマウントする箇所の表面に第１
の金属層と共晶反応により共晶合金を形成する第２の金
属層を設け、両者をその共晶反応を呈する温度にて接合
させ、ペレット、リードフレーム間に共晶合金を形成さ
せ、リードフレームに半導体ペレットをマウントするこ
とを特徴とする半導体装置の製造方法である。詳しく
は、本発明によるマウント法では、リードフレームのペ
レットをマウントする領域にＳｎの層例えば、Ｓｎメッ
キ層、ＧａＡｓペレット裏面にＡｕの層例えば、Ａｕメ
ッキ層を備えているものである。
【０００７】
【作用】本発明によれば、半導体チップをリードフレー
ムにマウントする際、半導体チップ裏面に、第１の金属
層を設け、さらに、リードフレームのチップをマウント
する箇所の表面に第１の金属層と共晶反応により共晶合
金を形成する第２の金属層を設け、両者をその共晶反応
を呈する温度にて接合させ、ペレット、リードフレーム
間に共晶合金を形成させので、ソルダーレスマウントが
可能でソルダーのはい上がり、ソルダー流れ不良が撲滅
できるものであり、さらに、ペレット裏面のＡｕメッキ
層とリードフレームのＳｎメッキ層が接合し、加熱され
て共晶反応を程するので、従来例でみられたようなマウ
ント前のＡｕＳｎ合金の溶融、酸化が起こらず、信頼性
の高いマウントが実現されるものである。
ムにマウントする際、半導体チップ裏面に、第１の金属
層を設け、さらに、リードフレームのチップをマウント
する箇所の表面に第１の金属層と共晶反応により共晶合
金を形成する第２の金属層を設け、両者をその共晶反応
を呈する温度にて接合させ、ペレット、リードフレーム
間に共晶合金を形成させので、ソルダーレスマウントが
可能でソルダーのはい上がり、ソルダー流れ不良が撲滅
できるものであり、さらに、ペレット裏面のＡｕメッキ
層とリードフレームのＳｎメッキ層が接合し、加熱され
て共晶反応を程するので、従来例でみられたようなマウ
ント前のＡｕＳｎ合金の溶融、酸化が起こらず、信頼性
の高いマウントが実現されるものである。
【０００８】またＳｉ対応のソルダーレスマウントライ
ンにも適用可能となり、従来困難であったソルダーレス
マウント方式を用いたＳｉチップ等の量産ラインにもＧ
ａＡｓペレットを適用できるものである。即ち、ＧａＡ
ｓペレット裏面のＡｕメッキ層とリードフレーム上のＳ
ｎメッキ層との間に共晶反応により、Ａｕ−Ｓｎ合金層
を形成させ、マウントするものである。
ンにも適用可能となり、従来困難であったソルダーレス
マウント方式を用いたＳｉチップ等の量産ラインにもＧ
ａＡｓペレットを適用できるものである。即ち、ＧａＡ
ｓペレット裏面のＡｕメッキ層とリードフレーム上のＳ
ｎメッキ層との間に共晶反応により、Ａｕ−Ｓｎ合金層
を形成させ、マウントするものである。
【０００９】
【実施例】本発明について図面を参照して説明する。
【実施例１】図１（ａ）は本発明において用いるリード
フレームの実施例の断面図である。まずリードフレーム
（１１）の例えばＦｅ，Ｎｉ合金の化合物半導体ペレッ
トを実装する部分（１１´）に、錫をマスクパターンを
用いてメッキし、Ｓｎメッキ層（１２）を設ける。さら
に化合物半導体ペレット（１３）裏面にＴｉ−Ｐｔ−Ａ
ｕスパッタ層（１５）を介しＡｕメッキ層（１４）を設
ける。
フレームの実施例の断面図である。まずリードフレーム
（１１）の例えばＦｅ，Ｎｉ合金の化合物半導体ペレッ
トを実装する部分（１１´）に、錫をマスクパターンを
用いてメッキし、Ｓｎメッキ層（１２）を設ける。さら
に化合物半導体ペレット（１３）裏面にＴｉ−Ｐｔ−Ａ
ｕスパッタ層（１５）を介しＡｕメッキ層（１４）を設
ける。
【００１０】次に図１（ｂ）は化合物半導体ペレットを
マウントした時の断面図である。リードフレーム（１
１）上のＳｎメッキ層（１２）と化合物半導体ペレット
（１３）の裏面のＡｕメッキ層（１４）を合わせ、セッ
トし、ＡｕとＳｎの共晶温度に加熱することにより、Ｓ
ｎ層（１２）とＡｕ層（１４）との間に共晶反応を起こ
させ、Ａｕ−Ｓｎ合金層（１６）を形成することにより
化合物半導体ペレット（１３）をリードフレーム（１１
´）上にマウントしている。本実施例によれば、ソルダ
ーレスマウントが可能でソルダーのはい上がり、ソルダ
ー流れ不良が撲滅し、さらに、ペレット裏面のＡｕメッ
キ層とリードフレームのＳｎメッキ層が接合し、加熱さ
れて共晶反応を程するので、従来例でみられたようなマ
ウント前のＡｕＳｎ合金の溶融、酸化が起こらず、信頼
性の高いマウントが実現される。またＳｉ対応のソルダ
ーレスマウントラインにも適用可能となり、従来困難で
あったソルダーレスマウント方式を用いたＳｉチップ等
の量産ラインにもＧａＡｓペレットを適用できる。
マウントした時の断面図である。リードフレーム（１
１）上のＳｎメッキ層（１２）と化合物半導体ペレット
（１３）の裏面のＡｕメッキ層（１４）を合わせ、セッ
トし、ＡｕとＳｎの共晶温度に加熱することにより、Ｓ
ｎ層（１２）とＡｕ層（１４）との間に共晶反応を起こ
させ、Ａｕ−Ｓｎ合金層（１６）を形成することにより
化合物半導体ペレット（１３）をリードフレーム（１１
´）上にマウントしている。本実施例によれば、ソルダ
ーレスマウントが可能でソルダーのはい上がり、ソルダ
ー流れ不良が撲滅し、さらに、ペレット裏面のＡｕメッ
キ層とリードフレームのＳｎメッキ層が接合し、加熱さ
れて共晶反応を程するので、従来例でみられたようなマ
ウント前のＡｕＳｎ合金の溶融、酸化が起こらず、信頼
性の高いマウントが実現される。またＳｉ対応のソルダ
ーレスマウントラインにも適用可能となり、従来困難で
あったソルダーレスマウント方式を用いたＳｉチップ等
の量産ラインにもＧａＡｓペレットを適用できる。
【００１１】
【実施例２】また図２は、本発明の第２の実施例におけ
る平面図および断面図を示す。リードフレーム（２１）
のリードの部分にＳｎメッキ層（２２）を設ける。一方
化合物半導体ペレットの電極パッド領域に厚Ａｕメッキ
層（２３）を施し、この部分をリード上のＳｎメッキ領
域（２２）に合わせ、セットし、Ａｕ−Ｓｎ共晶反応温
度に加熱することで、両者の間に共晶合金層が形成さ
れ、リードとペレットが固着される。その後従来のモー
ルド技術を用いてモールド型半導体装置を製造できる。
この実施例の方法によれば、第１の実施例と同様、ソル
ダーに起因する不良をなくすことができ、さらにワイヤ
ーボンディングが不要となり、ボンディングのインダク
タンス成分が低減でき、高周波デバイスにも適用範囲が
広がりかつ組み立て工程の短縮につながる。
る平面図および断面図を示す。リードフレーム（２１）
のリードの部分にＳｎメッキ層（２２）を設ける。一方
化合物半導体ペレットの電極パッド領域に厚Ａｕメッキ
層（２３）を施し、この部分をリード上のＳｎメッキ領
域（２２）に合わせ、セットし、Ａｕ−Ｓｎ共晶反応温
度に加熱することで、両者の間に共晶合金層が形成さ
れ、リードとペレットが固着される。その後従来のモー
ルド技術を用いてモールド型半導体装置を製造できる。
この実施例の方法によれば、第１の実施例と同様、ソル
ダーに起因する不良をなくすことができ、さらにワイヤ
ーボンディングが不要となり、ボンディングのインダク
タンス成分が低減でき、高周波デバイスにも適用範囲が
広がりかつ組み立て工程の短縮につながる。
【００１２】
【発明の効果】以上、説明したように本発明によれば、
モールドＰＫＧリードフレームのペレットマウント部に
Ｓｎメッキ層、ＧａＡｓペレット裏面にＡｕメッキ層を
設けることによってＡｕ−Ｓｎ共晶反応による合金層を
形成させ、ソルダーレスマウントすることができ、従来
起こっていたソルダーはい上がり、ソルダー流れ不良な
どを撲滅でき、さらに従来適用できなかったソルダーレ
スマウント方式を用いたＳｉチップ用生産ライン等に、
ＧａＡｓペレットを適用可能となるという効果を奏する
ものである。
モールドＰＫＧリードフレームのペレットマウント部に
Ｓｎメッキ層、ＧａＡｓペレット裏面にＡｕメッキ層を
設けることによってＡｕ−Ｓｎ共晶反応による合金層を
形成させ、ソルダーレスマウントすることができ、従来
起こっていたソルダーはい上がり、ソルダー流れ不良な
どを撲滅でき、さらに従来適用できなかったソルダーレ
スマウント方式を用いたＳｉチップ用生産ライン等に、
ＧａＡｓペレットを適用可能となるという効果を奏する
ものである。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第２の実施例の平面図、断面図。
【図３】従来技術の断面図。
【図４】ソルダーレスマウント方法の断面図。
【図５】従来技術によるソルダーレスマウント方法を利
用したリードフレーム図。
用したリードフレーム図。
１１．リードフレーム １２．Ｓｎメッキ層 １３．化合物半導体ペレット １４．Ａｕメッキ層 １５．Ｔｉ−Ｐｔ−Ａｕ層 １６．Ａｕ−Ｓｎ合金層 ２１．リードフレーム ２２．Ｓｎメッキ層 ２３．電極パッド厚Ａｕメッキ層 ２４．化合物半導体ペレット ３１．リードフレーム ３３．化合物半導体ペレット ３４．Ｔｉ−Ｐｔ−Ａｕ層 ４１．Ｃｕベース ４２．Ｎｉメッキ ４３．Ａｕメッキ層 ４４．Ｓｎメッキ層 ４５．化合物半導体ペレット ５１．マウントステージ ５２．リードフレーム ５３．Ｓｎ−Ａｕメッキ層 ５４．化合物半導体ペレット
Claims (2)
- 【請求項１】 半導体ペレットをモールドパッケージに
て封入する半導体装置において、半導体チップをリード
フレームにマウントする際、半導体チップ裏面に、第１
の金属層を設け、さらに、リードフレームのチップをマ
ウントする箇所の表面に第１の金属層と共晶反応により
共晶合金を形成する第２の金属層を設け、両者をその共
晶反応を呈する温度にて接合させ、ペレット、リードフ
レーム間に共晶合金を形成させ、リードフレームに半導
体ペレットをマウントすることを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体チップ裏面の第１の金属層がＡｕ
の層であり、第１の金属層と共晶反応により共晶合金を
形成する第２の金属層がＳｎの層であることを特徴とす
る請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318950A JP2716355B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318950A JP2716355B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147292A true JPH07147292A (ja) | 1995-06-06 |
| JP2716355B2 JP2716355B2 (ja) | 1998-02-18 |
Family
ID=18104806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5318950A Expired - Fee Related JP2716355B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716355B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002027789A1 (de) * | 2000-09-29 | 2002-04-04 | Infineon Technologies Ag | Verbindungseinrichtung |
| CN100369530C (zh) * | 2004-03-29 | 2008-02-13 | 株式会社日立制作所 | 元件装载用基板及其制造方法与半导体元件安装方法 |
| CN102623364A (zh) * | 2012-03-01 | 2012-08-01 | 长电科技（滁州）有限公司 | 基岛披覆锡共晶工艺及其装片方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176244A (ja) * | 1984-02-22 | 1985-09-10 | Sumitomo Electric Ind Ltd | 半導体装置の接着部品 |
-
1993
- 1993-11-25 JP JP5318950A patent/JP2716355B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176244A (ja) * | 1984-02-22 | 1985-09-10 | Sumitomo Electric Ind Ltd | 半導体装置の接着部品 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002027789A1 (de) * | 2000-09-29 | 2002-04-04 | Infineon Technologies Ag | Verbindungseinrichtung |
| CN100369530C (zh) * | 2004-03-29 | 2008-02-13 | 株式会社日立制作所 | 元件装载用基板及其制造方法与半导体元件安装方法 |
| CN102623364A (zh) * | 2012-03-01 | 2012-08-01 | 长电科技（滁州）有限公司 | 基岛披覆锡共晶工艺及其装片方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2716355B2 (ja) | 1998-02-18 |
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