JPH07147403A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH07147403A JPH07147403A JP5295254A JP29525493A JPH07147403A JP H07147403 A JPH07147403 A JP H07147403A JP 5295254 A JP5295254 A JP 5295254A JP 29525493 A JP29525493 A JP 29525493A JP H07147403 A JPH07147403 A JP H07147403A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- forming
- polycrystalline silicon
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】半導体基板１１上に、ゲート絶縁膜１を介して
ゲート電極５１を設けたＭＯＳ型素子を有する半導体装
置は、多結晶シリコン膜２と高融点金属シリサイド膜４
とからなるゲート電極配線５１と、ゲート電極配線５１
の下層膜と同一の多結晶シリコン膜２とからなる被膜と
シリコン窒化膜３とからなる高抵抗配線５２とを有する
半導体装置およびその製造方法。 【効果】従来問題であった多層に形成した多結晶シリコ
ン膜が原因となるドライエッチング時の下層膜側壁での
エッチング残りがなくなり、設計どうりの抵抗値を有す
る高抵抗配線を得ることができる。さらに、コンタクト
抵抗の低減、製造プロセス中での水素の拡散を防ぐこと
ができる効果が得られる。
ゲート電極５１を設けたＭＯＳ型素子を有する半導体装
置は、多結晶シリコン膜２と高融点金属シリサイド膜４
とからなるゲート電極配線５１と、ゲート電極配線５１
の下層膜と同一の多結晶シリコン膜２とからなる被膜と
シリコン窒化膜３とからなる高抵抗配線５２とを有する
半導体装置およびその製造方法。 【効果】従来問題であった多層に形成した多結晶シリコ
ン膜が原因となるドライエッチング時の下層膜側壁での
エッチング残りがなくなり、設計どうりの抵抗値を有す
る高抵抗配線を得ることができる。さらに、コンタクト
抵抗の低減、製造プロセス中での水素の拡散を防ぐこと
ができる効果が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、高融点金属シリサイド
膜と多結晶シリコン膜とからなるゲート電極配線をもつ
ＭＯＳ（金属−酸化膜−半導体）型半導体装置の構造と
製造方法とに関し、高抵抗配線を有する半導体装置の構
造と製造方法に関するものである。
膜と多結晶シリコン膜とからなるゲート電極配線をもつ
ＭＯＳ（金属−酸化膜−半導体）型半導体装置の構造と
製造方法とに関し、高抵抗配線を有する半導体装置の構
造と製造方法に関するものである。
【０００２】
【従来の技術】近年、多結晶シリコンゲート電極の代わ
りに、Ｗ、Ｔｉ、Ｍｏなど高融点金属のシリサイドをゲ
ート電極とするＭＯＳ型半導体装置が、多結晶シリコン
に比べて比抵抗を約１桁以上低くすることができるため
注目されている。
りに、Ｗ、Ｔｉ、Ｍｏなど高融点金属のシリサイドをゲ
ート電極とするＭＯＳ型半導体装置が、多結晶シリコン
に比べて比抵抗を約１桁以上低くすることができるため
注目されている。
【０００３】しかしながら、高融点金属シリサイドをゲ
ート電極配線に用いた場合、ゲート酸化膜との密着性、
高融点金属シリサイドのゲート酸化膜への拡散、しきい
値電圧のコントロールの不安定性などの問題が発生す
る。
ート電極配線に用いた場合、ゲート酸化膜との密着性、
高融点金属シリサイドのゲート酸化膜への拡散、しきい
値電圧のコントロールの不安定性などの問題が発生す
る。
【０００４】このため、現在の多結晶シリコン膜の利点
を活かし、多結晶シリコン膜上に高融点シリサイド膜を
形成した、いわゆるポリサイド構造が利用される。この
ポリサイド構造により、高融点金属シリサイドをゲート
電極に用いた場合と同様、多結晶シリコンに比べて比抵
抗を約１桁以上低くすることができる。
を活かし、多結晶シリコン膜上に高融点シリサイド膜を
形成した、いわゆるポリサイド構造が利用される。この
ポリサイド構造により、高融点金属シリサイドをゲート
電極に用いた場合と同様、多結晶シリコンに比べて比抵
抗を約１桁以上低くすることができる。
【０００５】しかしながら、すべての配線が低抵抗化さ
れてしまうため、半導体装置において高抵抗配線を形成
することが不可能となってしまう。このため、従来技術
においては２層の多結晶シリコン膜を用いて高抵抗配線
を形成する方法を採用している。
れてしまうため、半導体装置において高抵抗配線を形成
することが不可能となってしまう。このため、従来技術
においては２層の多結晶シリコン膜を用いて高抵抗配線
を形成する方法を採用している。
【０００６】この２層の多結晶シリコン膜を用いた従来
技術を、図４と図５の従来例における半導体装置の製造
方法を示す断面図を用いて説明する。
技術を、図４と図５の従来例における半導体装置の製造
方法を示す断面図を用いて説明する。
【０００７】まず図４に示すように、第１導電型の半導
体基板１１の素子領域の周囲のフィールド領域にフィー
ルド酸化膜２１を形成し、多結晶シリコン膜２を形成
し、ホトエッチング技術を用い、高抵抗配線５２を形成
する。
体基板１１の素子領域の周囲のフィールド領域にフィー
ルド酸化膜２１を形成し、多結晶シリコン膜２を形成
し、ホトエッチング技術を用い、高抵抗配線５２を形成
する。
【０００８】つぎに熱酸化により、ゲート酸化膜１を形
成し、全面にポリシリコン膜５を形成する。さらに、全
面に高融点金属シリサイド膜４を形成する。このとき高
抵抗配線５２の多結晶シリコン膜２表面も酸化され、表
面にゲート酸化膜１が形成される。
成し、全面にポリシリコン膜５を形成する。さらに、全
面に高融点金属シリサイド膜４を形成する。このとき高
抵抗配線５２の多結晶シリコン膜２表面も酸化され、表
面にゲート酸化膜１が形成される。
【０００９】その後、ゲート電極材料上に感光性樹脂３
１を形成し、感光性樹脂３１をエッチングマスクに用い
て、図５に示すようにゲート電極材料をパターニングし
て、ゲート電極配線５１を形成する。
１を形成し、感光性樹脂３１をエッチングマスクに用い
て、図５に示すようにゲート電極材料をパターニングし
て、ゲート電極配線５１を形成する。
【００１０】
【発明が解決しようとする課題】この従来方法において
は、図５に示すようにゲート電極配線５１形成時に、高
抵抗配線５２を形成する多結晶シリコン膜２の側壁にポ
リシリコン膜５からなる多結晶シリコンのエッチング残
り部分４１が形成される。このため、高抵抗配線５２の
抵抗値が変化する。
は、図５に示すようにゲート電極配線５１形成時に、高
抵抗配線５２を形成する多結晶シリコン膜２の側壁にポ
リシリコン膜５からなる多結晶シリコンのエッチング残
り部分４１が形成される。このため、高抵抗配線５２の
抵抗値が変化する。
【００１１】さらに、ゲート電極配線５１形成時のエッ
チングにおいて、高抵抗配線５２を形成する多結晶シリ
コン膜２もエッチングされ、膜厚が薄くなり抵抗値が変
化するという問題をもたらす。
チングにおいて、高抵抗配線５２を形成する多結晶シリ
コン膜２もエッチングされ、膜厚が薄くなり抵抗値が変
化するという問題をもたらす。
【００１２】またさらに、図４と図５で示した他に、ゲ
ート電極配線を形成した後に、多結晶シリコンからなる
高抵抗配線を形成する方法もある。
ート電極配線を形成した後に、多結晶シリコンからなる
高抵抗配線を形成する方法もある。
【００１３】しかしながら、この製造方法においても、
同様にゲート電極配線の側壁に多結晶シリコンのエッチ
ング残り部分が形成され、トランジスタの駆動能力を低
下させるという問題をもたらす。
同様にゲート電極配線の側壁に多結晶シリコンのエッチ
ング残り部分が形成され、トランジスタの駆動能力を低
下させるという問題をもたらす。
【００１４】本発明の目的は、上記課題を解決して、高
融点金属シリサイド膜と多結晶シリコン膜とからなるゲ
ート電極配線をもつＭＯＳ型半導体装置において、抵抗
値が変化しない高抵抗配線を有する半導体装置の構造
と、この構造を得るための製造方法を提供することであ
る。
融点金属シリサイド膜と多結晶シリコン膜とからなるゲ
ート電極配線をもつＭＯＳ型半導体装置において、抵抗
値が変化しない高抵抗配線を有する半導体装置の構造
と、この構造を得るための製造方法を提供することであ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の構造とその製造方法とは、下
記記載の手段を採用する。
に、本発明の半導体装置の構造とその製造方法とは、下
記記載の手段を採用する。
【００１６】本発明における半導体装置は、第１導電型
の半導体基板上に、ゲート絶縁膜を介してゲート電極配
線を設けたＭＯＳ型素子を有する半導体装置は、多結晶
シリコン膜と高融点金属シリサイド膜とからなるゲート
電極配線と、ゲート電極配線下層膜と同一の多結晶シリ
コン膜からなる被膜とシリコン窒化膜とからなる高抵抗
配線とを有することを特徴とする。
の半導体基板上に、ゲート絶縁膜を介してゲート電極配
線を設けたＭＯＳ型素子を有する半導体装置は、多結晶
シリコン膜と高融点金属シリサイド膜とからなるゲート
電極配線と、ゲート電極配線下層膜と同一の多結晶シリ
コン膜からなる被膜とシリコン窒化膜とからなる高抵抗
配線とを有することを特徴とする。
【００１７】本発明における半導体装置の製造方法は、
第１導電型の半導体基板の素子領域の周囲のフィールド
領域にフィールド酸化膜を形成し、熱酸化によりゲート
酸化膜を形成する工程と、全面に多結晶シリコン膜を形
成し、高抵抗配線を形成するための不純物をイオン注入
する工程と、全面にシリコン窒化膜を形成し、高抵抗配
線領域上に感光性樹脂を形成する工程と、感光性樹脂を
エッチングマスクに用いてシリコン窒化膜をエッチング
する工程と、感光性樹脂を除去し、全面に高融点金属シ
リサイド膜を形成する工程と、ゲート電極配線上に感光
性樹脂を形成する工程と、感光性樹脂をエッチングマス
クに用いて、多結晶シリコン膜と高融点金属シリサイド
膜からなるゲート電極配線と、多結晶シリコン膜とシリ
コン窒化膜とからなる高抵抗配線領域とを形成し、その
後、ゲート電極配線の整合した領域の半導体基板に第２
導電型の高濃度不純物層を形成する工程と、二酸化シリ
コン膜を主体とする多層配線用絶縁膜を形成する工程と
フォトエッチング技術により多層配線用絶縁膜にコンタ
クト窓を形成する工程と、配線金属を形成する工程とを
有することを特徴とする
第１導電型の半導体基板の素子領域の周囲のフィールド
領域にフィールド酸化膜を形成し、熱酸化によりゲート
酸化膜を形成する工程と、全面に多結晶シリコン膜を形
成し、高抵抗配線を形成するための不純物をイオン注入
する工程と、全面にシリコン窒化膜を形成し、高抵抗配
線領域上に感光性樹脂を形成する工程と、感光性樹脂を
エッチングマスクに用いてシリコン窒化膜をエッチング
する工程と、感光性樹脂を除去し、全面に高融点金属シ
リサイド膜を形成する工程と、ゲート電極配線上に感光
性樹脂を形成する工程と、感光性樹脂をエッチングマス
クに用いて、多結晶シリコン膜と高融点金属シリサイド
膜からなるゲート電極配線と、多結晶シリコン膜とシリ
コン窒化膜とからなる高抵抗配線領域とを形成し、その
後、ゲート電極配線の整合した領域の半導体基板に第２
導電型の高濃度不純物層を形成する工程と、二酸化シリ
コン膜を主体とする多層配線用絶縁膜を形成する工程と
フォトエッチング技術により多層配線用絶縁膜にコンタ
クト窓を形成する工程と、配線金属を形成する工程とを
有することを特徴とする
【００１８】
【実施例】以下図面を用いて本発明の実施例を説明す
る。まず、図３の断面図を用いて本発明における半導体
装置の構造を説明する。
る。まず、図３の断面図を用いて本発明における半導体
装置の構造を説明する。
【００１９】本発明の半導体装置は、多結晶シリコン膜
２と高融点金属シリサイド膜４とからなるゲート電極配
線５１と、ゲート電極配線５１の下層膜と同一の多結晶
シリコン膜２とシリコン窒化膜３とからなる高抵抗配線
５２とから構成する。
２と高融点金属シリサイド膜４とからなるゲート電極配
線５１と、ゲート電極配線５１の下層膜と同一の多結晶
シリコン膜２とシリコン窒化膜３とからなる高抵抗配線
５２とから構成する。
【００２０】つぎに、この図３を用いて説明した本発明
の半導体装置の構造を形成するための製造方法を説明す
る。図１〜図３は、本発明の半導体装置を製造するため
の製造方法を工程順に示す断面図である。
の半導体装置の構造を形成するための製造方法を説明す
る。図１〜図３は、本発明の半導体装置を製造するため
の製造方法を工程順に示す断面図である。
【００２１】まず、図１に示すように、導電型がＰ型の
半導体基板１１の素子領域の周囲のフィールド領域に、
窒化シリコン膜などの耐酸化膜をマスクにして酸化す
る、いわゆる選択酸化処理によって、フィールド酸化膜
２１を５００ｎｍの厚さで形成する。
半導体基板１１の素子領域の周囲のフィールド領域に、
窒化シリコン膜などの耐酸化膜をマスクにして酸化す
る、いわゆる選択酸化処理によって、フィールド酸化膜
２１を５００ｎｍの厚さで形成する。
【００２２】つぎに、酸素と窒素との混合気体中で酸化
処理を行い、厚さが２０ｎｍ程度の二酸化シリコン膜か
らなるゲート酸化膜１を全面に形成する。
処理を行い、厚さが２０ｎｍ程度の二酸化シリコン膜か
らなるゲート酸化膜１を全面に形成する。
【００２３】つぎに、モノシランを反応ガスとする化学
気相成長（ＣＶＤ）法によって、多結晶シリコン膜２を
２００ｎｍ程度の厚さで全面に形成する。
気相成長（ＣＶＤ）法によって、多結晶シリコン膜２を
２００ｎｍ程度の厚さで全面に形成する。
【００２４】その後、高抵抗配線５２を作成するための
Ｐ型の不純物であるボロンを、たとえば、加速エネルギ
ーが２５ｋｅＶ、イオン注入量が８．０×１０12ａｔｏ
ｍｓ／ｃｍ2 程度の条件で全面にイオン注入する。
Ｐ型の不純物であるボロンを、たとえば、加速エネルギ
ーが２５ｋｅＶ、イオン注入量が８．０×１０12ａｔｏ
ｍｓ／ｃｍ2 程度の条件で全面にイオン注入する。
【００２５】その後、ジクロルシランとアンモニアを反
応ガスとするＣＶＤ法によって、シリコン窒化膜３を全
面に２０ｎｍ被着する。
応ガスとするＣＶＤ法によって、シリコン窒化膜３を全
面に２０ｎｍ被着する。
【００２６】つぎに、全面に感光性材料である感光性樹
脂３１を回転塗布法により形成し、所定のフォトマスク
を用いて露光、および現像処理を行ない、高抵抗配線５
２を形成する領域に感光性樹脂３１を形成する。
脂３１を回転塗布法により形成し、所定のフォトマスク
を用いて露光、および現像処理を行ない、高抵抗配線５
２を形成する領域に感光性樹脂３１を形成する。
【００２７】その後、この感光性樹脂３１をマスクとし
て、ＳＦ6 ＋ＣＨＦ3 ＋Ｈｅの混合ガスを用いてドライ
エッチング法により、シリコン窒化膜３をエッチングす
る。
て、ＳＦ6 ＋ＣＨＦ3 ＋Ｈｅの混合ガスを用いてドライ
エッチング法により、シリコン窒化膜３をエッチングす
る。
【００２８】このエッチング処理により、高抵抗配線５
２を形成する領域上にシリコン窒化膜３を形成する。つ
ぎに、感光性樹脂３１を除去する。
２を形成する領域上にシリコン窒化膜３を形成する。つ
ぎに、感光性樹脂３１を除去する。
【００２９】その後、図２に示すように、平均組成比Ｗ
Ｓｉ2.7 からなる高融点金属シリサイド膜４を、ＤＣマ
グネトロンスパッタ装置を用いて２００ｎｍの厚さで全
面に被着する。
Ｓｉ2.7 からなる高融点金属シリサイド膜４を、ＤＣマ
グネトロンスパッタ装置を用いて２００ｎｍの厚さで全
面に被着する。
【００３０】つぎに、ゲート電極配線５１を形成する領
域と、高抵抗配線５２の高抵抗配線コンタクト領域５３
とに感光性樹脂３１を形成する。
域と、高抵抗配線５２の高抵抗配線コンタクト領域５３
とに感光性樹脂３１を形成する。
【００３１】そしてこの感光性樹脂３１をエッチングマ
スクとして、高融点金属シリサイド膜４と多結晶シリコ
ン膜２とを、ＳＦ6 ＋Ｏ2 の混合気体をエッチングガス
として用いるドライエッチング法によりエッチングす
る。
スクとして、高融点金属シリサイド膜４と多結晶シリコ
ン膜２とを、ＳＦ6 ＋Ｏ2 の混合気体をエッチングガス
として用いるドライエッチング法によりエッチングす
る。
【００３２】この結果、ゲート電極配線５１は、高融点
金属シリサイド４と多結晶シリコン膜２とからなる。ま
た、高抵抗配線５２は、シリコン窒化膜３が、多結晶シ
リコン膜２のエッチングマスクとなるため、高融点金属
シリサイド膜４のみがエッチングされる。
金属シリサイド４と多結晶シリコン膜２とからなる。ま
た、高抵抗配線５２は、シリコン窒化膜３が、多結晶シ
リコン膜２のエッチングマスクとなるため、高融点金属
シリサイド膜４のみがエッチングされる。
【００３３】この結果、高抵抗配線５２は、シリコン窒
化膜３と多結晶シリコン膜２とからなる。
化膜３と多結晶シリコン膜２とからなる。
【００３４】つぎに、図３に示すように、ＭＯＳ領域５
４の半導体基板１１には、ゲート電極配線５１をイオン
注入のマスクとして用いて、半導体基板１１と逆導電型
のＮ型の不純物であるリンを加速エネルギーが５０ｋｅ
Ｖ、イオン注入量が３．５×１０15ａｔｏｍｓ／ｃｍ2
程度の条件でイオン注入して、高濃度不純物層６１、６
２する。
４の半導体基板１１には、ゲート電極配線５１をイオン
注入のマスクとして用いて、半導体基板１１と逆導電型
のＮ型の不純物であるリンを加速エネルギーが５０ｋｅ
Ｖ、イオン注入量が３．５×１０15ａｔｏｍｓ／ｃｍ2
程度の条件でイオン注入して、高濃度不純物層６１、６
２する。
【００３５】その後、不純物の活性化のために、アニー
ル炉にて、温度９００℃、時間３０分のアニール処理を
窒素雰囲気で行なう。
ル炉にて、温度９００℃、時間３０分のアニール処理を
窒素雰囲気で行なう。
【００３６】つぎに、二酸化シリコン膜を主体とする多
層配線用絶縁膜２２を化学気相成長法により形成する。
層配線用絶縁膜２２を化学気相成長法により形成する。
【００３７】その後、フォトエッチング技術を用いて、
多層配線用絶縁膜２２にコンタクト窓３２を形成し、さ
らに、配線金属３３としてアルミニウムを形成すること
によって半導体装置を得る。
多層配線用絶縁膜２２にコンタクト窓３２を形成し、さ
らに、配線金属３３としてアルミニウムを形成すること
によって半導体装置を得る。
【００３８】以上の説明の実施例では、高融点金属シリ
サイド膜として、タングズテンシリサイド膜を例として
説明したが、Ｍｏ、Ｔｉなどの高融点金属シリサイド膜
を用いてもよい。
サイド膜として、タングズテンシリサイド膜を例として
説明したが、Ｍｏ、Ｔｉなどの高融点金属シリサイド膜
を用いてもよい。
【００３９】またさらに、高融点金属シリサイド膜の代
わりに、高融点金属膜そのものを用いても、本実施例と
同様の効果が得られる。
わりに、高融点金属膜そのものを用いても、本実施例と
同様の効果が得られる。
【００４０】
【発明の効果】以上の説明で明かなように、本発明の半
導体装置の構造、およびその製造方法においては、従来
問題であった多層に形成した多結晶シリコン膜が原因と
なるドライエッチング時の下層膜側壁でのエッチング残
りがなる。このため、設計どうりの抵抗値を有する高抵
抗配線を得ることができる。
導体装置の構造、およびその製造方法においては、従来
問題であった多層に形成した多結晶シリコン膜が原因と
なるドライエッチング時の下層膜側壁でのエッチング残
りがなる。このため、設計どうりの抵抗値を有する高抵
抗配線を得ることができる。
【００４１】さらに、本発明の高抵抗配線の構造におい
ては、配線金属であるアルミニウムとの高抵抗配線コン
タクト領域では、高融点金属シリサイドとの接触部を形
成してある。このために、低いコンタクト抵抗値が得ら
れ、接触不良を防ぐことができる。
ては、配線金属であるアルミニウムとの高抵抗配線コン
タクト領域では、高融点金属シリサイドとの接触部を形
成してある。このために、低いコンタクト抵抗値が得ら
れ、接触不良を防ぐことができる。
【００４２】さらに、本発明の高抵抗配線の構造におい
ては、高抵抗配線を構成する多結晶シリコン膜上にシリ
コン窒化膜を形成している。このため、製造プロセス中
に含まれる水素の拡散を防ぐことができ、抵抗値が安定
した高抵抗配線が得られる。
ては、高抵抗配線を構成する多結晶シリコン膜上にシリ
コン窒化膜を形成している。このため、製造プロセス中
に含まれる水素の拡散を防ぐことができ、抵抗値が安定
した高抵抗配線が得られる。
【００４３】以上の結果、本発明においては、高融点金
属シリサイド膜と多結晶シリコン膜とからなる低抵抗の
ゲート電極配線と、信頼性の高い高抵抗配線とを単層の
同一多結晶シリコン膜により形成することが可能であ
る。したがって、精度が高く、高信頼性である高抵抗配
線を含む半導体装置が得られる。
属シリサイド膜と多結晶シリコン膜とからなる低抵抗の
ゲート電極配線と、信頼性の高い高抵抗配線とを単層の
同一多結晶シリコン膜により形成することが可能であ
る。したがって、精度が高く、高信頼性である高抵抗配
線を含む半導体装置が得られる。
【図１】本発明の一実施例における半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の一実施例における半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】本発明の一実施例における半導体装置の構造お
よび製造方法を示す断面図である。
よび製造方法を示す断面図である。
【図４】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
【図５】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
１ ゲート酸化膜 ２ 多結晶シリコン膜 ３ シリコン窒化膜 ４ 高融点金属シリサイド膜 ３１ 感光性樹脂 ３２ コンタクト窓 ３３ 配線金属 ５１ ゲート電極配線 ５２ 高抵抗配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｐ
Claims (2)
- 【請求項１】 第１導電型の半導体基板上に、ゲート絶
縁膜を介してゲート電極配線を設けたＭＯＳ型素子を有
する半導体装置は、多結晶シリコン膜と高融点金属シリ
サイド膜とからなるゲート電極配線と、ゲート電極配線
下層膜と同一の多結晶シリコン膜からなる被膜とシリコ
ン窒化膜とからなる高抵抗配線とを有することを特徴と
する半導体装置。 - 【請求項２】 第１導電型の半導体基板の素子領域の周
囲のフィールド領域にフィールド酸化膜を形成し、熱酸
化によりゲート酸化膜を形成する工程と、全面に多結晶
シリコン膜を形成し、高抵抗配線を形成するための不純
物をイオン注入する工程と、全面にシリコン窒化膜を形
成し、高抵抗配線領域上に感光性樹脂を形成する工程
と、感光性樹脂をエッチングマスクに用いてシリコン窒
化膜をエッチングする工程と、感光性樹脂を除去し、全
面に高融点金属シリサイド膜を形成する工程と、ゲート
電極配線上に感光性樹脂を形成する工程と、感光性樹脂
をエッチングマスクに用いて、多結晶シリコン膜と高融
点金属シリサイド膜からなるゲート電極配線と、多結晶
シリコン膜とシリコン窒化膜とからなる高抵抗配線とを
形成し、その後、ゲート電極配線の整合した領域の半導
体基板に第２導電型の高濃度不純物層を形成する工程
と、二酸化シリコン膜を主体とする多層配線用絶縁膜を
形成する工程とフォトエッチング技術により多層配線用
絶縁膜にコンタクト窓を形成する工程と、配線金属を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295254A JPH07147403A (ja) | 1993-11-25 | 1993-11-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295254A JPH07147403A (ja) | 1993-11-25 | 1993-11-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147403A true JPH07147403A (ja) | 1995-06-06 |
Family
ID=17818214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295254A Pending JPH07147403A (ja) | 1993-11-25 | 1993-11-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147403A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235936A (ja) * | 2008-05-26 | 2008-10-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
-
1993
- 1993-11-25 JP JP5295254A patent/JPH07147403A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8698225B2 (en) | 1997-07-10 | 2014-04-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8969942B2 (en) | 1997-07-10 | 2015-03-03 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| JP2008235936A (ja) * | 2008-05-26 | 2008-10-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4425700A (en) | Semiconductor device and method for manufacturing the same | |
| JP3626773B2 (ja) | 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法 | |
| JPS6298642A (ja) | 半導体集積回路装置の製造方法 | |
| US4780428A (en) | Mosfet semiconductor device and manufacturing method thereof | |
| JPS61224459A (ja) | 半導体装置およびその製造方法 | |
| JPH07147403A (ja) | 半導体装置およびその製造方法 | |
| JPH0653492A (ja) | 半導体装置及びその製造方法 | |
| JP2918914B2 (ja) | 半導体装置及びその製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPS58155767A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3238804B2 (ja) | 半導体装置の製造方法 | |
| JPH07183515A (ja) | 半導体装置の製造方法 | |
| JP3009683B2 (ja) | 半導体不揮発性記憶素子の製造方法 | |
| JP3265593B2 (ja) | 半導体装置の製造方法 | |
| JP3192165B2 (ja) | 半導体不揮発性記憶素子の製造方法 | |
| JPS61135156A (ja) | 半導体装置およびその製造方法 | |
| JP3333498B2 (ja) | 半導体不揮発性記憶素子 | |
| JPH0527272B2 (ja) | ||
| JPH07240461A (ja) | 半導体装置の製造方法 | |
| JP2961388B2 (ja) | 不揮発性半導体メモリの製造方法 | |
| JPS61111573A (ja) | 半導体装置 | |
| JPS6057974A (ja) | 半導体装置の製造方法 | |
| JP3022629B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0834195B2 (ja) | 半導体装置の製造方法 | |
| JPH06104428A (ja) | 半導体装置及びその製造方法 |