JPH0714847A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0714847A JPH0714847A JP14387693A JP14387693A JPH0714847A JP H0714847 A JPH0714847 A JP H0714847A JP 14387693 A JP14387693 A JP 14387693A JP 14387693 A JP14387693 A JP 14387693A JP H0714847 A JPH0714847 A JP H0714847A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor device
- impurity diffusion
- diffusion layer
- isolation insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法、特に、不純物
拡散層の抵抗を小さくするために不純物拡散層の上にシ
リサイド層が形成された半導体装置及びその製造方法に
関し、不純物拡散層の上に形成されるシリサイド層が、
素子分離絶縁膜の端部に発生するリーク電流を抑制する
ように形成されている半導体装置を提供することを目的
とする。 【構成】 半導体基板１上の素子形成領域に形成された
不純物拡散層７上にシリサイド層９が形成されている半
導体装置において、シリサイド層９は、素子分離絶縁膜
３の端部から離隔して形成されている。
拡散層の抵抗を小さくするために不純物拡散層の上にシ
リサイド層が形成された半導体装置及びその製造方法に
関し、不純物拡散層の上に形成されるシリサイド層が、
素子分離絶縁膜の端部に発生するリーク電流を抑制する
ように形成されている半導体装置を提供することを目的
とする。 【構成】 半導体基板１上の素子形成領域に形成された
不純物拡散層７上にシリサイド層９が形成されている半
導体装置において、シリサイド層９は、素子分離絶縁膜
３の端部から離隔して形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法、特に、不純物拡散層の抵抗を小さくするために
不純物拡散層の上にシリサイド層が形成された半導体装
置及びその製造方法に関する。
造方法、特に、不純物拡散層の抵抗を小さくするために
不純物拡散層の上にシリサイド層が形成された半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】半導体基板表面の素子形成領域に形成さ
れた不純物拡散層例えば図２に示す電界トランジスタの
ソース・ドレイン拡散層７の抵抗を小さくするため、不
純物拡散層７上に選択的にシリサイド層９を形成する方
法が使用されている。なお、図２において、１は半導体
基板であり、３は素子分離絶縁膜であり、４はゲート電
極であり、１０はＰＳＧ膜である。
れた不純物拡散層例えば図２に示す電界トランジスタの
ソース・ドレイン拡散層７の抵抗を小さくするため、不
純物拡散層７上に選択的にシリサイド層９を形成する方
法が使用されている。なお、図２において、１は半導体
基板であり、３は素子分離絶縁膜であり、４はゲート電
極であり、１０はＰＳＧ膜である。
【０００３】
【発明が解決しようとする課題】選択熱酸化法を使用し
て半導体基板１の表面に素子分離絶縁膜３を形成する
と、その端部がバーズビークと称してくちばし状に形成
される。この結果、素子分離絶縁膜３の端部に接する領
域の半導体基板１に応力が集中して結晶欠陥が発生し、
そこに形成されているＰ／Ｎ接合にリーク電流が発生す
る。
て半導体基板１の表面に素子分離絶縁膜３を形成する
と、その端部がバーズビークと称してくちばし状に形成
される。この結果、素子分離絶縁膜３の端部に接する領
域の半導体基板１に応力が集中して結晶欠陥が発生し、
そこに形成されているＰ／Ｎ接合にリーク電流が発生す
る。
【０００４】半導体基板表面の素子形成領域に形成され
た不純物拡散層７上にシリサイド層９を形成すると、素
子分離絶縁膜３の端部に接する領域の半導体基板１の結
晶欠陥がさらに拡大してリーク電流が増加し、半導体デ
バイスの特性が不安定になる。
た不純物拡散層７上にシリサイド層９を形成すると、素
子分離絶縁膜３の端部に接する領域の半導体基板１の結
晶欠陥がさらに拡大してリーク電流が増加し、半導体デ
バイスの特性が不安定になる。
【０００５】本発明の目的は、この欠点を解消すること
にあり、半導体基板表面の素子形成領域に形成された不
純物拡散層の抵抗を低減するために不純物拡散層の上に
形成されるシリサイド層が、素子分離絶縁膜の端部に発
生するリーク電流を抑制するように形成されている半導
体装置とその製造方法とを提供することにある。
にあり、半導体基板表面の素子形成領域に形成された不
純物拡散層の抵抗を低減するために不純物拡散層の上に
形成されるシリサイド層が、素子分離絶縁膜の端部に発
生するリーク電流を抑制するように形成されている半導
体装置とその製造方法とを提供することにある。
【０００６】
【課題を解決するための手段】上記の目的のうち、半導
体装置は、半導体基板（１）上の素子形成領域に形成さ
れた不純物拡散層（７）上に、素子分離絶縁膜（３）の
端部から離隔してシリサイド層（９）が形成されている
半導体装置によって達成される。
体装置は、半導体基板（１）上の素子形成領域に形成さ
れた不純物拡散層（７）上に、素子分離絶縁膜（３）の
端部から離隔してシリサイド層（９）が形成されている
半導体装置によって達成される。
【０００７】上記の目的のうち、半導体装置の製造方法
は、素子分離絶縁膜（３）が形成され、素子形成領域に
不純物拡散層（７）が形成されている半導体基板（１）
上に絶縁膜（８）を形成し、この絶縁膜（８）をパター
ニングして、前記の不純物拡散層（７）の前記の素子分
離絶縁膜（３）の端部に接する周辺領域上を残して前記
の不純物拡散層（７）上から除去し、前記の絶縁膜
（８）の除去された領域の前記の不純物拡散層（７）上
にシリサイド層（９）を選択的に形成する工程を有する
半導体装置の製造方法によって達成される。なお、絶縁
膜（８）の形成に代えてレジスト膜を形成し、シリサイ
ド層（９）の形成後にこのレジスト膜を除去するように
してもよい。
は、素子分離絶縁膜（３）が形成され、素子形成領域に
不純物拡散層（７）が形成されている半導体基板（１）
上に絶縁膜（８）を形成し、この絶縁膜（８）をパター
ニングして、前記の不純物拡散層（７）の前記の素子分
離絶縁膜（３）の端部に接する周辺領域上を残して前記
の不純物拡散層（７）上から除去し、前記の絶縁膜
（８）の除去された領域の前記の不純物拡散層（７）上
にシリサイド層（９）を選択的に形成する工程を有する
半導体装置の製造方法によって達成される。なお、絶縁
膜（８）の形成に代えてレジスト膜を形成し、シリサイ
ド層（９）の形成後にこのレジスト膜を除去するように
してもよい。
【０００８】また、素子分離絶縁膜（３）が形成され、
素子形成領域にゲート電極（４）が形成され、このゲー
ト電極（４）を挟んで、前記の素子形成領域に不純物拡
散層（７）が形成されている半導体基板（１）上に絶縁
膜（６）を形成し、この絶縁膜（６）に異方性エッチン
グを施して前記のゲート電極（４）の側壁と前記の素子
分離絶縁膜（３）の端部側壁とに前記の絶縁膜（６）を
残留し、前記の絶縁膜（６）の除去された領域の前記の
不純物拡散層（７）上に選択的にシリサイド層（９）を
形成する工程を有する半導体装置の製造方法によっても
達成される。
素子形成領域にゲート電極（４）が形成され、このゲー
ト電極（４）を挟んで、前記の素子形成領域に不純物拡
散層（７）が形成されている半導体基板（１）上に絶縁
膜（６）を形成し、この絶縁膜（６）に異方性エッチン
グを施して前記のゲート電極（４）の側壁と前記の素子
分離絶縁膜（３）の端部側壁とに前記の絶縁膜（６）を
残留し、前記の絶縁膜（６）の除去された領域の前記の
不純物拡散層（７）上に選択的にシリサイド層（９）を
形成する工程を有する半導体装置の製造方法によっても
達成される。
【０００９】
【作用】図１に示す電界効果トランジスタを例にして説
明する。なお、図２に示したものと同一の部材は同一記
号で示してある。
明する。なお、図２に示したものと同一の部材は同一記
号で示してある。
【００１０】素子分離絶縁膜３の端部を覆うように絶縁
膜８を形成してシリサイド層９を形成することにより、
素子分離絶縁膜３の端部から離隔してシリサイド層９が
形成されるので、素子分離絶縁膜３の端部に接する領域
の半導体基板１に追加的なストレスが加わることが防止
されて結晶欠陥の拡大が抑えられ、リーク電流の増加が
抑制される。
膜８を形成してシリサイド層９を形成することにより、
素子分離絶縁膜３の端部から離隔してシリサイド層９が
形成されるので、素子分離絶縁膜３の端部に接する領域
の半導体基板１に追加的なストレスが加わることが防止
されて結晶欠陥の拡大が抑えられ、リーク電流の増加が
抑制される。
【００１１】
【実施例】以下、図面を参照して、本発明の三つの実施
例に係るシリサイド層の形成方法について説明する。
例に係るシリサイド層の形成方法について説明する。
【００１２】第１例 図３参照 ｐ型シリコン基板１上に２００Å厚の二酸化シリコン膜
（図示せず。）と１５００Å厚の窒化シリコン膜２とを
順次積層形成し、これをパターニングして素子形成領域
を除く領域から除去し、熱酸化をなして４０００Å厚の
素子分離絶縁膜３を形成する。
（図示せず。）と１５００Å厚の窒化シリコン膜２とを
順次積層形成し、これをパターニングして素子形成領域
を除く領域から除去し、熱酸化をなして４０００Å厚の
素子分離絶縁膜３を形成する。
【００１３】図４参照 窒化シリコン膜２を除去し、全面に１００Å厚の二酸化
シリコン膜と１０００Å厚の多結晶シリコン膜とを順次
積層形成し、これをパターニングして多結晶シリコンよ
りなるゲート電極４と二酸化シリコンよりなるゲート絶
縁膜５とを形成する。次いで、全面に二酸化シリコン膜
を形成し、異方性エッチングをなしてゲート電極４の側
壁に二酸化シリコン膜６を形成する。次に、不純物ヒ素
を注入エネルギー５０ＫｅＶ、ドーズ量４×１０15をも
ってイオン注入し、ソース・ドレイン７を形成する。
シリコン膜と１０００Å厚の多結晶シリコン膜とを順次
積層形成し、これをパターニングして多結晶シリコンよ
りなるゲート電極４と二酸化シリコンよりなるゲート絶
縁膜５とを形成する。次いで、全面に二酸化シリコン膜
を形成し、異方性エッチングをなしてゲート電極４の側
壁に二酸化シリコン膜６を形成する。次に、不純物ヒ素
を注入エネルギー５０ＫｅＶ、ドーズ量４×１０15をも
ってイオン注入し、ソース・ドレイン７を形成する。
【００１４】図５参照 二酸化シリコン膜８を５００Å程度の厚さに形成し、こ
れをパターニングしてソース・ドレイン７の素子分離絶
縁膜３の端部に接する周辺領域上を残してソース・ドレ
イン７上から除去する。
れをパターニングしてソース・ドレイン７の素子分離絶
縁膜３の端部に接する周辺領域上を残してソース・ドレ
イン７上から除去する。
【００１５】図６参照 チタンをスパッタして５００Å厚のチタン膜を形成し、
８００℃の温度で熱処理をなしてチタンとシリコンとを
反応させ、チタンシリサイド層９を素子分離絶縁膜３の
端部から離隔して形成する。
８００℃の温度で熱処理をなしてチタンとシリコンとを
反応させ、チタンシリサイド層９を素子分離絶縁膜３の
端部から離隔して形成する。
【００１６】図７参照 層間絶縁膜としてＰＳＧ膜１０を４０００Å厚に形成す
る。
る。
【００１７】図８参照 ＰＳＧ膜１０をパターニングしてソース・ドレイン７上
にコンタクトホール１１を形成し、全面にアルミニウム
膜を形成し、これをパターニングしてソース・ドレイン
電極１２を形成する。
にコンタクトホール１１を形成し、全面にアルミニウム
膜を形成し、これをパターニングしてソース・ドレイン
電極１２を形成する。
【００１８】第２例 第１例において形成した二酸化シリコン膜８に代えてレ
ジスト膜を形成するものでその他の工程は第１例と同一
である。なお、チタンシリサイド層９を形成した後にレ
ジスト膜は除去するものとする。
ジスト膜を形成するものでその他の工程は第１例と同一
である。なお、チタンシリサイド層９を形成した後にレ
ジスト膜は除去するものとする。
【００１９】第３例 図９参照 ｐ型シリコン基板１上に５０Å厚の薄い二酸化シリコン
膜（図示せず。）と１５００Å厚の窒化シリコン膜２と
を順次積層形成し、これをパターニングして素子形成領
域を除く領域から除去し、熱酸化をなして４０００Å厚
の素子分離絶縁膜３を形成する。窒化シリコン膜２の下
地の二酸化シリコン膜の厚さが５０Åと薄いため、窒化
シリコン膜２とシリコン基板１との間への酸素の供給量
が少なくなってバーズビークは小さくなり、素子分離絶
縁膜３の端部の形状は図に示すように急峻となる。
膜（図示せず。）と１５００Å厚の窒化シリコン膜２と
を順次積層形成し、これをパターニングして素子形成領
域を除く領域から除去し、熱酸化をなして４０００Å厚
の素子分離絶縁膜３を形成する。窒化シリコン膜２の下
地の二酸化シリコン膜の厚さが５０Åと薄いため、窒化
シリコン膜２とシリコン基板１との間への酸素の供給量
が少なくなってバーズビークは小さくなり、素子分離絶
縁膜３の端部の形状は図に示すように急峻となる。
【００２０】図１０参照 窒化シリコン膜２を除去し、第１例と同様にゲート電極
４とゲート絶縁膜５とを形成した後、全面に二酸化シリ
コン膜を形成し、異方性エッチングをなしてゲート電極
４の側壁に二酸化シリコン膜６を形成する。この時、素
子分離絶縁膜３の端部の形状が急峻であるため、この端
部側壁にも二酸化シリコン膜６が残留する。次いで、第
１例と同様に不純物ヒ素をイオン注入してソース・ドレ
イン７を形成する。
４とゲート絶縁膜５とを形成した後、全面に二酸化シリ
コン膜を形成し、異方性エッチングをなしてゲート電極
４の側壁に二酸化シリコン膜６を形成する。この時、素
子分離絶縁膜３の端部の形状が急峻であるため、この端
部側壁にも二酸化シリコン膜６が残留する。次いで、第
１例と同様に不純物ヒ素をイオン注入してソース・ドレ
イン７を形成する。
【００２１】図１１参照 チタンをスパッタして５００Å厚のチタン膜を形成し、
８００℃の温度で熱処理をなしてチタンとシリコンとを
反応させ、チタンシリサイド層９を形成する。素子分離
絶縁膜３の端部に接する領域のソース・ドレイン７上に
は二酸化シリコン膜６が形成されているため、チタンシ
リサイド層９は素子分離絶縁膜３の端部から離隔して形
成される。以下の工程は第１例と同一であるので省略す
る。
８００℃の温度で熱処理をなしてチタンとシリコンとを
反応させ、チタンシリサイド層９を形成する。素子分離
絶縁膜３の端部に接する領域のソース・ドレイン７上に
は二酸化シリコン膜６が形成されているため、チタンシ
リサイド層９は素子分離絶縁膜３の端部から離隔して形
成される。以下の工程は第１例と同一であるので省略す
る。
【００２２】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置及びその製造方法においては、不純物拡散層の素
子分離絶縁膜に接する周辺領域上に絶縁膜を形成して不
純物拡散上に選択的にシリサイド層を形成することによ
り、シリサイド層は素子分離絶縁膜の端部から離隔して
形成されるので、素子分離絶縁膜の端部に起因するリー
ク電流を抑制することができ、デバイスの特性を安定化
することができる。
体装置及びその製造方法においては、不純物拡散層の素
子分離絶縁膜に接する周辺領域上に絶縁膜を形成して不
純物拡散上に選択的にシリサイド層を形成することによ
り、シリサイド層は素子分離絶縁膜の端部から離隔して
形成されるので、素子分離絶縁膜の端部に起因するリー
ク電流を抑制することができ、デバイスの特性を安定化
することができる。
【図１】本発明の説明図である。
【図２】従来技術の説明図である。
【図３】本発明に係る電界効果トランジスタの製造工程
説明図である。
説明図である。
【図４】本発明に係る電界効果トランジスタの製造工程
説明図である。
説明図である。
【図５】本発明に係る電界効果トランジスタの製造工程
説明図である。
説明図である。
【図６】本発明に係る電界効果トランジスタの製造工程
説明図である。
説明図である。
【図７】本発明に係る電界効果トランジスタの製造工程
説明図である。
説明図である。
【図８】本発明に係る電界効果トランジスタの製造工程
説明図である。
説明図である。
【図９】本発明に係る電界効果トランジスタの製造工程
説明図である。
説明図である。
【図１０】本発明に係る電界効果トランジスタの製造工
程説明図である。
程説明図である。
【図１１】本発明に係る電界効果トランジスタの製造工
程説明図である。
程説明図である。
１ 半導体基板 ２ 窒化シリコン膜 ３ 素子分離絶縁膜 ４ ゲート電極 ５ ゲート絶縁膜 ６ 絶縁膜 ７ 不純物拡散層（ソース・ドレイン） ８ 絶縁膜 ９ シリサイド層 １０ ＰＳＧ膜 １１ コンタクトホール １２ ソース・ドレイン電極
Claims (3)
- 【請求項１】 半導体基板（１）上の素子形成領域に形
成された不純物拡散層（７）上にシリサイド層（９）が
形成されてなる半導体装置において、 前記シリサイド層（９）は、素子分離絶縁膜（３）の端
部から離隔して形成されてなることを特徴とする半導体
装置。 - 【請求項２】 素子分離絶縁膜（３）が形成され、素子
形成領域に不純物拡散層（７）が形成されてなる半導体
基板（１）上に絶縁膜（８）を形成し、 該絶縁膜（８）をパターニングして、前記不純物拡散層
（７）の前記素子分離絶縁膜（３）の端部に接する周辺
領域上を残して前記不純物拡散層（７）上から除去し、 前記絶縁膜（８）の除去された領域の前記不純物拡散層
（７）上にシリサイド層（９）を選択的に形成する工程
を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、絶縁膜（８）の形成に代えてレジスト膜を形成
し、シリサイド層（９）の形成後に該レジスト膜を除去
する工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14387693A JPH0714847A (ja) | 1993-06-15 | 1993-06-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14387693A JPH0714847A (ja) | 1993-06-15 | 1993-06-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714847A true JPH0714847A (ja) | 1995-01-17 |
Family
ID=15349068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14387693A Pending JPH0714847A (ja) | 1993-06-15 | 1993-06-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714847A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116186A (ja) * | 2006-12-04 | 2007-05-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7417162B2 (en) | 2001-08-21 | 2008-08-26 | Kyowa Yuka Co., Ltd. | Oily ingredient for cosmetic preparation and cosmetic preparation |
-
1993
- 1993-06-15 JP JP14387693A patent/JPH0714847A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7417162B2 (en) | 2001-08-21 | 2008-08-26 | Kyowa Yuka Co., Ltd. | Oily ingredient for cosmetic preparation and cosmetic preparation |
| JP2007116186A (ja) * | 2006-12-04 | 2007-05-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5747373A (en) | Nitride-oxide sidewall spacer for salicide formation | |
| US7338874B2 (en) | Highly integrated semiconductor device with silicide layer that secures contact margin and method of manufacturing the same | |
| JPH10178172A (ja) | 半導体装置及びその製造方法 | |
| JP2004165627A (ja) | Ｌ字型スペーサを採用した半導体素子の製造方法 | |
| JPH0712084B2 (ja) | 半導体装置の製造方法 | |
| US6040238A (en) | Thermal annealing for preventing polycide void | |
| JPH10335662A (ja) | セルフアライン珪化物の製造方法 | |
| JPH0714847A (ja) | 半導体装置及びその製造方法 | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| JPH06112219A (ja) | 半導体装置及びその製造方法 | |
| JPH10335645A (ja) | シリサイドを利用したスイッチング素子及びその製造方法 | |
| JP3110054B2 (ja) | 半導体装置及びその製造方法 | |
| JP2778535B2 (ja) | 半導体集積回路及びその製造方法 | |
| JPH07106559A (ja) | 半導体装置の製造方法 | |
| JPH09199717A (ja) | 半導体装置の製造方法 | |
| JPH0314241A (ja) | 半導体装置の製造方法 | |
| JP2818060B2 (ja) | 半導体装置の製造方法 | |
| JP3061892B2 (ja) | 半導体装置の製造方法 | |
| KR100451756B1 (ko) | 반도체소자및그제조방법 | |
| TW466698B (en) | Silicide process to prevent the junction leakage current | |
| JP2763225B2 (ja) | 半導体装置の製造方法 | |
| JPH0629310A (ja) | 半導体装置及びその製造方法 | |
| JPH11150181A (ja) | 半導体装置の製造方法 | |
| JPH10125621A (ja) | 半導体装置およびその製造方法 | |
| JP2705583B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020108 |