JPH0714922Y2 - サーフェイスマウント半導体素子の測定用アダプタ - Google Patents

Description

【考案の詳細な説明】 〔概要〕 インサーキットテスタ（ICT）による検査が容易なサー
フェイスマウント半導体素子１の測定用アダプタに関
し、 フィクスチャの共用が可能なサーフェイスマウント半導
体素子の測定用アダプタを提供することを目的とし、 半導体素子を被冠するケース内に該半導体素子の各リー
ドを受容する端子を収納した本体部と、この本体部の外
に位置し、その上面に上記端子に接続される測定用端子
が設けられた測定用ボードとを有し、前記測定用端子
は、基板上に設定された仮想のグリッドピッチに合致し
たピッチにて、フィクスチャに植設された検査針に対応
可能なピッチで配設されるように構成する。

〔産業上の利用分野〕

本考案は、インサーキットテスタ（ICT）による基板検
査時に使用するサーフェイスマウント半導体素子の測定
用アダプタに関するものである。

一般的に、プリント基板等に回路を形成する場合、半導
体素子のリードあるいは各種パッドは、基板上の仮想グ
リッド上に配置されて、実装作業の効率化が図られてお
り、基板の検査においても、この点が利用されている。

しかし、近年、表面実装技術（SMT）の発達とともに、
フラットパック型パッケージ等のサーフェイスマウント
パッケージ半導体素子１が多用されるようになり、これ
らのリードがグリッド上に乗らないために、ICT等を使
用した検査においてもその対応が求められている。

〔従来の技術〕

従来、ICTを使用して基板の検査を行う場合には、第３
図に示すように、基板８のグリッドピッチｐをもって検
査針70を多数進退可能に植設したフィクスチャ７が使用
されており、例えばDIP型半導体素子９を含む基板８を
検査する場合には、被測定箇所のリード90に対応する位
置に形成されたスルーホール等から該検査針70を挿通さ
せたり、あるいは半導体素子１のリードに該検査針70を
直接接触させることが行われていた。

〔考案が解決しようとする課題〕

しかし、このような方法でサーフェイスマウント半導体
素子が搭載された基板８を検査する場合には、プロービ
ングポイントがグリッドＧ上に乗らないために、その度
毎に特別のピッチで検査針70を配列したフィクスチャ７
を使用する必要が生じ、測定コストが上昇し、かつフィ
クスチャ７の製作が困難であるという欠点を有するもの
であった。

本考案は、以上の欠点を解消すべくなされたものであっ
て、フィクスチャ７の共用が可能な測定用アダプタを提
供することを目的とする。

〔課題を解決するための手段〕

測定用端子が設けられた測定用ボードとを有し、 前記測定用端子は、 基板上に設定された仮想のグリッドピッチに合致したピ
ッチで、フィクスチャに植設された検査針に対応可能に
配設されたサーフェイスマウント半導体素子の測定用ア
ダプタを提供することによって達成される。

〔作用〕

すなわち本考案は、半導体素子１のプロービングポイン
トを測定用ボード６上に展開し、かつ、この測定用ボー
ド６上の測定用端子５を基板８上のグリッドＧに対応さ
せることにより、従来のフィクスチャ７による検査を可
能としたものである。

〔実施例〕

以下、本考案の望ましい実施例を添付図面に基づいて詳
細に説明する。

第１図において１はQFP等のサーフェイスマウント半導
体素子、11はこの半導体素子１のリード、４は半導体素
子１を被冠するように着脱自在に装着される本体部を各
々示すものである。

本体部４は、合成樹脂等の絶縁材料から形成されたケー
ス２と、このケース２に収容された端子３とから構成さ
れ、ケース２下端縁部に突設された圧入片21を半導体素
子１のリード11間に圧入することにより該半導体素子１
に装着することができるようにされている。

また、端子３は、上記ケース２の内壁部に支持されて配
設される導体で、その先端には、ケース２の装着状態に
おいて半導体素子１の各リード11に圧接するコンタクト
30が形成されている。

６は測定用ボードを示すものであり、その上面には、上
記本体部４の端子３にケーブル61を介して接続された測
定用端子５が埋設され、これら測定用端子５を、基板８
のグリッドピッチｐに対応したピッチｐで配列すること
により、フィクスチャ７をその上面に当接させるだけで
該フィクスチャ７の検査針70が各測定用端子５に対応す
るように構成されている。

従ってこの実施例によれば、DIPタイプ等の半導体素子
９と混在してサーフェイスマウント半導体素子１が搭載
された基板８であっても、サーフェイスマウント半導体
素子１に本体部４を被冠することにより、該半導体素子
１のプロービングポイントは測定用ボード６上に展開さ
れることとなり、従来と同様に、プロービングすること
ができるのである。

なお、第１図に示した実施例においては、本体部４のケ
ース２に圧入片21を突設しておき、この圧入片21により
本体部４を半導体素子１に被冠する場合を示したが、本
考案はこれに限られるものではなく、例えば第２図に示
すように、ケース２内壁に弾性圧接片22を突設してお
き、この弾性圧接片22により半導体素子１のパッケージ
10を抱え込むようにして装着したり、あるいは、この弾
性圧接片22を導体で形成して、端子３としても利用する
等、種々の変形を加えることができる。

〔考案の効果〕

以上の説明から明らかなように、本考案によるサーフェ
イスマウント半導体素子の測定用アダプタによれば、測
定用ボードの測定用端子を、基板上に設定された仮想の
グリッドピッチに合致したピッチで、フィクスチャに植
設された検査針に対応可能に配設し、DIP型半導体素子
が実装された基板の検査を行う場合には、フィクスチャ
を使用し、サーフェイスマウント半導体素子が実装され
た基板の検査を行う場合には、半導体素子に本体部を被
冠させて、本体部の端子に半導体素子の各リードを受容
させ、測定用ボードの測定用端子をフィクスチャの検査
針に当接させることにより、そのプロービングポイント
を基板のグリッドピッチに対応して測定用端子が配列さ
れた測定用ボード上に展開することができるので、ICT
用のフィクスチャ７を特別に作成する必要がなく、その
共用化を図ることができる。

【図面の簡単な説明】

第１図は本考案の実施例を示す図、 第２図はケースの変形例を示す説明図、 第３図は従来例を示す説明図である。 第１図において、 １はサーフェイスマウント半導体素子、２はケース、３
は端子、４は本体部、５は測定用端子、６は測定用ボー
ド、７はリードである。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】半導体素子（１）を被冠するケース（２）
   内に該半導体素子（１）の各リード（11）を受容する端
   子（３）を収納した本体部と、 この本体部（４）の外に位置し、その上面に上記端子
   （３）に接続される測定用端子（５）が設けられた測定
   用ボード（６）とを有し、 前記測定用端子（５）は、 基板（８）上に設定された仮想のグリッドピッチ（Ｐ）
   に合致したピッチにて、フィクスチャ（７）に植設され
   た検査針（70）に対応可能なピッチで配設されたサーフ
   ェイスマウント半導体素子の測定用アダプタ。