JPH0715015A - 集積回路の形成方法 - Google Patents
集積回路の形成方法Info
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- JPH0715015A JPH0715015A JP6078654A JP7865494A JPH0715015A JP H0715015 A JPH0715015 A JP H0715015A JP 6078654 A JP6078654 A JP 6078654A JP 7865494 A JP7865494 A JP 7865494A JP H0715015 A JPH0715015 A JP H0715015A
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- atoms
- germanium
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/04—Dopants, special
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 中性不純物イオンをシリコン・トランジスタ
素子に注入することによってラッチアップを防ぎ、ブレ
ークダウン電圧を高める。 【構成】 クリプトン、キセノン、ゲルマニウム等の中
性不純物イオンが素子１０に注入され、拡散中心が形成
される。注入物はドレイン／本体接合部の高電界領域に
拡散中心を形成するために用いられる。拡散中心によ
り、電子の平均自由工程が減少し、よって電子が得るエ
ネルギも減少する。キャリアのエネルギは低いので衝突
電離も少なくなる。不純物原子はシリコン原子よりかな
り大きくしなければならない。このサイズの違いにより
拡散中心が生成される。
素子に注入することによってラッチアップを防ぎ、ブレ
ークダウン電圧を高める。 【構成】 クリプトン、キセノン、ゲルマニウム等の中
性不純物イオンが素子１０に注入され、拡散中心が形成
される。注入物はドレイン／本体接合部の高電界領域に
拡散中心を形成するために用いられる。拡散中心によ
り、電子の平均自由工程が減少し、よって電子が得るエ
ネルギも減少する。キャリアのエネルギは低いので衝突
電離も少なくなる。不純物原子はシリコン原子よりかな
り大きくしなければならない。このサイズの違いにより
拡散中心が生成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の処理に関
し、特に、ＳＯＩ（シリコン・オン・インシュレータ）
素子におけるラッチアップの防止とブレークダウン電圧
の増加に関する。
し、特に、ＳＯＩ（シリコン・オン・インシュレータ）
素子におけるラッチアップの防止とブレークダウン電圧
の増加に関する。
【０００２】
【従来の技術】ＳＯＩ基板に形成される回路や素子は、
バルク・シリコン基板に形成される同一回路に比べて多
くの利点のあることがわかっている。ＳＯＩ技術は、速
度と放射線耐性の向上により拡張集積回路の製造方法と
して有望であると大いに宣伝されているが、ＳＯＩ素子
では、寄生バイポーラによってラッチアップ／ブレーク
ダウン電圧が生じ、これがＳＯＩの回路と素子が作動す
る最大電源電圧を制限する。この寄生素子がオンになる
と、ＳＯＩ素子はそのゲート・バイアスを変えてもオフ
にすることができない。この単一トランジスタのラッチ
アップはまた非常に低いブレークダウン電圧として現わ
れる。ＳＯＩ素子自体のラッチアップ効果は、トランジ
スタ本体の小数キャリアと多数キャリアとの定常平衡に
より生成される正のフィードバック・メカニズムが原因
である。ゲート電圧が一定の場合、ドレイン電圧が増加
すると、本体とドレインの接合部における電界は、衝突
電離によって電子と正孔の対が生成されるのに充分な強
さになる。多数キャリア（ドーパント型がソース／ドレ
インと同じキャリア）はドレイン側に収集され、小数キ
ャリアはトランジスタ本体の方向へ移動する。ＳＯＩ素
子では、トランジスタ本体が酸化物によって基板から分
離される。そのため小数キャリアはトランジスタ本体に
集まる。ドレイン・バイアスが充分に高ければ、本体に
おける小数キャリアの濃度により、本体の通常の定常電
位が乱れる。これを補正するため多数キャリアがソース
から注入される。これらのキャリアはそこでドレインと
本体の接合部の高電界領域に拡散し、衝突電離による電
子と正孔の対を更に増やし、素子にランナウェイ（run-
away）電流を生じさせる。
バルク・シリコン基板に形成される同一回路に比べて多
くの利点のあることがわかっている。ＳＯＩ技術は、速
度と放射線耐性の向上により拡張集積回路の製造方法と
して有望であると大いに宣伝されているが、ＳＯＩ素子
では、寄生バイポーラによってラッチアップ／ブレーク
ダウン電圧が生じ、これがＳＯＩの回路と素子が作動す
る最大電源電圧を制限する。この寄生素子がオンになる
と、ＳＯＩ素子はそのゲート・バイアスを変えてもオフ
にすることができない。この単一トランジスタのラッチ
アップはまた非常に低いブレークダウン電圧として現わ
れる。ＳＯＩ素子自体のラッチアップ効果は、トランジ
スタ本体の小数キャリアと多数キャリアとの定常平衡に
より生成される正のフィードバック・メカニズムが原因
である。ゲート電圧が一定の場合、ドレイン電圧が増加
すると、本体とドレインの接合部における電界は、衝突
電離によって電子と正孔の対が生成されるのに充分な強
さになる。多数キャリア（ドーパント型がソース／ドレ
インと同じキャリア）はドレイン側に収集され、小数キ
ャリアはトランジスタ本体の方向へ移動する。ＳＯＩ素
子では、トランジスタ本体が酸化物によって基板から分
離される。そのため小数キャリアはトランジスタ本体に
集まる。ドレイン・バイアスが充分に高ければ、本体に
おける小数キャリアの濃度により、本体の通常の定常電
位が乱れる。これを補正するため多数キャリアがソース
から注入される。これらのキャリアはそこでドレインと
本体の接合部の高電界領域に拡散し、衝突電離による電
子と正孔の対を更に増やし、素子にランナウェイ（run-
away）電流を生じさせる。
【０００３】従来技術では、素子自体のラッチアップ／
ブレークダウン効果が生じるドレイン側の電圧を増加さ
せるための方法が説明されている。このような方法は、
一定のドレイン・バイアスに対してドレインの電界を弱
めるか（ＬＤＤ法）、またはトランジスタの本体に余分
なコンタクトを追加することによって、それを一定の電
位に保ち、余剰キャリアのシンクになるようにすること
（本体結合法）を基本にしている。
ブレークダウン効果が生じるドレイン側の電圧を増加さ
せるための方法が説明されている。このような方法は、
一定のドレイン・バイアスに対してドレインの電界を弱
めるか（ＬＤＤ法）、またはトランジスタの本体に余分
なコンタクトを追加することによって、それを一定の電
位に保ち、余剰キャリアのシンクになるようにすること
（本体結合法）を基本にしている。
【０００４】本体結合法では、余分なコンタクトがトラ
ンジスタ本体に接続されて電位のフローティングが防止
されるか、または重度ドープのストラップにより本体と
ソースが短絡される。しかし本体結合法は、膜厚が大き
いＳＯＩ素子にしか有効ではない。膜が薄くなると本体
のシート抵抗が増し、本体結合部に集まる余剰電流の割
合が少なくなる。その結果、余分な結合部やストラップ
が必要になり、必要な素子領域がかなり増加する。ま
た、本体結合部を実現するには、バルク・シリコン・ト
ランジスタ技術の設計を大幅に変更しなければならな
い。つまり、本体結合部を採用した回路は、最初からＳ
ＯＩを目的に設計しなければならず、そのためにコスト
が増加する。
ンジスタ本体に接続されて電位のフローティングが防止
されるか、または重度ドープのストラップにより本体と
ソースが短絡される。しかし本体結合法は、膜厚が大き
いＳＯＩ素子にしか有効ではない。膜が薄くなると本体
のシート抵抗が増し、本体結合部に集まる余剰電流の割
合が少なくなる。その結果、余分な結合部やストラップ
が必要になり、必要な素子領域がかなり増加する。ま
た、本体結合部を実現するには、バルク・シリコン・ト
ランジスタ技術の設計を大幅に変更しなければならな
い。つまり、本体結合部を採用した回路は、最初からＳ
ＯＩを目的に設計しなければならず、そのためにコスト
が増加する。
【０００５】ＬＤＤ法は、本体／ドレイン接合部の電界
を小さくするために、この領域のドーパント勾配を（超
重度ドープのドレインから軽度ドープの本体まで）小さ
くするものである。これはスペーサにより、ドレインを
本体からはっきり分けることによって行なわれる。スペ
ーサ領域の抵抗は追加注入により低下する。この方法は
動作電圧を簡単に増加させるために応用できるが、その
代わり回路速度が低下する。最大動作電圧を考慮して回
路速度を最適化するのは困難である。またＬＤＤ法で
は、トランジスタ製造プロセスの処理工程が多くなる。
を小さくするために、この領域のドーパント勾配を（超
重度ドープのドレインから軽度ドープの本体まで）小さ
くするものである。これはスペーサにより、ドレインを
本体からはっきり分けることによって行なわれる。スペ
ーサ領域の抵抗は追加注入により低下する。この方法は
動作電圧を簡単に増加させるために応用できるが、その
代わり回路速度が低下する。最大動作電圧を考慮して回
路速度を最適化するのは困難である。またＬＤＤ法で
は、トランジスタ製造プロセスの処理工程が多くなる。
【０００６】もう１つの方法として、トランジスタ本体
の小数キャリアのライフタイムを短くするものがある。
キャリアが素早く再結合する時には、正のフィードバッ
ク・メカニズムを生起させるのに充分なだけ本体の電位
を乱すために大きいキャリア流入が必要である。つま
り、正のフィードバック・メカニズムが生じる電圧が増
加する。しかし、生成ライフタイムを伸ばさずに再結合
ライフタイムを短縮することは難しい。生成ライフタイ
ムとは熱効果によるキャリアの生成を言う。熱生成され
たキャリアは、オフ状態の素子の漏れ電流の原因にな
る。形成される素子のゲートが短いと、最大ドレイン電
圧を上げるには再結合ライフタイムを短くしなければな
らない。しかし生成ライフタイムはこれに比例して減少
するので、サブミクロン素子では漏れ電流が過剰に生じ
る。また素子が縮小されると最小許容漏れ電流が減少す
る。
の小数キャリアのライフタイムを短くするものがある。
キャリアが素早く再結合する時には、正のフィードバッ
ク・メカニズムを生起させるのに充分なだけ本体の電位
を乱すために大きいキャリア流入が必要である。つま
り、正のフィードバック・メカニズムが生じる電圧が増
加する。しかし、生成ライフタイムを伸ばさずに再結合
ライフタイムを短縮することは難しい。生成ライフタイ
ムとは熱効果によるキャリアの生成を言う。熱生成され
たキャリアは、オフ状態の素子の漏れ電流の原因にな
る。形成される素子のゲートが短いと、最大ドレイン電
圧を上げるには再結合ライフタイムを短くしなければな
らない。しかし生成ライフタイムはこれに比例して減少
するので、サブミクロン素子では漏れ電流が過剰に生じ
る。また素子が縮小されると最小許容漏れ電流が減少す
る。
【０００７】
【発明が解決しようとする課題】ここで求められるもの
は、ラッチアップが生じる動作電圧が大幅に増加し、よ
って適切な電源電圧で回路動作が可能になる方法であ
る。本発明は、この要求を満たすのに適した集積回路形
成方法を提供するものである。
は、ラッチアップが生じる動作電圧が大幅に増加し、よ
って適切な電源電圧で回路動作が可能になる方法であ
る。本発明は、この要求を満たすのに適した集積回路形
成方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明は、シリコン・ト
ランジスタ素子に中性不純物イオンを注入することで素
子の動作電圧を改良する方法である。注入物は、ドレイ
ン／本体接合部の高電界領域に散乱中心を形成するため
に用いられる。散乱中心は電子の平均自由行程を短縮
し、よって電子が得るエネルギを減少させるものであ
る。キャリアはエネルギが低いので発生する衝突電離は
少ない。中性不純物は、クリプトン、キセノン等のＶＩ
ＩＩ族原子を含む。ゲルマニウムも、シリコン内で電気
的に中性なので使用できる。不純物原子がシリコン原子
よりもかなり大きいという点が鍵である。サイズの違い
により散乱が生じる。
ランジスタ素子に中性不純物イオンを注入することで素
子の動作電圧を改良する方法である。注入物は、ドレイ
ン／本体接合部の高電界領域に散乱中心を形成するため
に用いられる。散乱中心は電子の平均自由行程を短縮
し、よって電子が得るエネルギを減少させるものであ
る。キャリアはエネルギが低いので発生する衝突電離は
少ない。中性不純物は、クリプトン、キセノン等のＶＩ
ＩＩ族原子を含む。ゲルマニウムも、シリコン内で電気
的に中性なので使用できる。不純物原子がシリコン原子
よりもかなり大きいという点が鍵である。サイズの違い
により散乱が生じる。
【０００９】
【実施例】本発明は、中性不純物を使用して、トランジ
スタの高電界領域に散乱中心を生成するものである。中
性不純物は、クリプトン、キセノン、ゲルマニウム等の
ＶＩＩＩ族原子を含む。これらの原子のサイズが大き
く、バンド構造に撹乱が生じるため、トランジスタ内の
高エネルギ・キャリアに対する散乱中心が増える。電子
または正孔が高電界領域に蓄積するエネルギの量は、電
子または正孔が、散乱中心に出合う前にどの程度遠くま
で移動するかに依存する。つまり、中性不純物中心を持
つドレイン電界が一定のとき、衝突電離電流は減少し、
よって寄生バイポーラ効果も減少する。
スタの高電界領域に散乱中心を生成するものである。中
性不純物は、クリプトン、キセノン、ゲルマニウム等の
ＶＩＩＩ族原子を含む。これらの原子のサイズが大き
く、バンド構造に撹乱が生じるため、トランジスタ内の
高エネルギ・キャリアに対する散乱中心が増える。電子
または正孔が高電界領域に蓄積するエネルギの量は、電
子または正孔が、散乱中心に出合う前にどの程度遠くま
で移動するかに依存する。つまり、中性不純物中心を持
つドレイン電界が一定のとき、衝突電離電流は減少し、
よって寄生バイポーラ効果も減少する。
【００１０】典型的なＳＯＩ素子を図１に示す。素子１
０は、基板１２、埋込み絶縁酸化物１４、ドレイン領域
１６、及びソース領域１８を持つ。本体領域２４は、素
子のソース領域とドレイン領域との間のゲート下のチャ
ネル領域である。処理工程では、中性種が注入されてか
らアニール処理が行なわれ、注入による損傷が取り除か
れる。注入は工程の途中で数回行なうことができる。例
えば、（ダミー・ゲート酸化物により）横方向の分離帯
を形成した後や、ゲートの画成後に行なうことができ
る。
０は、基板１２、埋込み絶縁酸化物１４、ドレイン領域
１６、及びソース領域１８を持つ。本体領域２４は、素
子のソース領域とドレイン領域との間のゲート下のチャ
ネル領域である。処理工程では、中性種が注入されてか
らアニール処理が行なわれ、注入による損傷が取り除か
れる。注入は工程の途中で数回行なうことができる。例
えば、（ダミー・ゲート酸化物により）横方向の分離帯
を形成した後や、ゲートの画成後に行なうことができ
る。
【００１１】本発明は、ゲルマニウムの注入によってそ
の効果が明らかになった。注入に最適なエネルギは、部
分的には、トランジスタが表面チャネルか、または埋込
みチャネル素子かに依存するが、注入エネルギ枠が存在
し、それ以下では、表面が大きく損傷し、それ以上では
膜がアモルファス化する。本発明の特定のプロセスで
は、６０ＫｅＶのエネルギが用いられたが、５０ＫｅＶ
乃至６０ＫｅＶの範囲で使用しうる。注入ドーズ量は１
Ｅ１４原子／ｃｍ2乃至１Ｅ１６原子／ｃｍ2の範囲であ
るのが好ましい。
の効果が明らかになった。注入に最適なエネルギは、部
分的には、トランジスタが表面チャネルか、または埋込
みチャネル素子かに依存するが、注入エネルギ枠が存在
し、それ以下では、表面が大きく損傷し、それ以上では
膜がアモルファス化する。本発明の特定のプロセスで
は、６０ＫｅＶのエネルギが用いられたが、５０ＫｅＶ
乃至６０ＫｅＶの範囲で使用しうる。注入ドーズ量は１
Ｅ１４原子／ｃｍ2乃至１Ｅ１６原子／ｃｍ2の範囲であ
るのが好ましい。
【００１２】注入後には、ウエハをアニール処理して注
入による損傷を取り除くことが大切である。アニール処
理の温度は約９００℃、時間は少なくとも３０分として
注入損傷をなくし、トランジスタの漏れ性をなくす。
入による損傷を取り除くことが大切である。アニール処
理の温度は約９００℃、時間は少なくとも３０分として
注入損傷をなくし、トランジスタの漏れ性をなくす。
【００１３】本発明は、従来技術について先に述べた問
題を解決するものである。例えば、中性不純物注入法
は、本体結合法とは異なり、バルク設計に対応するもの
である。また中性不純物注入法は、ＬＤＤ法とも異なり
非常にシンプルであり、素子の性能を劣化させない。更
に本発明の方法は、ライフタイム短縮法とは異なって、
素子の漏れ電流を増加させない。
題を解決するものである。例えば、中性不純物注入法
は、本体結合法とは異なり、バルク設計に対応するもの
である。また中性不純物注入法は、ＬＤＤ法とも異なり
非常にシンプルであり、素子の性能を劣化させない。更
に本発明の方法は、ライフタイム短縮法とは異なって、
素子の漏れ電流を増加させない。
【００１４】本発明のプロセスは、ゲルマニウムの注入
物を用いて実施された。中性不純物を注入していないＳ
ＯＩ素子について測定したドレイン電流とゲート電圧の
Ｉ−Ｖ特性を図２に示す。第２図及び第３図において、
横軸の１目盛は０．４５Ｖである。ドレイン・バイアス
が約３ボルトの時、ゲートは素子電流の制御を失い始め
る（自己ラッチアップが始まる）。中性不純物の注入を
除いて同じ処理がされた同じ寸法の素子の場合、自己ラ
ッチアップが起こるのは約４ボルトである。別の結果を
示した図４では、２つの素子ウエハ上にｎチャネルとｐ
チャネルの両方の素子を用い、中性不純物を注入した場
合と注入しない場合についてラッチアップ電圧を測定し
た。本方式の有効性を更に明らかにするために、ゲルマ
ニウムの注入に１ロットのウエハを用い、ウエハの半数
は中性不純物を注入し、他の半数は注入しなかった。測
定は１４７個の素子について行なった。注入物を使用し
たことにより、ラッチアップが平均１．０４ボルト改良
されることがわかった。
物を用いて実施された。中性不純物を注入していないＳ
ＯＩ素子について測定したドレイン電流とゲート電圧の
Ｉ−Ｖ特性を図２に示す。第２図及び第３図において、
横軸の１目盛は０．４５Ｖである。ドレイン・バイアス
が約３ボルトの時、ゲートは素子電流の制御を失い始め
る（自己ラッチアップが始まる）。中性不純物の注入を
除いて同じ処理がされた同じ寸法の素子の場合、自己ラ
ッチアップが起こるのは約４ボルトである。別の結果を
示した図４では、２つの素子ウエハ上にｎチャネルとｐ
チャネルの両方の素子を用い、中性不純物を注入した場
合と注入しない場合についてラッチアップ電圧を測定し
た。本方式の有効性を更に明らかにするために、ゲルマ
ニウムの注入に１ロットのウエハを用い、ウエハの半数
は中性不純物を注入し、他の半数は注入しなかった。測
定は１４７個の素子について行なった。注入物を使用し
たことにより、ラッチアップが平均１．０４ボルト改良
されることがわかった。
【００１５】
【発明の効果】ラッチアップが生じる動作電圧が大幅に
増加し、よって適切な電源電圧で回路動作が可能にな
る。中性不純物注入法は、本体結合法とは異なり、バル
ク設計に対応する。またＬＤＤ法とは異なり非常にシン
プルであり、素子の性能を劣化させない。更にライフタ
イム短縮法とは異なり素子の漏れ電流を増加させない。
増加し、よって適切な電源電圧で回路動作が可能にな
る。中性不純物注入法は、本体結合法とは異なり、バル
ク設計に対応する。またＬＤＤ法とは異なり非常にシン
プルであり、素子の性能を劣化させない。更にライフタ
イム短縮法とは異なり素子の漏れ電流を増加させない。
【図１】ＳＯＩ技術によって形成された半導体素子の断
面図である。
面図である。
【図２】注入物を含まない素子のラッチアップ電圧を示
す図である。
す図である。
【図３】本発明に従ってゲルマニウムを注入した素子の
ラッチアップ電圧を示す図である。
ラッチアップ電圧を示す図である。
【図４】ゲルマニウムを注入したトランジスタと注入し
ていないトランジスタについてラッチアップ電圧を比較
した図である。
ていないトランジスタについてラッチアップ電圧を比較
した図である。
１０ 素子 １２ 基板 １４ 埋込み絶縁酸化物 １６ ドレイン領域 １８ ソース領域 ２４ 本体領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナディム・エフ・ハダッド アメリカ合衆国22124、バージニア州オー クトン、ベリーランド・ドライブ 2704 (72)発明者 アーサー・エデンフェルド アメリカ合衆国24459、バージニア州ミド ルブルック、ボックス44、スター・ルート （番地なし)
Claims (9)
- 【請求項１】寄生ラッチアップが少なく、ブレークダウ
ン電圧が大きい集積回路を形成する方法であって、 ａ）半導体基板を与えるステップと、 ｂ）上記基板上に酸化物層を成長させるステップと、 ｃ）上記基板全面に大径の中性原子を注入するステップ
と、 ｄ）上記基板上に能動素子を形成するステップと、 ｅ）上記基板上に導電体を形成して上記素子を相互接続
するステップと、 を含む方法。 - 【請求項２】上記全面注入ステップと能動素子形成ステ
ップの順序を逆にした、請求項１記載の方法。 - 【請求項３】上記基板がシリコンである、請求項１記載
の方法。 - 【請求項４】上記基板がシリコン・オン・インシュレー
タである、請求項１記載の方法。 - 【請求項５】上記集積回路がＭＯＳＦＥＴである、請求
項１記載の方法。 - 【請求項６】上記大径の中性原子が、クリプトン、アル
ゴン及びゲルマニウムから成るグループから選択され
る、請求項１記載の方法。 - 【請求項７】上記イオンが、５０ＫｅＶ乃至６０ＫｅＶ
で１Ｅ１４原子／ｃｍ2 乃至１Ｅ１６原子／ｃｍ2 のド
ーズ範囲で注入されるゲルマニウムである、請求項１記
載の方法。 - 【請求項８】基板、上記基板上に形成された半導体素
子、及び上記半導体素子を相互接続する導電体を含む集
積回路において、大径の中性原子を上記基板全面に注入
するステップを含む集積回路形成方法。 - 【請求項９】上記中性原子が、クリプトン、アルゴン及
びゲルマニウムから成るグループから選択される、請求
項８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5604293A | 1993-04-30 | 1993-04-30 | |
| US056042 | 1993-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715015A true JPH0715015A (ja) | 1995-01-17 |
| JP2891321B2 JP2891321B2 (ja) | 1999-05-17 |
Family
ID=22001790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6078654A Expired - Lifetime JP2891321B2 (ja) | 1993-04-30 | 1994-04-18 | シリコン・オン・インシュレータ電界効果トランジスタ集積回路の形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5527724A (ja) |
| EP (1) | EP0622834A3 (ja) |
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