JPH04233739A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH04233739A JPH04233739A JP40940990A JP40940990A JPH04233739A JP H04233739 A JPH04233739 A JP H04233739A JP 40940990 A JP40940990 A JP 40940990A JP 40940990 A JP40940990 A JP 40940990A JP H04233739 A JPH04233739 A JP H04233739A
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- JP
- Japan
- Prior art keywords
- active layer
- gate electrode
- conductivity type
- region
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タに関し、特に活性層におけるゲート電極直下の領域の
キャリア濃度勾配が急峻で優れた特性が得られる電界効
果トランジスタ（以下、ＦＥＴともいう）に関するもの
である。
タに関し、特に活性層におけるゲート電極直下の領域の
キャリア濃度勾配が急峻で優れた特性が得られる電界効
果トランジスタ（以下、ＦＥＴともいう）に関するもの
である。
【０００２】
【従来の技術】一般に、ＦＥＴの特性は、活性層の深さ
方向キャリア濃度分布に依存し、その濃度勾配を急峻化
させるほど相互コンダクタンスｇｍの均一化等が得られ
て特性が向上することが知られている。
方向キャリア濃度分布に依存し、その濃度勾配を急峻化
させるほど相互コンダクタンスｇｍの均一化等が得られ
て特性が向上することが知られている。
【０００３】活性層の形成方法の一つにイオン注入法が
あるが、この方法を用いて活性層を形成すると、イオン
注入層深部の低濃度領域で深さ方向のキャリア濃度勾配
がなだらかとなり、特性向上を望むことは難かしい。
あるが、この方法を用いて活性層を形成すると、イオン
注入層深部の低濃度領域で深さ方向のキャリア濃度勾配
がなだらかとなり、特性向上を望むことは難かしい。
【０００４】一方、ＦＥＴのソース抵抗の軽減、ゲート
・ソース間及びゲート・ドレイン間距離を一定に保つこ
とによる特性向上のため、近年、自己整合法が盛んに行
われている。
・ソース間及びゲート・ドレイン間距離を一定に保つこ
とによる特性向上のため、近年、自己整合法が盛んに行
われている。
【０００５】図３は、このような自己整合法を用いると
ともに、ｐ型のバッファ層１３上にｎ型の活性層２が形
成された構造として、活性層２の深さ方向キャリア濃度
勾配を急峻化した従来のＧａＡｓＭＥＳＦＥＴを示して
いる。同図において、１は半絶縁性ＧａＡｓ基板であり
、ｎ型活性層２及びｐ型バッファ層１３はイオン注入法
又はエピタキシャル成長法により、基板１の全面に形成
されている。３はｎ＋ソース領域、４はｎ＋ドレイン領
域、５は窒化シリコン膜、６は酸化シリコン膜、７はゲ
ート電極であり、ゲート電極７は活性層２とショットキ
ー接合が形成されている。８はソース電極、９はドレイ
ン電極であり、ソース電極８はｎ＋ソース領域３にオー
ミック接合され、ドレイン電極９はｎ＋ドレイン領域４
にオーミック接合されている。
ともに、ｐ型のバッファ層１３上にｎ型の活性層２が形
成された構造として、活性層２の深さ方向キャリア濃度
勾配を急峻化した従来のＧａＡｓＭＥＳＦＥＴを示して
いる。同図において、１は半絶縁性ＧａＡｓ基板であり
、ｎ型活性層２及びｐ型バッファ層１３はイオン注入法
又はエピタキシャル成長法により、基板１の全面に形成
されている。３はｎ＋ソース領域、４はｎ＋ドレイン領
域、５は窒化シリコン膜、６は酸化シリコン膜、７はゲ
ート電極であり、ゲート電極７は活性層２とショットキ
ー接合が形成されている。８はソース電極、９はドレイ
ン電極であり、ソース電極８はｎ＋ソース領域３にオー
ミック接合され、ドレイン電極９はｎ＋ドレイン領域４
にオーミック接合されている。
【０００６】
【発明が解決しようとする課題】従来は、ｐ型バッファ
層が基板の全面に形成されていたため、特に、ブレーク
ダウン電圧を向上させる目的でゲート・ドレイン間距離
を広げた場合、内部抵抗（ソース・ドレイン間抵抗）が
上ってゲインが低下してしまうという問題があった。
層が基板の全面に形成されていたため、特に、ブレーク
ダウン電圧を向上させる目的でゲート・ドレイン間距離
を広げた場合、内部抵抗（ソース・ドレイン間抵抗）が
上ってゲインが低下してしまうという問題があった。
【０００７】そこで、この発明は、内部抵抗を上げずに
活性層の深さ方向キャリア濃度勾配を急峻化させること
ができて特性を向上させることのできる電界効果トラン
ジスタを提供することを目的とする。
活性層の深さ方向キャリア濃度勾配を急峻化させること
ができて特性を向上させることのできる電界効果トラン
ジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明は上記課題を解
決するために、一方の導電型を有する半導体からなる活
性層と、該活性層の一方の面上に設けられ当該活性層と
ショットキー接合を形成するゲート電極と、該ゲート電
極からそれぞれ所定距離をおいて設けられ前記活性層と
オーミック接合を形成するソース電極及びドレイン電極
と、前記活性層の他方の面の部分で且つ前記ゲート電極
と対向する領域に設けられ他方の導電型を有する前記半
導体からなる逆導電型領域とを具備することを要旨とす
る。
決するために、一方の導電型を有する半導体からなる活
性層と、該活性層の一方の面上に設けられ当該活性層と
ショットキー接合を形成するゲート電極と、該ゲート電
極からそれぞれ所定距離をおいて設けられ前記活性層と
オーミック接合を形成するソース電極及びドレイン電極
と、前記活性層の他方の面の部分で且つ前記ゲート電極
と対向する領域に設けられ他方の導電型を有する前記半
導体からなる逆導電型領域とを具備することを要旨とす
る。
【０００９】逆導電型領域は、イオン注入法により形成
されるのが望ましい。
されるのが望ましい。
【００１０】ソース電極及びドレイン電極がオーミック
接合される活性層部分は、他の活性層部分よりもキャリ
ア濃度が高く形成される。
接合される活性層部分は、他の活性層部分よりもキャリ
ア濃度が高く形成される。
【００１１】
【作用】ゲート電極と対向する活性層領域にのみ、当該
活性層の導電型と異なる導電型の逆導電型領域が設けら
れているので、ゲート電極直下の活性層の深さ方向キャ
リア濃度勾配は急峻となる。また、ゲート・ソース間及
びゲート・ドレイン間の活性層は、ゲート電極直下の部
分よりも厚み及びキャリア濃度が高くなり、内部抵抗を
悪化させることがない。したがって、特にピンチオフ電
圧近傍でのｇｍ、ゲインの向上など、特性の向上が得ら
れる。
活性層の導電型と異なる導電型の逆導電型領域が設けら
れているので、ゲート電極直下の活性層の深さ方向キャ
リア濃度勾配は急峻となる。また、ゲート・ソース間及
びゲート・ドレイン間の活性層は、ゲート電極直下の部
分よりも厚み及びキャリア濃度が高くなり、内部抵抗を
悪化させることがない。したがって、特にピンチオフ電
圧近傍でのｇｍ、ゲインの向上など、特性の向上が得ら
れる。
【００１２】
【実施例】以下、この発明の実施例を図１及び図２に基
づいて説明する。
づいて説明する。
【００１３】この実施例は、ＧａＡｓＭＥＳＦＥＴに適
用されている。
用されている。
【００１４】なお、図１及び図２において前記図３にお
ける部材及び部位と同一ないし均等のものは、前記と同
一符号を以って示す。
ける部材及び部位と同一ないし均等のものは、前記と同
一符号を以って示す。
【００１５】まず、図１を用いて、ＧａＡｓＭＥＳＦＥ
Ｔの構成及び作用を説明する。
Ｔの構成及び作用を説明する。
【００１６】この実施例では、ｎ型活性層２の他方の面
（下面）の部分で且つゲート電極７と対向する領域に、
ｐ型の逆導電型領域１２がイオン注入法により埋込まれ
るようにして形成されている。
（下面）の部分で且つゲート電極７と対向する領域に、
ｐ型の逆導電型領域１２がイオン注入法により埋込まれ
るようにして形成されている。
【００１７】この実施例のＧａＡｓＭＥＳＦＥＴは、上
述のように構成されているので、ゲート電極７直下のピ
ンチオフする部分だけの活性層２の深さ方向キャリア濃
度勾配が急峻となる。また、ゲート電極７とソース電極
８との間及びゲート電極７とドレイン電極９との間の活
性層２の部分は、ゲート電極７直下の部分よりも厚み及
びキャリア濃度が高くなり、内部抵抗（ソース・ドレイ
ン間抵抗）を悪化させることがない。したがって、特に
ピンチオフ電圧近傍でのｇｍ、ゲインの向上など、特性
の向上が得られる。
述のように構成されているので、ゲート電極７直下のピ
ンチオフする部分だけの活性層２の深さ方向キャリア濃
度勾配が急峻となる。また、ゲート電極７とソース電極
８との間及びゲート電極７とドレイン電極９との間の活
性層２の部分は、ゲート電極７直下の部分よりも厚み及
びキャリア濃度が高くなり、内部抵抗（ソース・ドレイ
ン間抵抗）を悪化させることがない。したがって、特に
ピンチオフ電圧近傍でのｇｍ、ゲインの向上など、特性
の向上が得られる。
【００１８】次に、図２を用いて製造方法の一例を説明
する。
する。
【００１９】なお、以下の説明において（ａ）〜（ｄ）
の各項目記号は、図２の（ａ）〜（ｄ）のそれぞれに対
応する。
の各項目記号は、図２の（ａ）〜（ｄ）のそれぞれに対
応する。
【００２０】（ａ）半絶縁性ＧａＡｓ基板１の主面にＳ
ｉを深さ０．３μｍ、ドープ量４×１０１２ｃｍ−２程
度にイオン注入して、ｎ型の活性層２を形成する。活性
層２を形成した基板１上に、プラズマＣＶＤ法により第
１の絶縁膜として窒化シリコン膜５を形成し、その上に
、同じくプラズマＣＶＤ法により第２の絶縁膜として酸
化シリコン膜６を形成する。続いて、開口を形成したフ
ォトレジストをマスクとしてドライエッチング法により
、酸化シリコン膜６にゲート電極開口部、ソース領域開
口部及びドレイン領域開口部を形成する。
ｉを深さ０．３μｍ、ドープ量４×１０１２ｃｍ−２程
度にイオン注入して、ｎ型の活性層２を形成する。活性
層２を形成した基板１上に、プラズマＣＶＤ法により第
１の絶縁膜として窒化シリコン膜５を形成し、その上に
、同じくプラズマＣＶＤ法により第２の絶縁膜として酸
化シリコン膜６を形成する。続いて、開口を形成したフ
ォトレジストをマスクとしてドライエッチング法により
、酸化シリコン膜６にゲート電極開口部、ソース領域開
口部及びドレイン領域開口部を形成する。
【００２１】（ｂ）ゲート電極開口部を覆うフォトレジ
スト１０を形成する。このフォトレジスト１０及び酸化
シリコン膜６をマスクとして、Ｓｉを深さ０．８μｍ、
ドープ量５×１０１３ｃｍ−２程度にそれぞれイオン注
入し、ｎ＋ソース領域３及びｎ＋ドレイン領域４を形成
する。
スト１０を形成する。このフォトレジスト１０及び酸化
シリコン膜６をマスクとして、Ｓｉを深さ０．８μｍ、
ドープ量５×１０１３ｃｍ−２程度にそれぞれイオン注
入し、ｎ＋ソース領域３及びｎ＋ドレイン領域４を形成
する。
【００２２】（ｃ）ゲート電極開口部のフォトレジスト
１０を除去した後、ソース領域開口部及びドレイン領域
開口部を覆うフォトレジスト１１を形成する。このフォ
トレジスト１１及び酸化シリコン膜６をマスクとしてＢ
ｅをイオン注入し、アニール処理を施してｎ型活性層２
の他方の面（下面）の部分で且つゲート電極と対向する
領域部分にｐ型の逆導電型領域１２を埋込むように形成
する。Ｂｅのイオン注入の際のエネルギーは、Ｂｅイオ
ンの投影飛程が、ｎ型活性層２形成のためのＳｉイオン
注入時の投影飛程より大になるエネルギーで、且つその
ピークキャリア濃度がＳｉイオンのピークキャリア濃度
を超えない１×１０１２ｃｍ−２程度のドープ量とする
。
１０を除去した後、ソース領域開口部及びドレイン領域
開口部を覆うフォトレジスト１１を形成する。このフォ
トレジスト１１及び酸化シリコン膜６をマスクとしてＢ
ｅをイオン注入し、アニール処理を施してｎ型活性層２
の他方の面（下面）の部分で且つゲート電極と対向する
領域部分にｐ型の逆導電型領域１２を埋込むように形成
する。Ｂｅのイオン注入の際のエネルギーは、Ｂｅイオ
ンの投影飛程が、ｎ型活性層２形成のためのＳｉイオン
注入時の投影飛程より大になるエネルギーで、且つその
ピークキャリア濃度がＳｉイオンのピークキャリア濃度
を超えない１×１０１２ｃｍ−２程度のドープ量とする
。
【００２３】（ｄ）ゲート電極開口部、ソース領域開口
部及びドレイン領域開口部の窒化シリコン膜５を選択的
に除去した後、活性層２にショットキー接合するＴ型の
ゲート電極７、ｎ＋ソース領域３にオーミック接合する
ソース電極８及びｎ＋ドレイン領域４にオーミック接合
するドレイン電極９をそれぞれ形成する。
部及びドレイン領域開口部の窒化シリコン膜５を選択的
に除去した後、活性層２にショットキー接合するＴ型の
ゲート電極７、ｎ＋ソース領域３にオーミック接合する
ソース電極８及びｎ＋ドレイン領域４にオーミック接合
するドレイン電極９をそれぞれ形成する。
【００２４】上述の製造方法によれば、ｎ型活性層２及
びｐ型の逆導電型領域１２を、ともにイオン注入法で形
成しているので、キャリア濃度及び深さの制御が容易と
なり、活性槽２の下面の部分に精度よく逆導電型領域１
２を形成することができる。また、ゲート電極直下の活
性層構造はＬＤＤ構造となり、ゲート耐圧の向上が得ら
れる。
びｐ型の逆導電型領域１２を、ともにイオン注入法で形
成しているので、キャリア濃度及び深さの制御が容易と
なり、活性槽２の下面の部分に精度よく逆導電型領域１
２を形成することができる。また、ゲート電極直下の活
性層構造はＬＤＤ構造となり、ゲート耐圧の向上が得ら
れる。
【００２５】自己整合法を用いているので、ゲート・ソ
ース間距離及びソース・ドレイン間距離を独立に設定す
ることができて所要の耐圧特性等を得ることが容易とな
る。ゲート電極はＴ型に形成できるので、電極内部抵抗
を低くすることができる。
ース間距離及びソース・ドレイン間距離を独立に設定す
ることができて所要の耐圧特性等を得ることが容易とな
る。ゲート電極はＴ型に形成できるので、電極内部抵抗
を低くすることができる。
【００２６】
【発明の効果】以上説明したように、この発明によれば
、活性層の他方の面の部分で且つゲート電極と対向する
領域にのみ当該活性層と逆導電型の逆導電型領域を設け
たため、内部抵抗を上げずに活性層の深さ方向キャリア
濃度勾配を急峻化させることができて特性を向上させる
ことができる。
、活性層の他方の面の部分で且つゲート電極と対向する
領域にのみ当該活性層と逆導電型の逆導電型領域を設け
たため、内部抵抗を上げずに活性層の深さ方向キャリア
濃度勾配を急峻化させることができて特性を向上させる
ことができる。
【図１】この発明に係る電界効果トランジスタの実施例
を示す縦断面図である。
を示す縦断面図である。
【図２】図１の電界効果トランジスタの製造方法の一例
を示す工程図である。
を示す工程図である。
【図３】従来の電界効果トランジスタを示す縦断面図で
ある。
ある。
１ 半絶縁性ＧａＡｓ基板
２ ｎ型活性層
７ ゲート電極
８ ソース電極
９ ドレイン電極
１２ 逆導電型領域
Claims (1)
- 【請求項１】 一方の導電型を有する半導体からなる
活性層と、該活性層の一方の面上に設けられ当該活性層
とショットキー接合を形成するゲート電極と、該ゲート
電極からそれぞれ所定距離をおいて設けられ前記活性層
とオーミック接合を形成するソース電極及びドレイン電
極と、前記活性層の他方の面の部分で且つ前記ゲート電
極と対向する領域に設けられ他方の導電型を有する前記
半導体からなる逆導電型領域とを具備することを特徴と
する電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40940990A JPH04233739A (ja) | 1990-12-28 | 1990-12-28 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40940990A JPH04233739A (ja) | 1990-12-28 | 1990-12-28 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233739A true JPH04233739A (ja) | 1992-08-21 |
Family
ID=18518747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40940990A Withdrawn JPH04233739A (ja) | 1990-12-28 | 1990-12-28 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04233739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002148A (en) * | 1995-06-30 | 1999-12-14 | Motorola, Inc. | Silicon carbide transistor and method |
-
1990
- 1990-12-28 JP JP40940990A patent/JPH04233739A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002148A (en) * | 1995-06-30 | 1999-12-14 | Motorola, Inc. | Silicon carbide transistor and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |