JPH07152905A

JPH07152905A - 画像データ処理装置

Info

Publication number: JPH07152905A
Application number: JP5300273A
Authority: JP
Inventors: Toshimitsu Minemura; 敏光峯村; Motohiko Fukuhara; 元彦福原; Yukio Iigahama; 行生飯ヶ浜
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-11-30
Filing date: 1993-11-30
Publication date: 1995-06-16

Abstract

(57)【要約】【目的】通常の入力画像データを処理し、入力画像デ
ータに基づく画面の上下左右の反転、拡大、縮小等の画
像処理を行なう画像データ処理装置に関し、各種画像処
理が容易に行なえる画像データ処理装置を提供すること
を目的とする。【構成】メモリ部１２へのデータの書込みアドレス及
び読出しアドレスを決定するアドレス発生部１６を書込
みアドレス発生部１７，読出しアドレス発生部１８，書
込み／読出し切替部１９，アドレス制御部２０より構成
し、さらに書込みアドレス発生部１７はアップカウンタ
２３，２５及びダウンカウンタ２４，２６で上昇及び下
降アドレスを生成し、アドレス制御部２０で上昇又は下
降書込みアドレスのいずれかを選択する構成とし、デー
タの書込みアドレス順序を制御することにより、データ
の書込みアドレスを制御して、画像の反転、回転を行な
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像データ処理装置に係
り、特に、通常の入力画像データを処理し、入力画像デ
ータに基づく画面の上下、左右の反転、拡大、縮小等の
画像処理を行なう画像データ処理装置に関する。

【０００２】近年の画像表示装置の普及にともない、さ
らに大容量、高精細な表示装置の要求が高まっている。
この要求を満たすために、単体の表示装置の表示ドット
数を増やす努力とともに、比較的製造が容易な中精細の
表示装置（例えば６４０×４８０ドット）を複数個縦横
に配置し、１つの画面を構成することにより大容量を実
現するマルチ表示装置が提案されている。特に表示装置
として直接型液晶パネル（例えば対角10.4インチサイ
ズ）の表示画面を、光学手段を用いてパネルの枠部分
（非表示部）以上に拡大して、マルチ表示装置を実現す
る試みがなされている。

【０００３】このような液晶パネルを用いたマルチ表示
装置に関して、光学手段による画像の拡大率を最低限に
して拡大に伴う画質の低下を抑える目的で、パネルの配
置を工夫した時に必要な画像の反転処理、及びマルチ表
示装置で入力画像を拡大表示するのに必要な画像データ
処理等を行なう画像データ処理が求められている。

【０００４】

【従来の技術】従来、多数画面を縦横に配置したマルチ
画面を構成する方法として、複数のＣＲＴの画面をその
まま配置したり、ＣＲＴまたは液晶パネルを用いた背面
投写表示装置を複数台配置する方法が提案されている。
しかし、ＣＲＴ画面を配置する方法では、つなぎ目を細
くすることは困難である。

【０００５】図２５に背面投写装置の構成図を示す。４
つの表示装置２０１により１つの画面を構成する。表示
装置２０１は枢体２０２内に液晶パネル２０３を配置、
液晶パネル２０３の背面にランプ２０４，前面に拡大レ
ンズ２０５を配置する。液晶パネル２０３の画像は拡大
レンズ２０５により拡大され表示面２０６に投影され
る。

【０００６】しかし、背面投写装置を用いる方法では、
奥行きが厚いという不便さがある。これに対し、近年直
視型の液晶パネルと短焦点の光学系を用いて奥行きが薄
く、かつつなぎ目が目立たないマルチ表示装置が考案さ
れている。

【０００７】図２６に直視型の液晶パネルと短焦点光学
系を用いたマルチ表示装置の構成図を示す。

【０００８】複数の液晶パネル２１１を液晶パネル２１
１の背面にバックライト２１２を配置し、前面に正立結
像レンズアレイ２１３，拡大レンズ２１４，スクリーン
２１５を配置する。

【０００９】このような直視型液晶表示パネルを用いる
方法は、短焦点の光学系によりパネルの枠部以上に僅か
に表示画面を拡大し画像をつなぎ合わせるが、この時の
拡大率は可能な限り小さいことが画質の向上という点で
有利である。そこで、上下左右に２パネルずつ４パネル
でマルチ画面を構成する場合、図２６（Ｂ）に示すよう
に液晶パネル２１１のドライバＩＣ２１６等が搭載され
ない枠部の幅の狭い辺を近接させるように配置すること
が考えられる。この時は背面投写装置を用いる方法で
は、単位ユニットの配置は同一でありユニット毎に走査
方向は全て同一で、例えば左上から最初のデータが表示
され、順次同一水平ライン上を右方向に進み、１ライン
を走査し終わってから１段下のラインに進み、最終は右
下でデータの転送表示を完了し、画像データの転送に関
して、同一走査方向のデータをそれぞれのユニットに分
配して供給すれば良いが直視型液晶表示パネルを同図の
ように配置して用いる方法では、画像データの走査方向
は、パネルにより異なるので、入力される画像データ
は、パネルの配置に対応して、データの走査方向を制御
する必要がある。

【００１０】

【発明が解決しようとする課題】しかるに、従来は通常
の画像データをこの種のマルチ表示装置に適するように
変換する画像データ処理装置はなく、入力画像データ自
体をマルチ表示装置に適する順序で生成する必要がある
ため、データ送信側のデータ処理が複雑となり、また、
マルチ表示装置に適するデータの生成が可能な装置にし
か接続できず、適用範囲が狭く、実用的でない等の問題
点がある。

【００１１】本発明は上記の点に鑑みてなされたもの
で、上下左右反転、拡大、縮小等の画像処理が容易に行
なえる画像データ処理装置を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】図１に本発明の原理図を
示す。メモリ部１は入力画像データを記憶する。アドレ
ス発生部２はメモリ部１内の入力画像データの記憶装置
を指定するアドレスを発生し、メモリ部１に供給する。

【００１３】アドレス制御部３はアドレス発生部２を制
御し、アドレス発生部２で発生されるアドレスの指定順
序を制御することにより入力画像データの出力順序を制
御する。

【００１４】

【作用】本発明によれば、アドレス制御部によりアドレ
ス発生部を制御することによりアドレスの指定順序を制
御することができるため、入力画像データの出力順序を
制御でき、従って、入力画像データに応じて得られる画
像の上下左右の反転や拡大縮小等の表示変換処理を行な
うことができる。

【００１５】

【実施例】図２は本発明の第１実施例のブロック構成図
を示す。同図中、Ｔ_IN1は入力端子で、外部より入力画
像データがシリアルに供給される。

【００１６】入力端子Ｔ_IN1はシリアル／パラレル変換
部１１に接続され、供給されたシリアル入力画像データ
をシリアル／パラレル変換部１１に供給する。シリアル
／パラレル変換部１１は供給されたシリアル画像データ
をパラレルデータに変換する。シリアル／パラレル変換
部１１で変換されたパラレル入力画像データはメモリ部
１２に供給される。

【００１７】メモリ部１２はＲＡＭ等の半導体記憶装置
で構成されており、データを記憶するデータ部１３，デ
ータ部１３のローアドレスを指定するローアドレス入力
部１４，データ部１３のカラムアドレスを指定するカラ
ムアドレス入力部１５より構成される。シリアル／パラ
レル変換部１１から供給されたパラレル入力画像データ
は書込みサイクルでデータ部１３のローアドレス入力部
１４及びカラムアドレス入力部１５により指定されたア
ドレスに記憶され、読出しサイクルでローアドレス入力
部１４及びカラムアドレス入力部１５により指定された
アドレス順に読み出される。

【００１８】データ部１３から読み出されたデータはパ
ラレル／シリアル変換部１６に供給される。パラレル／
シリアル変換部１６はメモリ部１２から読み出されたデ
ータをシリアルデータに変換する。パラレル／シリアル
変換部１６には制御端子Ｔ_C1が接続されていて、制御端
子Ｔ_C1に供給されるシフト方向制御信号に応じてシフト
方向を切換えられる構成とされている。

【００１９】また、メモリ部１２のローアドレス入力部
１４，カラムアドレス入力部１５にはアドレス発生部１
６からアドレスが供給される。アドレス発生部１６は書
込みアドレスを発生する書込みアドレス発生部１７，読
出しアドレスを発生する読出しアドレス発生部１８，書
込みアドレス及び読出しアドレスのメモリ部１２への供
給を切替える書込み／読出し切替部１９，書込みアドレ
スの指定順序を制御する書込みアドレス制御部２０より
なる。

【００２０】書込みアドレス発生部１７は書込みカラム
アドレスを発生する書込みカラムアドレス発生部２１，
書込みローアドレスを発生する書込みローアドレス発生
部２２よりなる。書込みカラムアドレス発生部２１は順
次上昇するカラムアドレスを発生するアップカウンタ２
３及び順次下降するカラムアドレスを発生するダウンカ
ウンタ２４より構成される。また、書込みローアドレス
発生部２２は順次上昇するローアドレスを発生するアッ
プダウンカウンタ２５及び順次下降するローアドレスを
発生するダウンカウンタ２６より構成される。

【００２１】書込みアドレス発生部１７で発生された上
昇カラムアドレス、下降カラムアドレス、上昇ローアド
レス、下降ローアドレスはアドレス制御部２０に供給さ
れる。アドレス制御部２０は上昇カラムアドレスと下降
カラムアドレスとを切替えるカラムアドレス制御部２７
及び上昇ローアドレスと下降ローアドレスとを切替える
ローアドレス制御部２８より構成される。

【００２２】カラムアドレス制御部２７にはアップカウ
ンタ２３より上昇カラムアドレス及びダウンカウンタ２
４より下降カラムアドレスが供給されると共に制御端子
Ｔ_C2よりカラムアドレス切替制御信号が供給される。カ
ラムアドレス制御部２７は制御端子Ｔ_C2から供給される
カラムアドレス切替制御信号に応じて上昇カラムアドレ
ス又は下降カラムアドレスのいずれか一方を選択出力
し、書込み／読出し切替部１９に供給する。

【００２３】また、ローアドレス制御部２８にはアップ
カウンタ２５より、上昇ローアドレス及びダウンカウン
タ２６より下降ローアドレスが供給されると共に制御端
子Ｔ _C3よりローアドレス切替制御信号が供給される。ロ
ーアドレス制御部２８は制御端子Ｔ_C3から供給されるロ
ーアドレス切替信号に応じて上昇ローアドレス又は下降
ローアドレスのいずれか一方を選択出力し、書込み／読
出し切替部１９に供給する。

【００２４】書込み／読出し切替部１９はカラムアドレ
ス書込み／読出し切替部２９及びローアドレス書込み／
読出し切替部３０より構成される。カラムアドレス書込
み／読出し切替部２９にはカラムアドレス制御部２７で
選択出力された書込みカラムアドレス及び読出しアドレ
ス発生部１８から読出しカラムアドレスが供給されると
共に制御端子Ｔ_C4，Ｔ_C5から書込み制御信号及び読出し
制御信号が供給される。カラムアドレス書込み／読出し
切替部２９は制御端子Ｔ_C4，Ｔ_C5から供給される書込み
制御信号及び読出し制御信号に応じて書込みカラムアド
レス又は読出しカラムアドレスのいずれか一方を選択出
力し、メモリ部１２のカラムアドレス入力部１５に供給
する。

【００２５】また、ローアドレス書込み／読出し切替部
３０にはローアドレス制御部２８で選択出力された書込
みローアドレス及び読出しアドレス発生部１８から読出
しローアドレスが供給されると共に制御端子Ｔ_C4，Ｔ_C5
から書込み及び読出し制御信号が供給される。ローアド
レス書込み／読出し切替部３０は制御端子Ｔ_C4，Ｔ_C5か
ら供給される書込み制御信号及び読出し制御信号に応じ
て書込みローアドレス又は読出しローアドレスのいずれ
か一方を選択出力し、メモリ部１２のローアドレス入力
部１４に供給する。

【００２６】書込み／読出し切替部１９に読出しカラム
アドレス及び読出しローアドレスを供給する読出しアド
レス発生部１８は読出しカラムアドレス発生部３１及び
読出しローアドレス発生部３２より構成される。読出し
カラムアドレス発生部３１はアップカウンタよりなり、
順次上昇するカラムアドレスを発生し、カラムアドレス
書込み／読出し切替部２９に供給する。また、読出しロ
ーアドレス発生部３２はアップカウンタよりなり、順次
上昇するローアドレスを発生し、ローアドレス書込み／
読出し切替部３０に供給する。

【００２７】また、メモリ部１２には制御端子Ｔ_C6より
書込み信号が供給されており、メモリ部１２は制御端子
Ｔ_C6から供給される書込み信号に応じて書込みが行なわ
れる。

【００２８】図３に本発明の第１実施例の動作タイミン
グ図を示す。同図中、（Ａ）は入力端子Ｔ_C1に供給され
る入力画像データ、（Ｂ）はシリアル／パラレル変換部
１１によりシリアル／パラレル変換された後のパラレル
入力画像データ、（Ｃ）はアドレス制御部２０から書込
み／読出し切替部１９に供給される書込みアドレス、
（Ｄ）は読出しアドレス発生部１８から書込み／読出し
切替部１９に供給される読出しアドレス、（Ｅ）は制御
端子Ｔ_C4に供給される書込み制御信号、（Ｆ）は制御端
子Ｔ_C5に供給される読出し制御信号、（Ｇ）はメモリ部
１２への入力アドレス、（Ｈ）は制御端子Ｔ_C6に供給さ
れる書込み信号、（Ｉ）はデータ部１３から読み出され
る読出しデータ、（Ｊ）はパラレル／シリアル変換部１
６に供給されるラッチ信号、（Ｋ）はパラレル／シリア
ル変換部１６の出力データを示す。

【００２９】上昇又は下降の２つの書込みアドレスの内
どちらかを選択するかは、制御端子Ｔ_C2，Ｔ_C3に供給さ
れるアドレス切替制御信号をアドレス制御部２０に入力
することにより行われる。

【００３０】時系列的にシリアルに入力されたデータ入
力信号（図３（Ａ））は、シリアル／パラレル変換部１
１により並列転送されメモリ部１２に書き込まれる。ま
た、メモリ部１２から読出されたデータは、逆にパラレ
ル／シリアル変換部１６により入力時と同一なシリアル
データとして表示装置等に供給される。メモリへのデー
タの書込み及び読出しのタイミングは、図３（Ｂ），
（Ｃ），（Ｄ）に示すように、シリアル／パラレル変換
の周期内に割り当てられ、書込んだデータを書込みの直
後に読み出すことにより、動画データに対してリアルタ
イムでデータの表示が行われる。

【００３１】図４，図５に本発明の第１実施例の動作説
明図を示す。

【００３２】例えば、図４（Ａ）に示すように画面３３
の表示ドット数が６４０×４８０ドットより構成されて
いるとする。シリアル／パラレル変換部１１によりシリ
アル信号を８本のパラレル信号に変換することを考え、
メモリ部１２には図４（Ｂ）に示すようにアドレスに対
応して各画素毎に８ビットのデータが格納される。表示
画素３４のアドレス指定は各画素３４に数字で示される
ように下２桁は、カラムアドレス、上３桁をローアドレ
スとした５桁のアドレスを指定する。本実施例では、カ
ラムアドレスは、００〜７９，ローアドレスは、０００
〜４７９である。

【００３３】アドレス発生部１７としては、カラム、ロ
ーそれぞれに対して、上昇カウンタ２３，２５と下降カ
ウンタ２４，２６を有し、図５（Ａ）に示すように原画
に対して、これを左右反転する場合は、書込みローアド
レスを上昇カウンタ２５からメモリ部１２に加え、書込
みカラムアドレスは、下降カウンタ２４からメモリ部１
２に加え画像データを書込む。また、読出し時にはパラ
レル／シリアル変換部１６のデータのシフト方向は入力
時と逆になるように選択する。

【００３４】図５（Ｂ）に示すように上下反転する場合
は、カラムアドレスは上昇カウンタ２３を用い、ローア
ドレスは、下降カウンタ２６を用い、書込みを行なう。
図５（Ｃ）に示すように１８０°回転の場合は、カラ
ム，ローアドレスともに下降カウンタ２４，２６を用い
書込みを行ない、読出し時にはパラレル／シリアル変換
部１６のデータシフト方向は入力と逆にする。

【００３５】以上のように、書込みアドレスの上昇、下
降方向を制御して、画像データの書込みを行ない、読出
し時に通常の上昇アドレスにより読み出すことにより、
データの記憶位置を左右、上下に対称に変移させること
ができるため、通常の入力画像データに基づいた画像を
容易に左右、上下又は回転させることができる。

【００３６】図６に本発明の第２実施例のブロック構成
図を示す。同図中、図２と同一構成部分には同一符号を
付し、その説明は省略する。

【００３７】本実施例では書込み時は通常の上昇アドレ
スで入力画像データを書込み、読出し時にアドレスのカ
ウント方向を制御することで、入力画像データに基づい
た画面の左右上下の反転及び回転を行なう。従って、本
実施例では書込みアドレス発生部４１はアップカウンタ
のみよりなる書込みカラムアドレス発生部４２及び書込
みローアドレス発生部４３で構成し、発生されたアドレ
スは書込み／読出し切替部１９に供給し、読出しアドレ
ス発生部４４はアップカウンタ４５とダウンカウンタ４
６とよりなる読出しカラムアドレス発生部４７及びアッ
プカウンタ４８とダウンカウンタ４９とよりなる読出し
ローアドレス発生部５０より構成し、読出しアドレス発
生部４４の発生アドレスをアドレス制御部２０を介して
書込み／読出し切替部１９に供給する構成としてなる。

【００３８】本実施例によれば、読出しアドレス発生部
４４のアドレス上昇、下降の制御を第１実施例の書込み
アドレス発生部１７のアドレス制御と同様に行なうこと
により第１実施例の図５に示すような左右、上下反転及
び回転を行なえる。

【００３９】図７に本発明の第３実施例のブロック構成
図を示す。本実施例はマルチ表示装置の表示を行なわせ
るための画像のデータ処理装置を示す。

【００４０】マルチ表示装置５１は同一構成の４つの液
晶表示装置５２，５３，５４，５５よりなる。液晶表示
装置５２〜５５は夫々配線部ａと画面部ｂとを有し、配
線部ａでは画像の表示が行なえない構成とされている。

【００４１】このため、液晶表示装置５２に対して液晶
表示装置５５を１８０°回転させて対角上に配置し、液
晶表示装置５３を液晶表示装置５２に対して表裏を反対
にして、液晶表示装置５２の左側に左右対称に配置し、
液晶表示装置５４を液晶表示装置５２に対して表裏を反
対にして液晶表示装置５２の上側に上下対称に配置する
ことにより、液晶表示装置５２〜５５の配線部ａが外周
部分に位置するように配置される。

【００４２】従って、液晶表示装置５２と同様に液晶表
示装置５３〜５５を駆動させると、液晶表示装置５３は
液晶表示装置５２に対して左右が反転した画像となり、
液晶表示装置５４は液晶表示装置５２に対して上下が反
転した画像となり、液晶表示装置５５は液晶表示装置５
２に対して１８０°回転した画像となるため、液晶表示
装置５３〜５５を液晶表示装置５２と上下左右が同等と
なるように駆動しようとすると、液晶表示装置５３の画
像は左右反転させ、液晶表示装置５４の画像は上下反転
させ、液晶表示装置５５の画像は１８０°回転させて表
示する必要がある。

【００４３】そこで、本実施例では液晶表示装置５２〜
５５にメモリ部５６〜５９を介して画像データを供給
し、表示させる構成とする。

【００４４】メモリ部５６〜５９には入力端子Ｔ_IN11よ
り入力画像データが供給され、書込みアドレス発生部６
０及び読出しアドレス発生部６１からの供給される書込
みアドレス及び読出しアドレスに応じて入力画像データ
の書込み及び読出しが制御される。書込みアドレス発生
部６０は書込みカラムアドレスを発生する書込みカラム
アドレス発生部６２及び書込みローアドレスを発生する
書込みローアドレス発生部６３より構成される。

【００４５】書込みカラムアドレス発生部６２はアップ
カウンタ６４及びダウンカウンタ６５より構成され、ア
ップカウンタ６４には例えば００→７９の８０アドレス
分の上昇カラムアドレスを発生し、ダウンカウンタ６５
は例えば７９→００の８０アドレス分の下降カラムアド
レスを発生する。また、書込みローアドレス発生部６３
はアップカウンタ６６及びダウンカウンタ６７により構
成され、アップカウンタ６６は例えば、０００→４７９
の４８０アドレス分の上昇ローアドレスを発生し、ダウ
ンカウンタは例えば、４７９→０００の４８０アドレス
分の下降ローアドレスを発生する。

【００４６】アップカウンタ６４で生成された上昇カラ
ムアドレスはメモリ部５６，５８に書込み時のカラムア
ドレスとして供給され、ダウンカウタン６５で生成され
た下降カラムアドレスはメモリ部５７，５９に書込み時
のカラムアドレスとして供給される。また、アップカウ
ンタ６６で生成された上昇ローアドレスはメモリ部５
６，５７に書込み時のローアドレスとして供給され、ダ
ウンカウンタ６７で生成された下降ローアドレスはメモ
リ部５８，５９に書込み時のローアドレスとして供給さ
れる。

【００４７】読出しアドレス発生部６１はアップカウン
タにより構成され、例えば００→７９の８０アドレス分
の上昇カラムアドレス及び例えば０００→４７９の４８
０アドレス分の上昇ローアドレスを生成し、メモリ部５
６〜５９に供給する。

【００４８】以上によりメモリ部５６に供給された画像
データは上昇カラムアドレス、上昇ローアドレスによっ
て決定される書込みアドレスで書込まれ、上昇カラムア
ドレス、上昇ローアドレスによって読出され、液晶表示
装置５２に供給され、正常な向きで画像が映し出され
る。

【００４９】メモリ部５７に供給された画像データは下
降カラムアドレス及び上昇ローアドレスによって書込ま
れ、カラム方向（左右方向）に反転した順に書込まれ、
正常な方向から読み出されるため、液晶表示装置５３の
画像は液晶表示装置５２の画像に対して左右反転した画
像となり、液晶表示装置５２の画像と同等な表示が行な
える。

【００５０】メモリ部５８に供給された画像データは上
昇カラムアドレス及び下降ローアドレスによって決定さ
れる書込みアドレスで書込まれ、上昇カラムアドレス及
び上昇ローアドレスによって読出されるため、ロー方向
（上下方向）に逆の順で書込まれ、正常な方向から読出
され、従って、液晶表示装置５４の画像は液晶表示装置
５２と同方向から見た場合液晶表示装置５２の画像に対
して上下が反転した画像となり、液晶表示装置５２の画
像と同等な表示が行なえる。

【００５１】メモリ部５９に供給される画像データは下
降カラムアドレス及び下降ローアドレスによって決まる
書込みアドレスで書込まれ、上昇カラムアドレス及び上
昇ローアドレスによって読出されるため、カラム方向
（左右方向）及びロー方向（上下方向）共に逆の順で書
込まれ、正常な方向から読出され、従って、液晶表示装
置５５の画像は液晶表示装置５２と同方向から見た場
合、液晶表示装置５２の画像に対して１８０°回転した
画像となるため、１８０°回転した位置に配置した場合
正常な画像とすることができる。

【００５２】本実施例では、書込みアドレスをカラム、
ロー方向で独立に２種類（アドレス値が上昇する方向と
下降する方向）用意しているので、液晶パネルを用いた
マルチ表示装置で、各液晶パネルのデータ走査方向が異
なって配置される場合も、書込みアドレス発生部をパネ
ルの配置に対応させて選択することにより、表示の上
下、左右の反転を補正して正常な向きで像を表出するこ
とができる。

【００５３】さらに、マルチ表示装置の場合、読出し期
間はどの表示装置５２〜５５も常時有効として、常にメ
モリ部５６〜５９からのデータを読出し、書込み期間
は、選択的に制御することにより、任意のパネルの表示
を静止させたり動画にしたりという操作を行なうことが
できる。

【００５４】また、図８に示すようにフレーム毎に表示
画像データを変化させ、各表示装置５２〜５５毎に異な
る画面Ｐ１〜Ｐ４を表示させることもできる。このよう
な動作を行なう場合、図９に示すようにフレーム信号に
応じてメモリ部５６〜５９の書込みを許可するイネーブ
ル信号（図９（Ｃ）〜（Ｆ））をメモリ部５６〜５９に
供給し、図９（Ｂ）に示すようにメモリ部５６〜５９に
供給する画像データをフレーム位置毎に異ならせること
により実現できる。

【００５５】図１０に本発明の第４実施例の構成図を示
す。本実施例は１フレーム分の入力画像データを２×２
フレームの画面に拡大表示する構成を示す。同図中、７
１はローアドレス発生部、７２はカラムアドレス発生部
を示す。ローアドレス発生部７１は書込みローアドレス
カウンタ７３，７４，読出しローアドレスカウンタ７
５，セレクタ７６，７７より構成され、ローアドレスを
発生する。

【００５６】書込みローアドレスカウンタ７３は端子Ｔ
₂₁に供給される水平同期信号をカウントし、例えば、０
→２→４→６→８→…→４７８→０…のように奇数アド
レスを出力し、セレクタ７６に供給する。書込みローア
ドレスカウンタ７４は端子Ｔ ₂₁に供給される水平同期信
号をカウントし、例えば、１→３→５→７→９→…→４
７９→１…のように偶数アドレスを出力し、セレクタ７
６に供給する。

【００５７】読出しローアドレスカウンタ７５は端子Ｔ
₂₁に供給される水平同期信号をカウントし、例えば、０
→１→２→３→４→…→４７９→０…のように順次増加
するアドレスを出力し、セレクタ７７に供給する。

【００５８】セレクタ７６は垂直同期信号に基づいて生
成されたセレククト制御信号Ｃ１に応じて書込みローア
ドレスカウンタ７３，７４のいずれか一方の出力ローア
ドレスを選択出力し、セレクタ７７に供給する。セレク
タ７７は端子Ｔ₂₅に供給される書込み／読出し制御信号
に応じてセレクタ７６からの書込みローアドレス又は読
出しローアドレスカウンタ７５の読出しローアドレスの
いずれか一方を選択出力する。

【００５９】カラムアドレス発生部７２は書込みカラム
アドレスカウンタ７８，７９，読出しカラムアドレスカ
ウンタ８０，セレクタ８１，８２より構成され、カラム
アドレスを発生する。

【００６０】書込みカラムアドレスカウンタ７８は端子
Ｔ₂₂に供給されるドットクロックを８分周したクロック
をカウントし、例えば、０→２→４→６→８→…→７８
→０のように奇数アドレスを出力し、セレクタ８１に供
給する。書込みカラムアドレスカウンタ７９は端子Ｔ₂₂
に供給されるドットクロックを８分周したクロックをカ
ウントし、例えば、１→３→５→７→９→…→７９→１
のように偶数アドレスを出力し、セレクタ８１に供給す
る。

【００６１】読出しカラムアドレスカウンタ８０は端子
Ｔ₂₂に供給されるドットクロックを８分周したクロック
をカウントし、例えば、０→１→２→３→４→…→７９
→０のように順次増加するアドレスを出力し、セレクタ
８２に供給する。

【００６２】セレクタ８１は垂直同期信号に基づいて生
成されたセレククト制御信号Ｃ２に応じて書込みカラム
アドレスカウンタ７８，７９のいずれか一方の出力ロー
アドレスを選択出力し、セレクタ８１に供給する。セレ
クタ８１は端子Ｔ₂₅に供給される書込み／読出し制御信
号に応じてセレクタ８１からの書込みカラムアドレス又
は読出しカラムアドレスカウンタ８０の読出しカラムア
ドレスのいずれか一方を選択出力する。

【００６３】ローアドレス発生部７１で生成され選択さ
れたローアドレスはメモリ部８３〜８６のローアドレス
入力部８７〜９０に供給され、カラムアドレス発生部７
２で生成され選択されたカラムアドレスはメモリ部８３
〜８６のカラムアドレス入力部９１〜９４に供給され
る。

【００６４】メモリ部８３〜８６はローアドレス入力部
８７〜９０，及びカラムアドレス入力部９１〜９４に供
給された書込み又は読出しアドレスに応じてデータ部９
５〜９８にデータの書込み又は読出しを行なう。メモリ
部８３〜８６にはシリアル／パラレル変換部９９からデ
ータが供給される。

【００６５】シリアル／パラレル変換部９９はシフトレ
ジスタ１００，セレクタ１０１〜１０４，ラッチ１０５
より構成される。シフトレジスタ１００には端子Ｔ₂₃か
らシリアル入力画像データ（８ビット）が供給される。
シフトレジスタ１００に保持されたデータはセレクタ１
０１〜１０４を介してラッチ１０５に供給され、ラッチ
１０５からパラレルデータとして出力される。

【００６６】セレクタ１０１には入力画像データが８ビ
ットとすると、４ビット目と８ビット目のデータが供給
され、どちらか一方のデータをラッチ１０５の７，８ビ
ット目に供給する。セレクタ１０２には３ビット目と７
ビット目のデータが供給され、どちらか一方のデータを
ラッチ１０５の５，６ビット目に供給する。セレクタ１
０３には２ビット目と６ビット目のデータが供給されど
ちらか一方のデータをラッチ１０５の３，４ビット目に
供給する。セレクタ１０４には１ビット目と５ビット目
のデータが供給され、どちらか一方のデータをラッチ１
０５の１，２ビット目に供給する。セレクタ１０１〜１
０４には垂直同期信号に基づいて生成された選択信号Ｃ
２が供給され、選択信号に応じて選択出力が行なわれ
る。

【００６７】垂直同期信号は端子Ｔ₂₄に供給され、フレ
ームカウンタ１０６により上述の選択信号Ｃ１，Ｃ２を
生成する。フレームカウンタ１０６は垂直同期信号をカ
ウントし、００→０１→１０→１１を１同期とするカウ
ント値を順次出力する。選択信号Ｃ１はカウント値の１
ビット目に対応し、垂直同期信号に応じて０→１→０→
１…と変化する。選択信号Ｃ２はカウント値の２ビット
目に対応し、垂直同期信号に応じて０→０→１→１…と
変化する。

【００６８】なお、読出しローアドレスカウンタ７５，
及び、読出しカラムアドレスカウンタ８０の出力アドレ
スは書込みイネーブル発生部１０７にも供給される。書
込みイネーブル発生部１０７は供給されたアドレスに応
じてイネーブル信号Ｅ１〜Ｅ４を生成し、メモリ部８３
〜８６に供給する。

【００６９】さらに、端子Ｔ₂₅に供給される書込み／読
出し制御信号はメモリ部８３〜８６にも供給される。メ
モリ部８３〜８６は上記イネーブル信号Ｅ１〜Ｅ４及び
書込み／読出し制御信号に応じて書込み／読出しのタイ
ミングが制御される。。

【００７０】メモリ部８３〜８６のデータ部９５〜９８
はパラレル／シリアル変換部１０８〜１１１によりシリ
アルデータに変換された後、表示パネル１１２〜１１５
よりなる表示装置１１６に供給され、表示装置１１６を
駆動する。

【００７１】図１１（図１２，図１３）に本発明の第４
実施例の動作タイミング図を示す。図１１は垂直同期信
号４周期分のタイミングを示す。図１１（Ａ）は端子Ｔ
₂₄に供給される垂直同期信号、図１１（Ｂ），（Ｃ）は
垂直同期信号をフレームカウンタ１０６によりカウント
することにより得られる選択信号Ｃ₂，Ｃ₁，図１１
（Ｄ）は端子Ｔ₂₁に供給される水平同期信号を示す。

【００７２】図１２は端子Ｔ₂₄に供給され垂直同期信号
の１周期分のタイミングを示し、図１２（Ａ）は垂直同
期信号、図１２（Ｂ）に水平同期信号、図１２（Ｃ）は
シリアル／パラレル変換部９９から出力されるパラレル
入力画像データ、図１２（Ｄ）は読出しローアドレスカ
ウンタ７５及び読出しカラムアドレスカウンタ８０から
のアドレスに応じて書込みイネーブル発生部１０７内に
発生するタイミング信号Ｔ₁を示す。

【００７３】図１３は１水平同期期間のタイミングを示
し、同図中、（Ａ）は水平同期信号、（Ｂ）は端子Ｔ₂₂
に供給されるドットクロックを８分周したクロック、
（Ｃ）はシリアル／パラレル変換部９９によりパラレル
データに変換された入力画像データ、（Ｄ）は書込みイ
ネーブル発生部１０７内部で発生されるタイミング信号
Ｔ₂を示す。

【００７４】書込みイネーブル発生部１０７では図１２
（Ｄ）及び図１３（Ｄ）に示すタイミング信号Ｔ₁，Ｔ
₂をデコードすることによりイネーブル信号Ｅ₁〜Ｅ₄
を生成する。

【００７５】図１４にタイミング信号Ｔ₁，Ｔ₂に対す
るイネーブル信号Ｅ₁〜Ｅ₄の出力を示す。

【００７６】図１５に本発明の第４実施例の動作説明図
を示す。

【００７７】シリアル／パラレル変換部９９によりシフ
トレジスタ１００の出力をセレクタ１０１〜１０４で選
択しつつラッチ１０５に分配することにより図１５
（Ａ），（Ｂ）に示すように上位４ビットと下位４ビッ
トとが夫々８ビットのデータに変換され、カラム方向の
拡大が行なわれる。

【００７８】また、書込みローアドレスを書込みローア
ドレスカウンタ７３，７４により、ローアドレスを奇数
アドレスと偶数アドレスに分け、図１５（Ｃ），（Ｄ）
に示すようにまず、奇数アドレスに入力画像データを書
込み、次に、同じデータを偶数アドレスに入力画像デー
タを書込むことによりロー方向の拡大が行なわれる。

【００７９】図１６，図１７，図１８に本発明の第４実
施例の動作説明図を示す。同図中、（Ａ）は原画であ
る。ここでは説明を簡単にするために原画は１６×１２
ドットで構成されてこの原画を２×２倍に拡大するもの
とする。

【００８０】まず、図１５（Ａ）と図１５（Ｃ）に示す
ような動作が実行され、図１６（Ｂ）に示すようにメモ
リ部８３〜８６の奇数ローアドレスにデータの書込みが
行なわれる。ここで斜線部分はデータの書込みが行なわ
れない部分を示す。

【００８１】次に、図１５（Ａ）と図１５（Ｄ）に示す
動作が実行され、図１６（Ｃ）に示すようにメモリ部８
３〜８６の偶数ローアドレスにデータの書込みが行なわ
れる。

【００８２】次に図１５（Ｂ）と図１５（Ｃ）に示す動
作が実行され、図１７（Ａ）に示すようにメモリ部８３
〜８６の奇数ローアドレスにデータが書込まれる。

【００８３】次に図１５（Ｂ）と図１５（Ｄ）に示す動
作が実行され、図１７（Ｂ）に示すように偶数ローアド
レスにデータが書込まれる。

【００８４】以上の動作により書込まれたデータを通常
のように読出すことにより図１６（Ｂ），図１６
（Ｃ），図１７（Ａ），図１７（Ｂ）に示すように書込
まれたデータを重ね合わせたデータを得ることができ、
これは、図１６（Ａ）に示す原画データの２×２倍の画
像となる。

【００８５】以上の構成によれば、例えば図１８（Ａ）
に示す原画を図１８（Ｂ）に示すような２×２倍の拡大
画像に拡大できる。

【００８６】なお、本実施例では書込みアドレスを制御
することにより拡大を実施したが書込み時と同様の制御
を読出しアドレスを制御することにより読出し時に実施
しても拡大を行なうことができる。

【００８７】図１９にシリアル／パラレル変換部９９の
変形例を示す。上述のシリアル／パラレル変換部９９は
シリアルに入力されたディジタル画像データが供給さ
れ、パラレルデータに変換する構成であったが、本変形
例ではシリアルに供給されるアナログ画像信号をパラレ
ルに出力されるディジタルデータに変換するものであ
る。本変形例のシリアル／パラレル変換部１２０は入力
信号レベルを検出するコンパレータ１２１〜１２４，コ
ンパレータ１２１〜１２４で検出されたデータよりパラ
レルデータを生成するシフトレジスタ１２５〜１２８，
シフトレジスタ１２５〜１２８からのデータを選択する
データマルチプレクス回路１２９，データマルチプレク
ス回路１２９の出力データをラッチするラッチ回路１３
０より構成される。

【００８８】コンパレータ１２１〜１２４は異なるしき
い値Ｔｈ₁〜Ｔｈ₄を有し、アナログ入力信号をこのし
きい値Ｔｈ₁〜Ｔｈ₄と比較し、ハイ又はローレベルの
信号を出力する。しきい値Ｔｈ₁〜Ｔｈ₄はＴｈ₁＞Ｔ
ｈ₂＞Ｔｈ₃＞Ｔｈ₄に設定される。

【００８９】コンパレータ１２１〜１２４で検出された
０又は１の検出データはシフトレジスタ１２５〜１２８
に順次保持される。シフトレジスタ１２５〜１２８に保
持されるデータは夫々拡大したときのドットに対応す
る。

【００９０】図２０に拡大時の表示ドットを示す。１ド
ットを２×２倍に拡大する場合、２×２個のドットで構
成することができる。このとき、１ドットに対応し、２
×２倍のドットを構成する各ドットの座標を（０，
０），（０，１），（１，０），（１，１）と表現する
と、シフトレジスタ１２５に保持されるデータはドット
（０，０），シフトレジスタ１２６に保持されるデータ
はドット（１，１），シフトレジスタ１２７に保持され
るデータはドット（０，１），シフトレジスタ１２８に
保持されるデータはドット（１，０）に対応させる。

【００９１】シフトレジスタ１２６〜１２８に保持され
たデータはデータマルチプレクス回路１２９に供給され
る。データマルチプレクス回路１２９にはフレームカウ
ンタ１０６から選択信号Ｃ１，Ｃ２が供給される。マル
チプレクス回路１２９はフレームカウンタ１０６から供
給された選択信号Ｃ１，Ｃ２に応じてデータを選択し、
ラッチ１３０に供給する。

【００９２】図２１に選択動作説明図を示す。選択信号
Ｃ１が０のときは奇数ローアドレス、１のときは偶数ロ
ーアドレスの書込みが行なわれるため、Ｃ１＝０のとき
は表示ドットの上段（０，０），（０，１）に書込まれ
るデータａ，ｃが選択され、Ｃ１＝１のときは表示ドッ
トの下段（１，０）（１，１）に書込まれるデータｂ，
ｄが選択される。また、選択信号Ｃ２により上位ビット
と下位ビットとを分割する。

【００９３】データマルチプレクス回路１２９で選択さ
れたデータＱ₀〜Ｑ₇はラッチ１３０に保持された後、
メモリ部８３〜８６に供給される。

【００９４】以上のように拡大によって４ドットが割当
てられることを利用して４ドットの内の任意のドットを
入力レベルに従って、選択点灯させ面積階調を実現する
ことができる。この場合、入力されるアナログ信号に対
して、４つの閾値（Ｔｈ₁〜Ｔｈ₄）を設け、コンパレ
ータにより入力信号のレベルを比較することにより、４
本のアナログ／ディジタル変換信号を得る。この信号を
拡大後のドットに対応させることにより、点灯するドッ
トの数により面積階調を実現する。

【００９５】図２２に本発明の第５実施例のブロック図
を示す。本実施例は画像の縮小を行なう構成としてな
る。

【００９６】端子Ｔ₃₁には入力画像データがシリアルに
供給される。端子Ｔ₃₁はシリアル／パラレル変換部１３
１に接続され、シリアル入力画像データはシリアル／パ
ラレル変換部１３１に供給される。

【００９７】シリアル／パラレル変換部１３１はシフト
レジスタ１３２，１３３，ラッチ１３４より構成され
る。シリアル入力画像データはシフトレジスタ１３２，
１３３に順次保持される。

【００９８】シフトレジスタ１３２，１３３は夫々８ビ
ットずつ有し、１６ビットの入力画像データが保持され
る。シフトレジスタ１３２，１３３は１ビットおきにラ
ッチ１３４に接続される。ラッチ１３４は８ビットのデ
ータを保持する構成とされ、シフトレジスタ１３２，１
３３に保持されたデータを間引きしつつ、パラレルデー
タに変換し、メモリ部１３５に供給する。

【００９９】メモリ部１３５はデータ部１３６，ローア
ドレス入力部１３７，カラムアドレス入力部１３８を有
する。シリアル／パラレル変換部１３１の出力変換デー
タはデータ部１３６に供給され、ローアドレス入力部１
３７，カラムアドレス入力部１３８に供給されるアドレ
スに応じて書込み、読出しが行なわれる。

【０１００】読出されたデータはパラレル／シリアル変
換部１３９に供給され、シリアルデータに変換され表示
部に供給される。

【０１０１】また、メモリ部１３５のローアドレス入力
部１３７及びカラムアドレス入力部１３８にはアドレス
発生部１４０からローアドレス及びカラムアドレスが供
給される。アドレス発生部１４０はローアドレスを発生
するローアドレス発生部１４１及びカラムアドレスを発
生するカラムアドレス発生部１４２より構成される。

【０１０２】ローアドレス発生部１４１は書込みローア
ドレスを発生する書込みローアドレスカウンタ１４３及
び読出しローアドレスを発生する読出しローアドレスカ
ウンタ１４４，書込みローアドレスカウンタ１４３と読
出しローアドレスカウンタ１４４のいずれかのアドレス
を選択するセレクタ１４５より構成される。書込みロー
アドレスカウンタ１４３には端子Ｔ₃₂より水平同期信号
が供給され、水平同期信号をカウントし、カウント毎に
０→０→１→１→２→２→３→３→…→２３９→２３９
のようにアドレスをカウントアップする。また、読出し
ローアドレスカウンタ１４４には端子Ｔ₃₂より水平同期
信号が供給され、水平同期信号をカウントし、カウント
毎に０→１→２→３→…→４７９のようにアドレスをカ
ウントアップする。

【０１０３】セレクタ１４５には端子Ｔ₃₄より書込み／
読出し制御信号が供給され、書込み／読出し制御信号に
応じて書込みローアドレス又は読出しローアドレスのい
ずれか一方を選択出力し、メモリ部１３５のローアドレ
ス入力部１３７に供給する。

【０１０４】カラムアドレス発生部１４２は書込みカラ
ムアドレスを発生する書込みカラムアドレスカウンタ１
４６及び読出しカラムアドレスを発生する読出しカラム
アドレスカウンタ１４７，書込みカラムアドレスカウン
タ１４６と、読出しカラムアドレスカウンタ１４７のい
ずれかのアドレスを選択するセレクタ１４８より構成さ
れる。書込みカラムアドレスカウンタ１４６には端子Ｔ
₃₃よりドットクロックを８分周したクロックが供給さ
れ、そのクロックをカウントし、カウント毎に０→Ｘ→
１→Ｘ→２→Ｘ→３→Ｘ→…→３９→Ｘのように一周期
毎に無効となるアドレスをカウントアップする、また、
読出しカラムアドレスカウンタ１４７には端子Ｔ₃₃より
ドットクロックを８分周したクロックが供給され、この
クロックをカウントし、カウント毎に０→１→２→３→
…→７９のようにアドレスをカウントアップする。

【０１０５】セレクタ１４８には端子Ｔ₃₄より書込み／
読出し制御信号が供給され、書込み／読出し制御信号に
応じて書込みカラムアドレス又は読出しカラムアドレス
のいずれか一方を選択出力し、メモリ部１３５のカラム
アドレス入力部１３８に供給する。

【０１０６】図２３，図２４に本発明の第５実施例の動
作タイミング図を示す。図２３（Ａ）は垂直同期信号、
図２３（Ｂ）は端子Ｔ₃₂に供給される水平同期信号、図
２３（Ｃ）は端子Ｔ₃₁に供給される入力画像データ、図
２３（Ｄ）は書込みローアドレスカウンタ１４３で発生
するローアドレス、図２３（Ｅ）は端子Ｔ₃₅に供給され
る書込みイネーブル、図２３（Ｆ）は読出しローアドレ
スカウンタ１４４で発生する読出しアドレス、図２３
（Ｇ）はメモリ部１３５のデータ部１３６から読出され
る読出しデータを示す。

【０１０７】図２３（Ｃ）の数字はラインを示し、図２
３（Ｄ），図２３（Ｅ）の数字はカウント値を示し、ア
ドレスに相当する。図２３（Ｇ）に示すデータは前フレ
ームのデータで、数字はデータが書込まれていたライン
を示す。図２３（Ｇ）のデータは読み出された順に表示
装置に供給され、１ライン目から順次表示される。この
ため、表示装置の０ラインには０ラインのデータに対応
した表示、表示装置の１ラインには２ラインに対応した
表示、同様に４，６，８，１０…ラインのデータは表示
装置の２，３，４，５…ラインに表示される。

【０１０８】また、図２４（Ａ）は、端子Ｔ₃₂に供給さ
れる水平同期信号、図２４（Ｂ）は端子Ｔ₃₃に供給され
るクロックを生成するためのドットクロック、図２４
（Ｃ）は端子Ｔ₃₁に供給される入力データ、図２４
（Ｄ）はラッチ１３４のラッチタイミング信号、図２４
（Ｅ）はラッチ１３４の出力パラレルデータ、図２４
（Ｆ）は端子Ｔ₃₄に供給される書込み／読出し制御信
号、図２４（Ｇ）はメモリ部１３５に供給される書込み
アドレス、図２４（Ｈ）はメモリ部１３５に供給される
読出しアドレス、図２４（Ｉ）はメモリ部１３５の読出
しラッチタイミング信号、図２４（Ｊ）はメモリ部１３
５から読出されるデータ、図２４（Ｋ）はパラレル／シ
リアル変換部１３９の変換タイミング信号、図２４
（Ｌ）はパラレル／シリアル変換部１３９の出力データ
を示す。

【０１０９】以上のように本実施例では垂直方向は書込
みアドレスカウンタのカウンタ値を１回おきにダブらせ
てカウントし、１ラインおきに間引き、水平方向は、１
ドットおきにデータを間引き、１バイト（８ビット）分
そろったところでＲＡＭに書き込み、読出しはメモリ部
１３５よりデータを１バイト、１ライン毎に順に読出す
ことにより縮小が行なわれる。

【０１１０】

【発明の効果】上述の如く、本発明によれば、入力画像
データが記憶されるメモリ部へのアドレスの指定順序を
制御することにより画像データの出力順序を制御するこ
とにより画像データに基づいて得られる画像の左右、上
下反転、拡大縮小等の画像処理を容易に実現できる等の
特長を有する。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施例のブロック構成図である。

【図３】本発明の第１実施例の動作タイミング説明図で
ある。

【図４】本発明の第１実施例の動作説明図である。

【図５】本発明の第１実施例の動作説明図である。

【図６】本発明の第２実施例のブロック構成図である。

【図７】本発明の第３実施例のブロック構成図である。

【図８】本発明の第３実施例の動作説明図である。

【図９】本発明の第３実施例の動作説明図である。

【図１０】本発明の第４実施例のブロック構成図であ
る。

【図１１】本発明の第４実施例の動作タイミング説明図
である。

【図１２】本発明の第４実施例の動作タイミング説明図
である。

【図１３】本発明の第４実施例の動作タイミング説明図
である。

【図１４】本発明の第４実施例の動作説明図である。

【図１５】本発明の第４実施例の動作説明図である。

【図１６】本発明の第４実施例の動作説明図である。

【図１７】本発明の第４実施例の動作説明図である。

【図１８】本発明の第４実施例の動作説明図である。

【図１９】本発明の第４実施例のシリアル／パラレル変
換部の変形例の構成図である。

【図２０】拡大時の表示ドット説明図である。

【図２１】本発明の第４実施例のシリアル／パラレル変
換部の変形例の動作説明図である。

【図２２】本発明の第５実施例のブロック構成図であ
る。

【図２３】本発明の第５実施例の動作タイミング説明図
である。

【図２４】本発明の第５実施例の動作タイミング説明図
である。

【図２５】背面投影表示装置の構成図である。

【図２６】直視型液晶パネルを用いたマルチ表示装置の
構成図である。

【符号の説明】

１メモリ部２アドレス発生部３アドレス制御部１１シリアル／パラレル変換部１２メモリ部１３データ部１４ローアドレス入力部１５カラムアドレス入力部１６パラレル／シリアル変換部１７書込みアドレス発生部１８読出しアドレス発生部２１書込みカラムアドレス発生部２２書込みローアドレス発生部２３，２５アップカウンタ２４，２６ダウンカウンタ２７カラムアドレス制御部２８ローアドレス制御部

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０９Ｇ 3/20 Ｒ 9378−5Ｇ 5/36 ５２０Ｋ 9471−5ＧＨ０４Ｎ 1/387 9/74 Ｚ 9191−5ＬＧ０６Ｆ 15/68 ３１０Ｊ

Claims

【特許請求の範囲】

【請求項１】入力画像データを記憶するメモリ部
（１）と、前記メモリ部（１）内の前記入力画像データの記憶位置
を指定するアドレスを発生し、前記メモリ部（１）に供
給するアドレス発生部（２）と、前記アドレス発生部（２）を制御し、前記アドレス発生
部（２）で発生されるアドレスの指定順序を制御するこ
とにより、前記入力画像データの出力順序を制御するア
ドレス制御部（３）とを有し、前記入力画像データに応じて得られる画像の表示変換処
理を行なうことを特徴とする画像データ処理装置。
【請求項２】前記アドレス制御部（３）は書込みアド
レスを制御することにより前記画像データの出力順序を
制御することを特徴とする請求項１記載の画像データ処
理装置。
【請求項３】前記アドレス制御部（３）は読出しアド
レスを制御することにより前記画像データの出力順序を
制御することを特徴とする請求項１記載の画像データ処
理装置。
【請求項４】前記アドレス制御部（３）は前記画像デ
ータの走査方向及び副走査方向のデータのアドレスを制
御することにより、前記画像データに応じた画像の反転
及び回転を行なうことを特徴とする請求項１乃至３のい
ずれか一項記載の画像データ処理装置。
【請求項５】前記入力画像データを夫々隣接する一方
向の複数のアドレスに分配するデータ分配手段（９９）
を有し、該データ分配手段によって分配された入力画像
データを前記アドレス制御部（７１，７２）により前記
アドレスを制御して、前記メモリ部（８３〜８６）に前
記データ分配手段（９９）の分配方向に直交する方向で
同一のアドレスを複数回アクセスしつつ、このデータの
書込み又は読み出しを行なうことにより前記入力画像デ
ータに応じた画面の拡大を行なうことを特徴とする請求
項１乃至４のいずれか一項記載の画像データ処理装置。
【請求項６】前記入力画像データを一方向に複数のデ
ータより一のデータを合成するデータ合成手段（１０
３）を有し、該データ合成手段（１０３）によって合成
されたデータを前記アドレス制御部（１４０）により前
記メモリ部（１３５）の前記データ合成手段（１０３）
の合成方向に直交する方向のアドレスに一ラインおきに
アクセスしつつ、データの書込み又は読み出しを行なう
ことにより前記入力画像データに応じた画面の縮小を行
なうことを特徴とする請求項１乃至４のいずれか一項記
載の画像データ処理装置。
【請求項７】前記入力画像データを前記入力画像デー
タの階調に応じて予め設定された複数のドットの輝度を
制御するデータに変換するデータ変換手段（１２１〜１
３０）を有し、前記データ変換手段（１２１〜１３０）
により変換されたデータを前記メモリ（３）の入力デー
タとすることを特徴とする請求項１乃至５記載の画像デ
ータ処理装置。