JPH07153200A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 テープ上のイレース区間消し残り信号による
ＰＬＬの誤動作等を抑制し、記録区間の正規再生信号へ
の引き込みを瞬時に行う。 【構成】 構成要素１３０，１４０，１５０からなる通
常のＰＬＬ回路の、基準入力となるデータ列信号のエン
ベロープを検出するエンベロープ検出手段１１０と、デ
ータ列信号の有無を示す制御コードを検出する制御コー
ド検出手段２００と、ＶＣＯ１５０の生成クロックの周
波数をホールドするホールド手段１６０とを備え、デー
タ列信号の有無を検出し、エンベロープ期間にのみデー
タ列信号の伝送の有無を示す制御コードを有効とし、有
効な検出結果に基づいて、データ列信号が伝送される場
合には、復調クロックとデータ列信号との位相差に応じ
たループの制御を行い、データ列信号が伝送されない場
合には、イレース区間直前のＶＣＯ生成クロック周波数
をホールドする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロックが重畳された
データ列信号（例えばＤＡＴ、ＤＣＣ等のディジタル・
オーディオ機器における再生信号）を復調するために、
データ列信号に位相と周波数が同期した復調クロックを
発生させるＰＬＬ回路に関するものである。

【０００２】

【従来の技術】図８は従来の復調クロック生成用ＰＬＬ
回路の例を示す図である。

【０００３】１５０はＶＣＯであり、ループ・フィルタ
１４０の出力する制御データに応じた周波数の信号を生
成する。１３０は位相比較器であり、データ列信号１０
０を基準入力とし、復調クロック１５１を可変入力とし
て、両者の位相を比較し、データ列信号に対して復調ク
ロックの位相が進んだ場合に、ＶＣＯ１５０の周波数を
下げる指示をする制御データを出力し、逆に、データ列
信号に対して復調クロックの位相が遅れた場合には、Ｖ
ＣＯ１５０の周波数を上げる指示をする制御データを出
力する。１４０はループ・フィルタであり、位相比較器
１３０の出力データの急激な変化を平滑化し、ＶＣＯ１
５０に平滑な制御データとして印加する。

【０００４】上述のように構成された復調クロック生成
用ＰＬＬ回路は、データ列信号１００に対して復調クロ
ック１５１の位相が遅れたとき、ＶＣＯ１５０の周波数
を上げるよう動作し、復調クロック１５１とデータ列信
号１００との位相差を減少させる。逆に、データ列信号
１００に対して復調クロック１５１の位相が進んだとき
には、ＶＣＯ１５０の周波数を下げるよう動作し、復調
クロック１５１とデータ列信号１００との位相差を減少
させる。

【０００５】このように、復調クロック１５１とデータ
列信号１００との位相差が減少するように動作し、この
動作が少しずつ繰り返されて、位相差がなくなるとルー
プ・フィルタ１４０の出力制御データの値が一定とな
る。この状態をロック状態と呼び、ロック状態に引き込
まれるまでの過程で、位相差が変化している状態をアン
ロック状態と呼ぶ。

【０００６】ＤＣＣ（ディジタル・コンパクト・カセッ
ト）におけるテープからの再生信号のように、クロック
が重畳されたデータ列信号を復調するには、データ列信
号からクロック成分を抽出し、前記抽出クロック成分に
基づいて発生した復調クロックによりデータを読み取る
必要がある。

【０００７】データを読み取るには、一般的にデータ列
信号の最大繰り返し周波数の２倍の周波数で、かつ、デ
ータ列信号と所定の位相関係の復調クロックが必要であ
る。

【０００８】このために、ＰＬＬ回路の位相比較器の基
準入力としてデータ列信号を、また、位相比較器の可変
入力として、ＶＣＯの出力信号をタイムベースとした復
調クロックを、それぞれ入力し、位相比較器の出力をロ
ーパス・フィルタを介してＶＣＯに印加、制御し、デー
タ列信号に位相の一致した復調クロックをＶＣＯに発生
させることが行われている。

【０００９】

【発明が解決しようとする課題】ところが、位相比較器
の基準入力であるデータ列信号が入力されないときに
は、例えば基準入力にノイズがのる等の原因によって、
ＰＬＬは本来ロックするべき周波数とは異なる周波数で
自走し、その後に正規のデータ列信号が入力されたとき
に瞬時にロックすることが困難になるという問題があっ
た。

【００１０】あるいはまた、位相比較器の基準入力に不
正規な信号が入力された場合（例えばＤＣＣのＡＵＸチ
ャンネルにおけるイレース区間で消し残り信号が再生さ
れた場合）、ＰＬＬは不正規な入力信号（イレース区間
の消し残り信号）に追従、ロックし、その後に正規のデ
ータ列信号が入力された時に瞬時にロックすることが困
難になるという問題があった。

【００１１】ここで、ＤＣＣのＡＵＸチャンネルにおけ
るイレース区間の消し残り信号による問題に関し詳しく
説明する。

【００１２】図９はディジタル・コンパクト・カセット
（ＤＣＣ）のＡＵＸデータフォーマットを示す図であ
る。

【００１３】データはフレームを一単位として扱い、１
フレームは４ブロックで構成され、また、１ブロック
は、５１シンボルのデータで構成される。

【００１４】８−１０変調を施して記録を行うので、記
録されるデータは、１シンボル当たり１０ビットとな
り、よって１ブロックは５１０ビットで構成される。

【００１５】ブロック先頭の３シンボルをヘッダ、その
後に続く４８シンボルをボディと呼ぶ。

【００１６】ヘッダは、１シンボル目と３シンボル目
が、ＰＬＬで生成するクロックの回復を容易にするため
のＰＬＬパターン、２シンボル目は、ブロックの先頭を
示すブロックシンクパターンである。

【００１７】ＡＵＸには、操作性の向上を図るための各
種コード（時間、曲番等）を記録するが、これらコード
の中で、高速サーチ（選曲）に必要な情報（マーカ）
は、ＡＵＸデータのエンベロープ波形を用いる。

【００１８】エンベロープ波形にはノーマル・フレーム
と、ラベル・フレームがあって、ノーマル・フレーム
は、ＡＵＸデータを記録する区間と、イレース区間（無
記録部分）とがフレームの半分の周期で繰り返す。

【００１９】イレース区間にあたるブロックは、ヘッダ
（ブロック先頭の３シンボル）のみ記録し、続く４８シ
ンボルのボディを無記録にするようにしている。

【００２０】一方、ラベル・フレームはＡＵＸデータを
フレームのすべての部分に記録するフレームである。

【００２１】こうすることによって、図１０に示すよう
に、高速サーチ時には、ＡＵＸのエンベロープ検出を行
うことにより、２種類のフレーム（ノーマル・フレーム
とラベル・フレーム）の識別が可能となり、これらを組
み合わせて、スタートマーカ、リードイン領域、リード
アウト領域、等に用いる。

【００２２】さて、通常再生に関しては、ラベル・フレ
ームと、ノーマル・フレームの記録区間において、デー
タを読みとるための復調クロックをＰＬＬで生成し、こ
れを用いてビット毎のデータを打ち抜いてやる必要があ
る。

【００２３】また、打ち抜き後のデータを復調する際に
は、１０ビット（１シンボル）毎のデータの区切りをみ
つける必要があり、そのために、ブロックＳＹＮＣパタ
ーンを正しく検出する必要がある。

【００２４】よって、イレース区間に続く、記録区間に
おいては、ブロックＳＹＮＣパターンを正しく検出する
ため、先頭１０ビットのＰＬＬパターンの期間にロック
する必要がある。

【００２５】特に問題となるのは、ＡＵＸをオーバーラ
イトしたテープを再生する場合である。

【００２６】従来のコンパクトカセットは、記録を行う
前に、あらかじめ消去ヘッドで、前に記録されていた信
号を消去するが、ＤＣＣにおいては、記録された信号を
消去せず、オーバーライトを行う。

【００２７】つまり、前に書かれていた信号は、次に書
かれた信号で消去される。この場合、新たに記録したＡ
ＵＸの、イレース区間では、前に記録を行った信号が完
全には消去されず、いわゆる消し残りが発生する。

【００２８】また、ＤＣＣにおいては、テープスピード
が毎秒４．７６ｃｍ±３％と規定されているので、前の
記録と、新たな記録との間で、最大６％のビットレート
差が生じる可能性がある。

【００２９】よって、オーバーライトしたテープを再生
した時に、イレース区間で、ビットレート差のある消し
残り信号に、ＰＬＬが引っ張られ、周波数が大きくずれ
ないようにする必要がある。

【００３０】イレース区間でＰＬＬがふられると、イレ
ース区間に続く記録区間において、先頭１０ビットのＰ
ＬＬパターンの期間にロックすることが困難になるから
である。

【００３１】図１１に、ワーストケースの例を示す。こ
れは、１回目の記録が規格値に対して＋３％、２回目の
記録が規格値に対して−３％の場合である。

【００３２】このテープを再生した時のＰＬＬの動作を
図１２に示す。２回目に記録したノーマル・フレームの
記録区間では規格値に対して−３％のビットレートなの
で、ＰＬＬの周波数（ＶＣＯ発振周波数）はこれに応じ
て、センタービットレートにロックしている時の周波数
に対して−３％の周波数でロックしている。

【００３３】一方、イレース区間の消し残り信号は規格
値に対して＋３％のビットレートなので、ＰＬＬの周波
数（ＶＣＯ発振周波数）はこれに応じて、センタービッ
トレートにロックしている時の周波数に対して＋３％の
周波数に追従し、本来ロックするべき周波数に対して＋
６％の周波数にふらる。

【００３４】この後の記録区間においては、ブロック先
頭の１０ビットのＰＬＬパターンでＰＬＬが−３％のビ
ットレートにロックしないと、ＰＬＬパターンに続くブ
ロックシンクパターンを検出出来なくなり１ブロック分
のデータを再生出来なくなる。

【００３５】上述のような問題は、ＰＬＬ回路の周波数
応答の改善によって解決することができるが、従来のよ
うに位相比較器のみで制御を行うＰＬＬ回路には、これ
を満足させるに十分な周波数応答能力を持ったものが無
かった。

【００３６】本発明は上記従来の問題を解決するもので
ある。

【００３７】

【課題を解決するための手段】上記課題を解決するため
に本発明のＰＬＬ回路は、 （１）ＶＣＯの出力信号をタイムベースとした復調クロ
ックと、データ列信号との位相を比較し、位相差に応じ
た信号を出力する位相比較器と、前記位相比較器の出力
信号を平滑化するループ・フィルタと、前記ループ・フ
ィルタの出力に応じて周波数および位相が制御される前
記ＶＣＯと、前記データ列信号の振幅を検出し、エンベ
ロープの有無を判定するエンベロープ検出手段と、前記
ＶＣＯの生成するクロックの周波数をホールドするホー
ルド手段とを備え、前記エンベロープ検出手段によって
エンベロープ有りと判定された場合には、前記復調クロ
ックと前記データ列信号との位相差に応じたループの制
御を行い、前記エンベロープ検出手段によってエンベロ
ープ無しと判定された場合には、前記ＶＣＯの生成する
クロックの周波数をホールドする構成としたものであ
る。

【００３８】（２）ＶＣＯの出力信号をタイムベースと
した復調クロックと、データ列信号との位相を比較し、
位相差に応じた信号を出力する位相比較器と、前記位相
比較器の出力信号を平滑化するループ・フィルタと、前
記ループ・フィルタの出力に応じて周波数および位相が
制御される前記ＶＣＯと、前記データ列信号の伝送（記
録）の有無を示す制御コードを検出する制御コード検出
手段と、前記ＶＣＯの生成するクロックの周波数をホー
ルドするホールド手段とを備え、前記データ列信号が伝
送される期間においては、前記復調クロックと前記デー
タ列信号との位相差に応じたループの制御を行い、前記
データ列信号が伝送されない期間においては、前記ＶＣ
Ｏの生成するクロックの周波数をホールドする構成とし
たものである。

【００３９】（３）ＶＣＯの出力信号をタイムベースと
した復調クロックと、データ列信号との位相を比較し、
位相差に応じた信号を出力する位相比較器と、前記位相
比較器の出力信号を平滑化するループ・フィルタと、前
記ループ・フィルタの出力に応じて周波数および位相が
制御される前記ＶＣＯと、前記データ列信号の振幅を検
出し、エンベロープの有無を判定するエンベロープ検出
手段と、前記データ列信号の伝送（記録）の有無を示す
制御コードを検出する制御コード検出手段と、前記ＶＣ
Ｏの生成するクロックの周波数をホールドするホールド
手段とを備え、前記エンベロープ検出手段によってエン
ベロープ有りと判定された場合にのみ前記制御コード検
出手段の検出結果を有効とし、前記有効な制御コード
が、前記データ列信号が伝送されることを示す場合に
は、前記復調クロックと前記データ列信号との位相差に
応じたループの制御を行い、前記有効な制御コードが、
前記データ列信号が伝送されないことを示す場合には、
前記ＶＣＯの生成するクロックの周波数をホールドする
構成としたものである。

【００４０】

【作用】上記の構成により本発明は、 （１）入力データ列信号の振幅を検出し、エンベロープ
の有無を判定するエンベロープ検出手段の検出結果に基
づいて、エンベロープ有りと判定された場合には、復調
クロックとデータ列信号との位相差に応じたループの制
御を行うよう作用し、エンベロープ無しと判定された場
合には、ＶＣＯの生成するクロックの周波数をホールド
するように作用する。

【００４１】（２）データ列信号の伝送（記録）の有無
を示す制御コードの検出結果に基づいて、データ列信号
が伝送される場合に復調クロックとデータ列信号との位
相差に応じたループの制御を行うよう作用し、データ列
信号が伝送されない場合にＶＣＯの生成するクロックの
周波数をホールドするように作用する。

【００４２】（３）入力データ列信号の振幅を検出し、
エンベロープの有無を判定するエンベロープ検出手段に
よってエンベロープ有りと判定された場合にのみ、制御
コード検出手段の検出結果を有効とし、前記有効な制御
コード検出結果に基づいて、データ列信号が伝送される
ことを示す場合には復調クロックとデータ列信号との位
相差に応じたループの制御を行うよう作用し、データ列
信号が伝送されないことを示す場合には、ＶＣＯの生成
するクロックの周波数をホールドするように作用する。

【００４３】

【実施例】以下に、本発明の一実施例であるクロックが
重畳されたデータ列信号から、このデータ列信号に位相
と周波数が同期した復調クロックを発生させるＰＬＬ回
路について、図面とともに説明する。

【００４４】図１は本発明の第１の実施例におけるＰＬ
Ｌ回路の構成を示すブロック図である。なお、図１にお
ける１３０，１４０，１５０は図８の従来例で説明した
構成要素と同様のものであるので、その説明は省略す
る。図１において、１００はＰＬＬ回路への基準入力で
あるデータ列信号、１１０はデータ列信号１００のエン
ベロープを検出するエンベロープ検出手段、１２０はエ
ンベロープ検出信号１１１に基づいてデータ列信号１０
０の符号ビットを“１”あるいは“０”に固定する符号
固定手段、１６０は予め定められた条件を満たしたとき
にＶＣＯ１５０の生成するクロックの周波数をホールド
するためのホールド手段であり、詳細な動作説明を以下
に行う。

【００４５】はじめに、ＰＬＬ回路に正規のデータ列信
号が入力されている場合の動作について説明する。

【００４６】図１のように構成したＰＬＬ回路は、復調
クロック１５１の周波数が、本来ロックすべき周波数
（一般に、データ列信号の最大繰り返し周波数の２倍の
周波数）に比べて高い場合、位相比較器１３０はＶＣＯ
１５０の生成するクロックを下げるように制御するため
のデータを出力する。ループ・フィルタ１４０は、位相
比較器１３０の出力データの急激な変化を平滑化した
後、（ＶＣＯ１５０の生成するクロック周波数を下げる
ための）補正値としてＶＣＯ１５０に与える。ＶＣＯ１
５０は、補正値１４１に応じて復調クロック１５１の周
波数を下げ、この動作が少しずつ繰り返されて、復調ク
ロックが本来ロックすべき周波数に収束する。

【００４７】一方、復調クロック１５１の周波数が、本
来ロックすべき周波数（一般に、データ列信号の最大繰
り返し周波数の２倍の周波数）に比べて低い場合、位相
比較器１３０はＶＣＯ１５０の生成するクロックを上げ
るように制御するためのデータを出力する。ループ・フ
ィルタ１４０は、位相比較器１３０の出力データの急激
な変化を平滑化した後、（ＶＣＯ１５０の生成するクロ
ック周波数を上げるための）補正値としてＶＣＯ１５０
に与える。ＶＣＯ１５０は、補正値１４１に応じて復調
クロック１５１の周波数を上げ、この動作が少しずつ繰
り返されて、復調クロックが本来ロックすべき周波数に
収束する。

【００４８】つまり、復調クロック１５１とデータ列信
号１００との周波数および位相差が減少するように動作
し、位相差がなくなると、ループ・フィルタ１４０の出
力制御データの値が一定となり、この時点で復調クロッ
ク１５１は、データ列信号１００の最大繰り返し周波数
の２倍の周波数で、かつ、データ列信号１００と所定の
位相関係となって安定する。

【００４９】上述したように、正規のデータ列信号が入
力されている場合には、本発明のＰＬＬ回路は、従来の
ＰＬＬ回路と同様の動作をする。

【００５０】次に、入力信号が正規のデータ列信号でな
い場合について説明する。特にここで問題とするのは、
「発明が解決しようとする課題」の項で説明したよう
に、ディジタル・コンパクト・カセット（ＤＣＣ）の再
生ＰＬＬに関するもので、ＤＣＣのＡＵＸチャンネルの
イレース区間消し残り信号が再生された場合である。

【００５１】エンベロープ検出手段１１０は、ＡＵＸ再
生信号の振幅値を検出し、これに基づいて、予め定めら
れた時間内における再生信号の振幅ピークレベルを検出
し、振幅ピークレベルと現在の再生信号の振幅値とを比
較することによって、エンベロープの有無を検出する。
これによってエンベロープ検出手段１１０は、記録区間
ではエンベロープ有りと判定し、出力信号“env”１１
１を論理レベル“１”する。

【００５２】一方、エンベロープ検出手段１１０は、イ
レース区間の消し残り信号は、記録区間に比べ振幅値が
小さいので、エンベロープ無しと判定し、出力信号“en
v”１１１を論理レベル“０”にする。

【００５３】符号固定手段１２０は、エンベロープ検出
信号１１１が“０”の場合には、入力されたデータ列信
号１００をそのまま出力し、“１”の場合には、データ
列信号１００の符号ビットをエンベロープ検出信号１１
１が“１”になる直前の値に固定して出力する。

【００５４】これにより、符号固定手段１２０の出力信
号１２１は、エンベロープ検出信号１１１が“１”のと
きには符号が変化しなくなるので、ゼロクロスが発生し
ない。

【００５５】以降、位相比較器１３０、ループ・フィル
タ１４０、ＶＣＯ１５０は、従来のＰＬＬと同様の動作
する。

【００５６】ただし、位相比較器１３０は入力信号１２
１のゼロクロスが発生したときにのみ位相比較動作を行
うので、エンベロープ検出信号１１１が“１”の場合に
は、前述のようにゼロクロスが発生しなくなるので位相
比較は行われず、よって、エンベロープ検出信号１１１
が“１”になる直前のゼロクロス発生時の位相比較結果
が保持される。

【００５７】位相比較結果１３１が保持されている間
（位相比較結果１３１が同値の間）は、ＶＣＯ１５０に
与える補正値１４１も同値が保持されるため、ＶＣＯ１
５０の周波数は一定となる。

【００５８】以上のように、本発明の第１の実施例であ
るＰＬＬ回路は、イレース区間において、直前の記録区
間のＶＣＯ周波数を保持するよう動作するので、イレー
ス区間に続く記録区間先頭で、迅速に引き込みを完了す
る。

【００５９】図２は本発明の第２の実施例におけるＰＬ
Ｌ回路の構成を示すブロック図である。図１で説明した
第１の実施例との構成上の違いは、エンベロープ検出手
段１１０に代えて復調部に設けられる制御コード検出手
段２００を用いる構成とした点である。図２において、
１００はＰＬＬ回路への基準入力であるデータ列信号、
１２０は制御コード検出信号“det88”２０１に基づい
てデータ列信号１００の符号ビットを“１”あるいは
“０”に固定する符号固定手段、２００はデータ列信号
１００の伝送（記録）の有無を示す制御コードを検出す
る制御コード検出手段、１６０は予め定められた条件を
満たしたときにＶＣＯ１５０の生成するクロックの周波
数をホールドするためのホールド手段であり、詳細な動
作説明を以下に行う。

【００６０】はじめに、ＰＬＬ回路に正規のデータ列信
号が入力されている場合の動作について説明する。

【００６１】図２のように構成したＰＬＬ回路は、復調
クロック１５１の周波数が、本来ロックすべき周波数
（一般に、データ列信号の最大繰り返し周波数の２倍の
周波数）に比べて高い場合、位相比較器１３０はＶＣＯ
１５０の生成するクロックを下げるように制御するため
のデータを出力する。ループ・フィルタ１４０は、位相
比較器１５０の出力データの急激な変化を平滑化した
後、（ＶＣＯ１５０の生成するクロック周波数を下げる
ための）補正値としてＶＣＯ１５０に与える。ＶＣＯ１
５０は、補正値１４１に応じて復調クロック１５１の周
波数を下げ、この動作が少しずつ繰り返されて、復調ク
ロックが本来ロックすべき周波数に収束する。

【００６２】一方、復調クロック１５１の周波数が、本
来ロックすべき周波数（一般に、データ列信号の最大繰
り返し周波数の２倍の周波数）に比べて低い場合、位相
比較器１３０はＶＣＯ１５０の生成するクロックを上げ
るように制御するためのデータを出力する。ループ・フ
ィルタ１４０は、位相比較器１３０の出力データの急激
な変化を平滑化した後、（ＶＣＯ１５０の生成するクロ
ック周波数を上げるための）補正値としてＶＣＯ１５０
に与える。ＶＣＯ１５０は、補正値１４１に応じて復調
クロック１５１の周波数を上げ、この動作が少しずつ繰
り返されて、復調クロックが本来ロックすべき周波数に
収束する。

【００６３】つまり、復調クロック１５１とデータ列信
号１００との周波数および位相差が減少するように動作
し、位相差がなくなると、ループ・フィルタ１４０の出
力制御データの値が一定となり、この時点で復調クロッ
ク１５１は、データ列信号１００の最大繰り返し周波数
の２倍の周波数で、かつ、データ列信号１００と所定の
位相関係となって安定する。

【００６４】上述したように、正規のデータ列信号が入
力されている場合には、本発明のＰＬＬ回路は、従来の
ＰＬＬ回路と同様の動作をする。

【００６５】次に、入力信号が正規のデータ列信号でな
い場合について説明する。特にここで問題とするのは、
「発明が解決しようとする課題」の項で説明したよう
に、ディジタル・コンパクト・カセット（ＤＣＣ）の再
生ＰＬＬに関するもので、ＤＣＣのＡＵＸチャンネルの
イレース区間消し残り信号が再生された場合である。

【００６６】制御コード検出手段２００は復調部にあっ
て、データ列信号１００の記録の有無を示す制御コード
を検出する。

【００６７】ＤＣＣのフォーマットでは図９に示すよう
に、ヘッダの１シンボル目と３シンボル目は、ＰＬＬで
生成するクロックの回復を容易にするため、１ビット毎
に極性の反転するＰＬＬパターンが記録される。

【００６８】つまり、０で始まり０１０１０１・・・ と続
く１０ビットパターンと、１で始まり１０１０１０・・・
と続く１０ビットパターンの２種類が存在し、これら２
つのＰＬＬパターンは、“ボディの記録の有無”を示す
役割も持っている。

【００６９】１シンボル目のＰＬＬパターンは、直前の
ボディの“記録の有無”を示し、３シンボル目のＰＬＬ
パターンは、続くボディの“記録の有無”を示す。

【００７０】０で始まるＰＬＬパターンは、ボディが記
録されていることを示し、このＰＬＬパターンは、８−
１０変調を行う前の、元のデータが１０進数の３３であ
ることから、“３３パターン”と呼ばれる。

【００７１】一方、１で始まるＰＬＬパターンは、ボデ
ィが記録されていないことを示し、このＰＬＬパターン
は、同様に、１０進数の８８であることから、“８８パ
ターン”と呼ばれる。

【００７２】上述のフォーマットにより、イレース区間
直前では、必ず、ブロックシンクパターンに続く８８パ
ターンが記録される。

【００７３】よって再生時には、ブロックシンクパター
ンに続く８８パターンを検出することによって、次のボ
ディは記録されていないこと（イレース区間であるこ
と）を直前に知ることができる。

【００７４】制御コード検出手段２００は、ブロックシ
ンクパターンを検出し、次に続くＰＬＬパターンが８８
パターンであった場合に、次がイレース区間であること
を示す信号、“det88”を論理レベル“１”にする。

【００７５】ただし、イレース区間の消し残り信号の中
に、ブロックシンクパターン、およびこれに続く８８パ
ターンが存在する可能性があるので、信頼性を上げるた
めに、エンベロープ検出結果と併用する。

【００７６】上述のように、制御コード検出結果を採用
するので、イレース区間の消し残り信号に含まれる制御
コードによってホールド信号が“１”になることはな
い。

【００７７】符号固定手段１２０は、制御コード検出信
号２０１が“０”の場合には、入力されたデータ列信号
１００をそのまま出力し、“１”の場合には、データ列
信号１００の符号ビットを制御コード検出信号２０１が
“１”になる直前の値に固定して出力する。

【００７８】これにより、符号固定手段１２０の出力信
号１２１は、制御コード検出信号２０１が“１”の時に
は符号が変化しなくなるので、ゼロクロスが発生しな
い。

【００７９】以降、位相比較器１３０、ループ・フィル
タ１４０、ＶＣＯ１５０は、従来のＰＬＬ回路と同様の
動作する。

【００８０】ただし、位相比較器１３０は入力信号１２
１のゼロクロスが発生したときにのみ位相比較動作を行
うので、制御コード検出信号２０１が“１”の場合に
は、前述のようにゼロクロスが発生しなくなるので位相
比較は行われず、よって、制御コード検出信号２０１が
“１”になる直前のゼロクロス発生時の位相比較結果が
保持される。

【００８１】位相比較結果１３１が保持されている間
（位相比較結果１３１が同値の間）は、ＶＣＯ１５０に
与える補正値１４１も同値が保持されるため、ＶＣＯ１
５０の周波数は一定となる。

【００８２】以上のように、本発明の第２の実施例であ
るＰＬＬ回路は、イレース区間において、直前の記録区
間のＶＣＯ周波数を保持するよう動作するので、イレー
ス区間に続く記録区間先頭で、迅速に引き込みを完了す
る。

【００８３】図３は本発明の第３の実施例におけるＰＬ
Ｌ回路の構成を示すブロック図である。本実施例は第１
の実施例のエンベロープ検出手段１１０と第２の実施例
における制御コード検出手段２００を共に用いた構成と
したものである。図３において、１００はＰＬＬ回路へ
の基準入力であるデータ列信号、１１０はデータ列信号
のエンベロープを検出するエンベロープ検出手段、３０
０はエンベロープ検出手段の検出結果１１１と、制御コ
ード検出手段２００の制御コード検出信号（det88）２
０１に基づいてホールド信号３０１を生成するホールド
信号生成手段、１２０はホールド信号３０１に基づいて
データ列信号１００の符号ビットを“１”あるいは
“０”に固定する符号固定手段、２００はデータ列信号
１００の伝送（記録）の有無を示す制御コードを検出す
る制御コード検出手段、１６０は予め定められた条件を
満たしたときにＶＣＯ１５０の生成するクロックの周波
数をホールドするためのホールド手段であり、詳細な動
作説明を以下に行う。

【００８４】はじめに、ＰＬＬ回路に正規のデータ列信
号が入力されている場合の動作について説明する。

【００８５】図３のように構成したＰＬＬ回路は、復調
クロック１５１の周波数が、本来ロックすべき周波数
（一般に、データ列信号の最大繰り返し周波数の２倍の
周波数）に比べて高い場合、位相比較器１３０はＶＣＯ
１５０の生成するクロックを下げるように制御するため
のデータを出力する。ループ・フィルタ１４０は、位相
比較器１３０の出力データの急激な変化を平滑化した
後、（ＶＣＯ１５０の生成するクロック周波数を下げる
ための）補正値としてＶＣＯ１５０に与える。ＶＣＯ１
５０は、補正値１４１に応じて復調クロック１５１の周
波数を下げ、この動作が少しずつ繰り返されて、復調ク
ロックが本来ロックすべき周波数に収束する。

【００８６】一方、復調クロック１５１の周波数が、本
来ロックすべき周波数（一般に、データ列信号の最大繰
り返し周波数の２倍の周波数）に比べて低い場合、位相
比較器１３０はＶＣＯ１５０の生成するクロックを上げ
るように制御するためのデータを出力する。ループ・フ
ィルタ１４０は、位相比較器１３０の出力データの急激
な変化を平滑化した後、（ＶＣＯ１５０の生成するクロ
ック周波数を上げるための）補正値としてＶＣＯ１５０
に与える。ＶＣＯ１５０は、補正値１４１に応じて復調
クロック１５１の周波数を上げ、この動作が少しずつ繰
り返されて、復調クロックが本来ロックすべき周波数に
収束する。

【００８７】つまり、復調クロック１５１とデータ列信
号１００との周波数および位相差が減少するように動作
し、位相差がなくなると、ループ・フィルタ１４０の出
力制御データの値が一定となり、この時点で復調クロッ
ク１５１は、データ列信号１００の最大繰り返し周波数
の２倍の周波数で、かつ、データ列信号１００と所定の
位相関係となって安定する。

【００８８】上述したように、正規のデータ列信号が入
力されている場合には、本発明のＰＬＬは、従来のＰＬ
Ｌと同様の動作をする。

【００８９】次に、入力信号が正規のデータ列信号でな
い場合について説明する。特にここで問題とするのは、
「発明が解決しようとする課題」の項で説明したよう
に、ディジタル・コンパクト・カセット（ＤＣＣ）の再
生ＰＬＬに関するもので、ＤＣＣのＡＵＸチャンネルの
イレース区間消し残り信号が再生された場合である。

【００９０】エンベロープ検出手段１１０は、ＡＵＸ再
生信号の振幅値を検出し、これに基づいて、予め定めら
れた時間内における再生信号の振幅ピークレベルを検出
し、振幅ピークレベルと現在の再生信号の振幅値とを比
較することによって、エンベロープの有無を検出する。

【００９１】これによってエンベロープ検出手段１１０
は、記録区間ではエンベロープ有りと判定し、出力信号
“env”１１１を論理レベル“１”する。

【００９２】一方、エンベロープ検出手段１１０は、イ
レース区間の消し残り信号は、記録区間に比べ振幅値が
小さいので、エンベロープ無しと判定し、出力信号“en
v”１１０を論理レベル“０”にする。

【００９３】制御コード検出手段２００は復調部にあっ
て、データ列信号１００の記録の有無を示す制御コード
を検出する。

【００９４】ＤＣＣのフォーマットでは図９に示すよう
に、ヘッダの１シンボル目と３シンボル目は、ＰＬＬで
生成するクロックの回復を容易にするため、１ビット毎
に極性の反転するＰＬＬパターンが記録される。

【００９５】つまり、０で始まり０１０１０１・・・ と続
く１０ビットパターンと、１で始まり１０１０１０・・・
と続く１０ビットパターンの２種類が存在し、これら２
つのＰＬＬパターンは、“ボディの記録の有無”を示す
役割も持っている。

【００９６】１シンボル目のＰＬＬパターンは、直前の
ボディの“記録の有無”を示し、３シンボル目のＰＬＬ
パターンは、続くボディの“記録の有無”を示す。

【００９７】０で始まるＰＬＬパターンは、ボディが記
録されていることを示し、このＰＬＬパターンは、８−
１０変調を行う前の、元のデータが１０進数の３３であ
ることから、“３３パターン”と呼ばれる。

【００９８】一方、１で始まるＰＬＬパターンは、ボデ
ィが記録されていないことを示し、このＰＬＬパターン
は、同様に、１０進数の８８であることから、“８８パ
ターン”と呼ばれる。

【００９９】上述のフォーマットにより、イレース区間
直前では、必ず、ブロックシンクパターンに続く８８パ
ターンが記録される。

【０１００】よって再生時には、ブロックシンクパター
ンに続く８８パターンを検出することによって、次のボ
ディは記録されていないこと（イレース区間であるこ
と）を直前に知ることができる。

【０１０１】制御コード検出手段２００は、ブロックシ
ンクパターンを検出し、次に続くＰＬＬパターンが８８
パターンであった場合に、次がイレース区間であること
を示す制御コード検出信号、“det88”を論理レベル
“１”にする。

【０１０２】ただし、イレース区間の消し残り信号の中
に、ブロックシンクパターン、およびこれに続く８８パ
ターンが存在する可能性があるので、信頼性を上げるた
めに、エンベロープ検出結果と併用する。

【０１０３】エンベロープ検出手段１１０によってエン
ベロープの有無が検出され、制御コード検出手段２００
によってイレース区間が検出されるので、ホールド信号
生成手段３００は、これらを組み合わせることによりホ
ールド信号を生成する。

【０１０４】ホールド信号生成手段３００は、エンベロ
ープ検出手段１１０の出力信号 env１１１が“１”の場
合にのみ、制御コード検出手段２００の出力信号“det8
8”２０１が立ち上がる（“１”になる）タイミング
で、ホールド信号を３０１を“１”に立ち上げ、その
後、“env”１１１が立ち上がるタイミングでホールド
信号３０１を“０”に立ち下げる。

【０１０５】一方、エンベロープ検出手段１１０の出力
信号“env”１１１が“０”の時には、制御コード検出
手段２００の出力信号“det88”２０１が“１”になっ
ても、ホールド信号３０１は“０”のままにする。

【０１０６】上述のように、エンベロープが検出されて
いるときにのみ、制御コード検出結果を採用するので、
イレース区間の消し残り信号に含まれる制御コードによ
ってホールド信号が“１”になることはない。

【０１０７】符号固定手段１２０は、ホールド信号３０
１が“０”の場合には、入力されたデータ列信号１００
をそのまま出力し、“１”の場合には、データ列信号１
００の符号ビットをホールド信号３０１が“１”になる
直前の値に固定して出力する。

【０１０８】これにより、符号固定手段１２０の出力信
号１２１は、ホールド信号が“１”の時には符号が変化
しなくなるので、ゼロクロスが発生しない。

【０１０９】以降、位相比較器１３０、ループ・フィル
タ１４０、ＶＣＯ１５０は、従来のＰＬＬ回路と同様の
動作する。

【０１１０】ただし、位相比較器１３０は入力信号１２
１のゼロクロスが発生したときにのみ位相比較動作を行
うので、ホールド信号３０１が“１”の場合には、前述
のようにゼロクロスが発生しなくなるので位相比較は行
われず、よって、ホールド信号３０１が“１”になる直
前のゼロクロス発生時の位相比較結果が保持される。

【０１１１】位相比較結果１３１が保持されている間
（位相比較結果１３１が同値の間）は、ＶＣＯ１５０に
与える補正値１４１も同値が保持されるため、ＶＣＯ１
５０の周波数は一定となる。

【０１１２】以上のように、本発明の第３の実施例であ
るＰＬＬ回路は、イレース区間において、直前の記録区
間のＶＣＯ周波数を保持するよう動作するので、イレー
ス区間に続く記録区間先頭で、迅速に引き込みを完了す
る。

【０１１３】図４は本発明の第４の実施例におけるＰＬ
Ｌ回路の構成を示すブロック図である。図４において、
１００はＰＬＬ回路への基準入力であるデータ列信号、
１１０はデータ列信号１００のエンベロープを検出する
エンベロープ検出手段、３００はエンベロープ検出手段
１１０の検出結果１１１と、制御コード検出手段２００
の検出結果２０１に基づいてホールド信号３０１を生成
するホールド信号生成手段、１３０はデータ列信号１０
０と復調クロック１５１との位相を比較する位相比較
器、１４０は位相比較器１３０の出力信号１３１を平滑
化し、ＶＣＯ１５０に制御信号１４１を供給するループ
・フィルタ、１５０は制御信号１４１に応じた周波数の
クロックを生成するＶＣＯ、２００はデータ列信号１０
０の伝送（記録）の有無を示す制御コードを検出する制
御コード検出手段、１６０は予め定められた条件を満た
した時にＶＣＯ１５０の生成するクロックの周波数をホ
ールドするためのホールド手段であり、詳細な動作説明
を以下に行う。

【０１１４】図４のように構成したＰＬＬ回路の、位相
比較器１３０を除くそれぞれの構成要素（ＬＰＦ１４
０，ＶＣＯ１５０，エンベロープ検出手段１１０，ホー
ルド信号生成手段３００，制御コード検出手段 ２０
０）は、第３の実施例で説明したのと全く同様の動作を
する。

【０１１５】また、第３の実施例で示した符号固定手段
１２０は具備しない。図４のように構成したＰＬＬ回路
は、正規のデータ列信号が入力されている場合、従来の
ＰＬＬ回路、あるいは、第３の実施例に示したＰＬＬ回
路と同様の動作をする。

【０１１６】一方、入力信号が正規のデータ列信号でな
い場合、特にここで問題とするのは、「発明が解決しよ
うとする課題」の項で説明したように、ディジタル・コ
ンパクト・カセット（ＤＣＣ）の再生ＰＬＬに関するも
ので、ＤＣＣのＡＵＸチャンネルのイレース区間消し残
り信号が再生された場合の動作を以下に説明する。

【０１１７】エンベロープ検出手段１１０は、第３の実
施例で説明したように、ＡＵＸ再生信号の振幅値を検出
し、これに基づいて、予め定められた時間内における再
生信号の振幅ピークレベルを検出し、振幅ピークレベル
と現在の再生信号の振幅値とを比較することによって、
エンベロープの有無を検出する。

【０１１８】これによってエンベロープ検出手段１１０
は、記録区間ではエンベロープ有りと判定し、出力信号
“env”１１１を論理レベル“１”する。

【０１１９】一方、エンベロープ検出手段１１０は、イ
レース区間の消し残り信号は、記録区間に比べ振幅値が
小さいので、エンベロープ無しと判定し、出力信号“en
v”１１１を論理レベル“０”にする。

【０１２０】制御コード検出手段２００は、ブロックシ
ンクパターンを検出し、次に続くＰＬＬパターンが８８
パターンであった場合に、次がイレース区間であること
を示す制御コード検出信号、“det88”を論理レベル
“１”にする。

【０１２１】ただし、イレース区間の消し残り信号の中
に、ブロックシンクパターン、およびこれに続く８８パ
ターンが存在する可能性があるので、信頼性を上げるた
めに、エンベロープ検出結果と併用する。

【０１２２】エンベロープ検出手段１１０によってエン
ベロープの有無が検出され、制御コード検出手段２００
によってイレース区間が検出されるので、ホールド信号
生成手段３００は、これらを組み合わせることによりホ
ールド信号を生成する。

【０１２３】ホールド信号生成手段３００は、エンベロ
ープ検出手段１１０の出力信号“env”１１１が“１”
の場合にのみ、制御コード検出手段２００の出力信号
“det88”２０１が立ち上がる（“１”になる）タイミ
ングで、ホールド信号を３０１を“１”に立ち上げ、そ
の後、“env”１１１が立ち上がるタイミングでホール
ド信号３０１を“０”に立ち下げる。

【０１２４】一方、エンベロープ検出手段１１０の出力
信号“env ”１１１が“０”の時には、制御コード検出
手段２００の出力信号“det88”２０１が“１”になっ
ても、ホールド信号３０１は“０”のままにする。

【０１２５】上述のように、エンベロープが検出されて
いる時にのみ、制御コード検出結果を採用するので、イ
レース区間の消し残り信号に含まれる制御コードによっ
てホールド信号が“１”になることはない。

【０１２６】位相比較器１３０は、ホールド信号３０１
が“０”の場合には、データ列信号１００と、復調クロ
ック１５１との位相を比較し、位相差に応じた制御デー
タを出力し、ホールド信号３０１が“１”の場合には、
ホールド信号３０１が“１”になる直前のゼロクロス発
生時の位相比較結果を保持する。

【０１２７】位相比較結果１３１が保持されている間
（位相比較結果１３１が同値の間）は、ＶＣＯに与える
補正値１４１も同値が保持されるため、ＶＣＯ１５０の
周波数は一定となる。

【０１２８】以上のように、本発明の第４の実施例であ
るＰＬＬ回路は、イレース区間において、直前の記録区
間のＶＣＯ周波数を保持するよう動作するので、イレー
ス区間に続く記録区間先頭で、迅速に引き込みを完了す
る。

【０１２９】図５は本発明の第５の実施例におけるＰＬ
Ｌ回路の構成を示すブロック図である。図５において、
１００はＰＬＬ回路への基準入力であるデータ列信号、
１１０はデータ列信号１００のエンベロープを検出する
エンベロープ検出手段、３００はエンベロープ検出手段
１１０の検出結果１１１と制御コード検出手段２００の
検出結果２０１に基づいてホールド信号３０１を生成す
るホールド信号生成手段、１３０はデータ列信号１００
と復調クロック１５１との位相を比較する位相比較器、
１４０は位相比較器１３０の出力信号１３１を平滑化
し、ＶＣＯ１５０に制御信号１４１を供給するループ・
フィルタ、１５０は制御信号１４１に応じた周波数のク
ロックを生成するＶＣＯ、２００はデータ列信号１００
の伝送（記録）の有無を示す制御コードを検出する制御
コード検出手段、１６０は予め定められた条件を満たし
た時にＶＣＯ１５０の生成するクロックの周波数をホー
ルドするためのホールド手段であり、詳細な動作説明を
以下に行う。

【０１３０】図５のように構成したＰＬＬ回路の、ルー
プ・フィルタ（ＬＰＦ）１４０を除くそれぞれの構成要
素（位相比較器１３０，ＶＣＯ１５０，エンベロープ検
出手段１１０，ホールド信号生成手段３００，制御コー
ド検出手段２００）は、第３の実施例で説明したのと全
く同様の動作をする。

【０１３１】また、第３の実施例で示した符号固定手段
１２０は具備しない。図５のように構成したＰＬＬ回路
は、正規のデータ列信号が入力されている場合、従来の
ＰＬＬ回路、あるいは、第３の実施例に示したＰＬＬ回
路と同様の動作をする。

【０１３２】一方、入力信号が正規のデータ列信号でな
い場合、特にここで問題とするのは、「発明が解決しよ
うとする課題」の項で説明したように、ディジタル・コ
ンパクト・カセット（ＤＣＣ）の再生ＰＬＬに関するも
ので、ＤＣＣのＡＵＸチャンネルのイレース区間消し残
り信号が再生された場合の動作を以下に説明する。

【０１３３】エンベロープ検出手段１１０は、第３の実
施例で説明したように、ＡＵＸ再生信号の振幅値を検出
し、これに基づいて、予め定められた時間内における再
生信号の振幅ピークレベルを検出し、振幅ピークレベル
と現在の再生信号の振幅値とを比較することによって、
エンベロープの有無を検出する。

【０１３４】これによってエンベロープ検出手段１１０
は、記録区間ではエンベロープ有りと判定し、出力信号
“env”１１１を論理レベル“１”する。

【０１３５】一方、エンベロープ検出手段１１０は、イ
レース区間の消し残り信号は、記録区間に比べ振幅値が
小さいので、エンベロープ無しと判定し、出力信号“en
v”１１１を論理レベル“０”にする。

【０１３６】制御コード検出手段２００は、ブロックシ
ンクパターンを検出し、次に続くＰＬＬパターンが８８
パターンであった場合に、次がイレース区間であること
を示す制御コード検出信号、“det88”を論理レベル
“１”にする。

【０１３７】ただし、イレース区間の消し残り信号の中
に、ブロックシンクパターン、およびこれに続く８８パ
ターンが存在する可能性があるので、信頼性を上げるた
めに、エンベロープ検出結果と併用する。

【０１３８】エンベロープ検出手段１１０によってエン
ベロープの有無が検出され、制御コード検出手段２００
によってイレース区間が検出されるので、ホールド信号
生成手段３００は、これらを組み合わせることによりホ
ールド信号を生成する。

【０１３９】ホールド信号生成手段３００は、エンベロ
ープ検出手段１１０の出力信号“env”１１１が“１”
の場合にのみ、制御コード検出手段２００の出力信号
“det88”２０１が立ち上がる（“１”になる）タイミ
ングで、ホールド信号３０１を“１”に立ち上げ、その
後、“env”１１１が立ち上がるタイミングでホールド
信号３０１を“０”に立ち下げる。

【０１４０】一方、エンベロープ検出手段１１０の出力
信号“env”１１１が“０”の時には、制御コード検出
手段２００の出力信号“det88”２０１が“１”になっ
ても、ホールド信号３０１は“０”のままにする。

【０１４１】上述のように、エンベロープが検出されて
いる時にのみ、制御コード検出結果を採用するので、イ
レース区間の消し残り信号に含まれる制御コードによっ
てホールド信号が“１”になることはない。

【０１４２】ループ・フィルタ１４０は、ホールド信号
３０１が“０”の場合には、位相比較器の出力信号１３
１をフィルタリングしてＶＣＯへの補正値１４１を生成
し、ホールド信号３０１が“１”の場合には、ホールド
信号３０１が“１”になる直前の補正値を保持する。

【０１４３】ホールド信号３０１が“１”の間は、ＶＣ
Ｏ１５０に与える補正値１４１が保持されるため、ＶＣ
Ｏ１５０の周波数は一定となる。

【０１４４】以上のように、本発明の第５の実施例であ
るＰＬＬ回路は、イレース区間において、直前の記録区
間のＶＣＯ周波数を保持するよう動作するので、イレー
ス区間に続く記録区間先頭で、迅速に引き込みを完了す
る。

【０１４５】図６は本発明の第６の実施例におけるＰＬ
Ｌ回路の復調部の構成を示すブロック図である。図６に
おいて、１００はＰＬＬ回路への基準入力であるデータ
列信号、１５１はＶＣＯが生成するクロックをタイムベ
ースとした復調クロック、６１０はブロックシンクパタ
ーンを検出するシンク検出手段、６２０はシリアル伝送
されるデータ列信号１００のビットクロック（復調クロ
ック１５１）をカウントするビットカウンタ、２００は
シンクパターンに続くＰＬＬパターン“８８”を検出す
る制御コード検出手段であり、詳細な動作説明を以下に
行う。

【０１４６】制御コード検出手段２００は第３の実施例
で説明したように、復調部にあって、データ列信号の記
録の有無を示す制御コードを検出する。

【０１４７】ＤＣＣのフォーマットでは図９に示すよう
に、ヘッダの１シンボル目と３シンボル目は、ＰＬＬ回
路で生成するクロックの回復を容易にするため、１ビッ
ト毎に極性の反転するＰＬＬパターンが記録される。

【０１４８】つまり、０で始まり０１０１０１・・・ と続
く１０ビットパターンと、１で始まり１０１０１０・・・
と続く１０ビットパターンの２種類が存在し、これら２
つのＰＬＬパターンは、“ボディの記録の有無”を示す
役割も持っている。

【０１４９】１シンボル目のＰＬＬパターンは、直前の
ボディの“記録の有無”を示し、３シンボル目のＰＬＬ
パターンは、続くボディの“記録の有無”を示す。

【０１５０】０で始まるＰＬＬパターンは、ボディが記
録されていることを示し、このＰＬＬパターンは、８−
１０変調を行う前の、元のデータが１０進数の３３であ
ることから、“３３パターン”と呼ばれる。

【０１５１】一方、１で始まるＰＬＬパターンは、ボデ
ィが記録されていないことを示し、このＰＬＬパターン
は、同様に、１０進数の８８であることから、“８８パ
ターン”と呼ばれる。

【０１５２】上述のフォーマットにより、イレース区間
直前では、必ず、ブロックシンクパターンに続く８８パ
ターンが記録される。

【０１５３】よって再生時には、ブロックシンクパター
ンに続く８８パターンを検出することによって、次のボ
ディは記録されていないこと（イレース区間であるこ
と）を直前に知ることができる。

【０１５４】本発明のＰＬＬ回路は、第１〜第５の実施
例で説明したように、イレース区間の消し残り信号のビ
ットレートにＰＬＬがひっぱられないようにするため、
ブロックシンクパターンに続く８８パターン検出の結果
と、エンベ検出の結果を組み合わせてイレース区間を正
確に検出し、イレース区間におけるＰＬＬ周波数のホー
ルドを行うようにしている。

【０１５５】しかしながら、ブロックシンクパターンに
続く８８パターンの１０ビットが検出されるタイミング
では、実際には、すでにイレース区間の消し残りデータ
が再生されているので、僅かな時間ではあるが、この間
に、ＰＬＬがイレース区間のビットレートに引っ張られ
ることがある。

【０１５６】これを防ぐために、８８パターン検出を、
シンクパターンに続く１シンボル（１０ビット）未満の
データ列信号のビットデータを読み込んだ時点で行う。

【０１５７】シンク検出手段６１０は、復調部にあっ
て、１０ビット（１シンボル）毎のデータの区切りをみ
つけるための特定パターン（シンクパターン）を検出す
る。

【０１５８】シンク検出手段６１０によって、シンクパ
ターンが検出されると、次に続くシンボル（１０ビット
データ）はフォーマット上、ＰＬＬパターンであり、01
01010101 の“３３パターン”、あるいは 1010101010
の“８８パターン”のどちらかである。

【０１５９】ビットカウンタ６２０は、シンク検出手段
６１０によってシンクパターンが検出されると、イニシ
ャライズされ、以降、ビットクロック（復調クロック）
１５１を１０カウント周期でカウントアップし、１０ビ
ット（１シンボル）毎の区切りを検出し、６２２として
出力する。

【０１６０】また、予め定められた１０カウント未満の
カウント値になった時点で、８８パターン検出を指示す
る“detgo”６２１を出力する。

【０１６１】なお、１０カウント未満のカウント値は通
常、８あるいは９に設定し、つまり１０ビットのパター
ン中、８ビット、あるいは９ビットを読み込んだ時点で
８８パターン検出を行わせるようにする。

【０１６２】制御コード検出手段２００は、シンク検出
手段６１０によってシンクパターンが検出されると、シ
ンクパターンの次のビットから、“detgo”６２１によ
って指示される時点のビットまでを参照し、“３３”、
“８８”のどちらのＰＬＬパターンであるのかを判定
し、“３３パターン”である場合には“det88”２０１
を論理レベル“０”にし、“８８パターン”である場合
には、“det88”２０１に論理レベル“１”のパルスを
出力する。

【０１６３】以上のように構成しているので、イレース
区間の消し残りデータが再生される直前に、シンクパタ
ーンに続く“８８パターン”を検出することができ、こ
れを用いて確実にＰＬＬ周波数をホールドし、ＰＬＬが
イレース区間のビットレートに引っ張られないようにす
ることが可能となる。

【０１６４】本発明の第６の実施例であるＰＬＬ回路に
よれば、図１２に示した従来のＰＬＬ回路の動作のよう
に、イレース区間の消し残り信号のビットレートに、Ｖ
ＣＯ発振周波数が引っ張られることなく、図７に示すよ
うに、イレース区間においては記録区間のＶＣＯ発振周
波数が確実にホールドされ、イレース区間後の記録区間
においては、先頭１０ビットのＰＬＬパタンで確実に引
き込みを完了する。

【０１６５】

【発明の効果】以上説明したように、ＰＬＬ回路への基
準入力である再生データ列信号が不正規である場合（例
えば、ＤＣＣのＡＵＸチャンネルにおけるイレース区間
の消し残り信号が再生された場合）には、これを検出
し、データ列信号をマスクするよう動作するので、ＰＬ
Ｌ回路は位相比較器以降、ループ・フィルタ、ＶＣＯの
動作が正規のデータ列信号が入力されていた時のまま実
質的にホールドされ、その後再び正規のデータ列信号が
入力され始めた時には瞬時に再引き込みを行うことがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＰＬＬ回路の構
成を示すブロック図

【図２】本発明の第２の実施例におけるＰＬＬ回路の構
成を示すブロック図

【図３】本発明の第３の実施例におけるＰＬＬ回路の構
成を示すブロック図

【図４】本発明の第４の実施例におけるＰＬＬ回路の構
成を示すブロック図

【図５】本発明の第５の実施例におけるＰＬＬ回路の構
成を示すブロック図

【図６】本発明の第６の実施例におけるＰＬＬ回路の復
調部の構成を示すブロック図

【図７】同第６の実施例におけるＰＬＬ回路の動作を説
明するための波形図

【図８】従来のＰＬＬ回路の一例を示すブロック図

【図９】ＤＣＣのＡＵＸデータフォーマットを示す説明
図

【図１０】高速サーチ時のＡＵＸのエンベロープ検出を
説明するための波形図

【図１１】オーバーライト記録時の動作を示す波形図

【図１２】従来のＰＬＬ回路の動作を示す波形図

【符号の説明】

１１０ エンベロープ検出手段 １２０ 符号固定手段 １３０ 位相比較器 １４０ ループ・フィルタ １５０ ＶＣＯ １６０ ホールド手段 ２００ 制御コード検出手段 ２１０ 復調部 ３００ ホールド信号生成手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 足立 達也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＶＣＯの出力信号をタイムベースとした
   復調クロックと、データ列信号との位相を比較し、位相
   差に応じた信号を出力する位相比較器と、 前記位相比較器の出力信号を平滑化するループ・フィル
   タと、 前記ループ・フィルタの出力に応じて周波数および位相
   が制御される前記ＶＣＯと、 前記データ列信号の振幅を検出し、エンベロープの有無
   を判定するエンベロープ検出手段と、 前記ＶＣＯの生成するクロックの周波数をホールドする
   ホールド手段とを備え、 前記エンベロープ検出手段によってエンベロープ有りと
   判定された場合には、前記復調クロックと前記データ列
   信号との位相差に応じたループの制御を行い、 前記エンベロープ検出手段によってエンベロープ無しと
   判定された場合には、前記ＶＣＯの生成するクロックの
   周波数をホールドすることを特徴とするＰＬＬ回路。
2. 【請求項２】 ＶＣＯの出力信号をタイムベースとした
   復調クロックと、データ列信号との位相を比較し、位相
   差に応じた信号を出力する位相比較器と、 前記位相比較器の出力信号を平滑化するループ・フィル
   タと、 前記ループ・フィルタの出力に応じて周波数および位相
   が制御される前記ＶＣＯと、 前記データ列信号の伝送（記録）の有無を示す制御コー
   ドを検出する制御コード検出手段と、 前記ＶＣＯの生成するクロックの周波数をホールドする
   ホールド手段とを備え、 前記データ列信号が伝送される期間においては、前記復
   調クロックと前記データ列信号との位相差に応じたルー
   プの制御を行い、 前記データ列信号が伝送されない期間においては、前記
   ＶＣＯの生成するクロックの周波数をホールドすること
   を特徴とするＰＬＬ回路。
3. 【請求項３】 ＶＣＯの出力信号をタイムベースとした
   復調クロックと、データ列信号との位相を比較し、位相
   差に応じた信号を出力する位相比較器と、 前記位相比較器の出力信号を平滑化するループ・フィル
   タと、 前記ループ・フィルタの出力に応じて周波数および位相
   が制御される前記ＶＣＯと、 前記データ列信号の振幅を検出し、エンベロープの有無
   を判定するエンベロープ検出手段と、 前記データ列信号の伝送（記録）の有無を示す制御コー
   ドを検出する制御コード検出手段と、 前記ＶＣＯの生成するクロックの周波数をホールドする
   ホールド手段とを備え、 前記エンベロープ検出手段によってエンベロープ有りと
   判定された場合にのみ前記制御コード検出手段の検出結
   果を有効とし、 前記有効な制御コードが、前記データ列信号が伝送され
   ることを示す場合には、前記復調クロックと前記データ
   列信号との位相差に応じたループの制御を行い、 前記有効な制御コードが、前記データ列信号が伝送され
   ないことを示す場合には、前記ＶＣＯの生成するクロッ
   クの周波数をホールドすることを特徴とするＰＬＬ回
   路。
4. 【請求項４】 ホールド手段は、予め定められた条件を
   満たしたときにホールドを指示するホールド信号生成手
   段と、データ列信号の符号ビットを“１”あるいは
   “０”に固定する符号固定手段を備え、 ホールド信号に従って、前記データ列信号の符号ビット
   を固定することにより、ＶＣＯの生成するクロックの周
   波数をホールドすることを特徴とする請求項１または２
   または３記載のＰＬＬ回路。
5. 【請求項５】 ホールド手段は、予め定められた条件を
   満たしたときにホールドを指示するホールド信号生成手
   段と、位相比較器における位相比較結果のデータを保持
   する手段を備え、 ホールド信号に従って、前記位相比較結果のデータを保
   持することにより、ＶＣＯの生成するクロックの周波数
   をホールドすることを特徴とする請求項１または２また
   は３記載のＰＬＬ回路。
6. 【請求項６】 ホールド手段は、予め定められた条件を
   満たしたときにホールドを指示するホールド信号生成手
   段と、ループ・フィルタにおけるフィルタリング結果の
   データを保持する手段を備え、 ホールド信号に従って、前記フィルタリング結果のデー
   タを保持することにより、ＶＣＯの生成するクロックの
   周波数をホールドすることを特徴とする請求項１または
   ２または３記載のＰＬＬ回路。
7. 【請求項７】 エンベロープ検出手段は、予め定められ
   た時間内におけるデータ列信号の振幅ピークレベルを検
   出するピークレベル検出手段と、前記ピークレベル検出
   手段によって検出されたピーク値と現在のデータ列信号
   の振幅値とを比較する手段とを備え、 現在の振幅値が予め定められた比より大きい場合にエン
   ベロープ有りと判定し、現在の振幅値が予め定められた
   比以下の場合にエンベロープ無しと判定する請求項１ま
   たは３記載のＰＬＬ回路。
8. 【請求項８】 制御コード検出手段は、データ列信号を
   復調する際に、予め定められたビット数毎に１ワードの
   データとしてデータを復調する復調部にあって、 前記データ列信号の伝送（記録）の有無を示す制御コー
   ド検出の判定を、予め定められた１ワードに満たないビ
   ット数を読み込んだ時点で行うことを特徴とする請求項
   ２または３記載のＰＬＬ回路。