JPH07153916A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07153916A JPH07153916A JP5301399A JP30139993A JPH07153916A JP H07153916 A JPH07153916 A JP H07153916A JP 5301399 A JP5301399 A JP 5301399A JP 30139993 A JP30139993 A JP 30139993A JP H07153916 A JPH07153916 A JP H07153916A
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【目的】容量電極の表面に形成して表面積を増加させ静
電容量を増加させる凹凸を容易に形成し、且つばらつき
の範囲を小さくする。 【構成】酸化シリコン膜４の上に半球状グレインを有す
るＮＳＧ膜５を形成してＨＳＧ膜５および酸化シリコン
膜４を順次エッチバックして多結晶シリコン膜３の表面
に島状の酸化シリコン膜４を形成した後、この酸化シリ
コン膜４をマスクとして多結晶シリコン膜３の上部を異
方性エッチングし、柱状の凹凸を形成する。
電容量を増加させる凹凸を容易に形成し、且つばらつき
の範囲を小さくする。 【構成】酸化シリコン膜４の上に半球状グレインを有す
るＮＳＧ膜５を形成してＨＳＧ膜５および酸化シリコン
膜４を順次エッチバックして多結晶シリコン膜３の表面
に島状の酸化シリコン膜４を形成した後、この酸化シリ
コン膜４をマスクとして多結晶シリコン膜３の上部を異
方性エッチングし、柱状の凹凸を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に容量部の形成方法に関する。
関し、特に容量部の形成方法に関する。
【０００２】
【従来の技術】半導体装置の微細化が進むにつれて容量
部の占有面積が小さくなり、所要の容量値の確保が次第
に困難となってきている。このため、小さな占有面積で
大きな容量を実現するための手段として容量部電極の表
面積の増大や容量絶縁膜の薄膜化などが検討されてい
る。
部の占有面積が小さくなり、所要の容量値の確保が次第
に困難となってきている。このため、小さな占有面積で
大きな容量を実現するための手段として容量部電極の表
面積の増大や容量絶縁膜の薄膜化などが検討されてい
る。
【０００３】図３（ａ）〜（ｃ）および図４（ａ），
（ｂ）は従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。
（ｂ）は従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。
【０００４】まず、図３（ａ）に示すように、シリコン
基板１の上にＳｉＨ4 ＋Ｎ2 Ｏガスを８００℃の減圧Ｃ
ＶＤ（以下ＬＰＣＶＤと記す）法により堆積した酸化シ
リコン膜からなるＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔ
ｕｒｅ Ｏｘｉｄｅ）膜９，窒化シリコン膜１０および
ＨＴＯ膜１１を順次堆積して積層絶縁膜を形成した後、
この積層絶縁膜を選択的にエッチングして開口部を形成
する。次に、開口部のシリコン基板１を含むＨＴＯ膜１
１の上にＬＰＣＶＤ法により多結晶シリコン膜３および
ＨＴＯ膜１２を順次堆積した後、ＨＴＯ膜１２および多
結晶シリコン膜３を選択的に順次エッチングして下部電
極形成用のブロックを形成する。
基板１の上にＳｉＨ4 ＋Ｎ2 Ｏガスを８００℃の減圧Ｃ
ＶＤ（以下ＬＰＣＶＤと記す）法により堆積した酸化シ
リコン膜からなるＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔ
ｕｒｅ Ｏｘｉｄｅ）膜９，窒化シリコン膜１０および
ＨＴＯ膜１１を順次堆積して積層絶縁膜を形成した後、
この積層絶縁膜を選択的にエッチングして開口部を形成
する。次に、開口部のシリコン基板１を含むＨＴＯ膜１
１の上にＬＰＣＶＤ法により多結晶シリコン膜３および
ＨＴＯ膜１２を順次堆積した後、ＨＴＯ膜１２および多
結晶シリコン膜３を選択的に順次エッチングして下部電
極形成用のブロックを形成する。
【０００５】次に、図３（ｂ）に示すように、ＬＰＣＶ
Ｄ法によりＨＴＯ膜１２を含む表面にアモルファスシリ
コン膜を堆積してアニールし、半球状グレイン（ｈｅｍ
ｉ−ｓｐｈｅｒｉｃａｌ ｇｒａｉｎｅｄ）を有するシ
リコン膜（以下ＨＳＧシリコン膜と記す）１３を形成す
る。
Ｄ法によりＨＴＯ膜１２を含む表面にアモルファスシリ
コン膜を堆積してアニールし、半球状グレイン（ｈｅｍ
ｉ−ｓｐｈｅｒｉｃａｌ ｇｒａｉｎｅｄ）を有するシ
リコン膜（以下ＨＳＧシリコン膜と記す）１３を形成す
る。
【０００６】次に、図３（ｃ）に示すように、ＨＳＧシ
リコン膜１３をエッチバックし、ＨＴＯ膜１２の一部が
露出してＨＴＯ膜１２の上に半球形のＨＳＧシリコン膜
１３が残るようにした後、残ったＨＳＧシリコン膜１３
をマスクにしてＨＴＯ膜１２をエッチングして多結晶シ
リコン膜３の表面を露出させる。
リコン膜１３をエッチバックし、ＨＴＯ膜１２の一部が
露出してＨＴＯ膜１２の上に半球形のＨＳＧシリコン膜
１３が残るようにした後、残ったＨＳＧシリコン膜１３
をマスクにしてＨＴＯ膜１２をエッチングして多結晶シ
リコン膜３の表面を露出させる。
【０００７】次に、図４（ａ）に示すように、ＨＴＯ膜
１２をマスクにして、多結晶シリコン膜３の上部を異方
性エッチングして多数の柱状突起を有する下部電極３ａ
を形成する。
１２をマスクにして、多結晶シリコン膜３の上部を異方
性エッチングして多数の柱状突起を有する下部電極３ａ
を形成する。
【０００８】次に、図４（ｂ）に示すように、ウェット
エッチングにより、ＨＴＯ膜１２を除去した後、ＬＰＣ
ＶＤ法により下部電極３ａの表面に窒化シリコン膜６を
堆積して容量絶縁膜を形成し、次に、窒化シリコン膜６
の上に導電膜を堆積してパターニングし、窒化シリコン
膜６を介して下部電極３ａと対向する上部電極７を形成
する。
エッチングにより、ＨＴＯ膜１２を除去した後、ＬＰＣ
ＶＤ法により下部電極３ａの表面に窒化シリコン膜６を
堆積して容量絶縁膜を形成し、次に、窒化シリコン膜６
の上に導電膜を堆積してパターニングし、窒化シリコン
膜６を介して下部電極３ａと対向する上部電極７を形成
する。
【０００９】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法は、ＨＳＧシリコン膜の膜質やグレインサイ
ズが、アモルファスシリコン膜の成膜条件やアニール時
の圧力，雰囲気等により影響されるため再現性良く形成
することが困難で、その結果、下部電極の凹凸の大きさ
や密度つまり表面積のばらつきを生ずるという問題があ
った。
の製造方法は、ＨＳＧシリコン膜の膜質やグレインサイ
ズが、アモルファスシリコン膜の成膜条件やアニール時
の圧力，雰囲気等により影響されるため再現性良く形成
することが困難で、その結果、下部電極の凹凸の大きさ
や密度つまり表面積のばらつきを生ずるという問題があ
った。
【００１０】また、高真空度が得られる高価な装置を必
要とし、半導体装置のコストが高くなるという問題があ
った。
要とし、半導体装置のコストが高くなるという問題があ
った。
【００１１】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板上に多結晶シリコン膜を形
成し前記多結晶シリコン膜の上に第１の酸化シリコン膜
を形成する工程と、前記第１の酸化シリコン膜の上に高
濃度Ｏ3 を含むＴＥＯＳガスを用いるＣＶＤ法により半
球状グレインを有する第２の酸化シリコン膜を形成する
工程と、前記第２および第１の酸化シリコン膜を順次エ
ッチバックして前記多結晶シリコン膜の表面に半球状の
形状を有する多数の第１の酸化シリコン膜を島状に残し
て前記多結晶シリコン膜の表面を露出させる工程と、前
記第１の酸化シリコン膜をマスクとして前記多結晶シリ
コン膜の上部を異方性エッチングして柱状の突起又は穴
を有する凹凸を設けた後前記多結晶シリコン膜をパター
ニングして下部電極を形成する工程と、前記下部電極の
表面に容量絶縁膜を形成した後前記容量絶縁膜の上に導
電膜を堆積し前記容量絶縁膜を介して前記下部電極と対
向する上部電極を形成する工程とを含んで構成される。
置の製造方法は、半導体基板上に多結晶シリコン膜を形
成し前記多結晶シリコン膜の上に第１の酸化シリコン膜
を形成する工程と、前記第１の酸化シリコン膜の上に高
濃度Ｏ3 を含むＴＥＯＳガスを用いるＣＶＤ法により半
球状グレインを有する第２の酸化シリコン膜を形成する
工程と、前記第２および第１の酸化シリコン膜を順次エ
ッチバックして前記多結晶シリコン膜の表面に半球状の
形状を有する多数の第１の酸化シリコン膜を島状に残し
て前記多結晶シリコン膜の表面を露出させる工程と、前
記第１の酸化シリコン膜をマスクとして前記多結晶シリ
コン膜の上部を異方性エッチングして柱状の突起又は穴
を有する凹凸を設けた後前記多結晶シリコン膜をパター
ニングして下部電極を形成する工程と、前記下部電極の
表面に容量絶縁膜を形成した後前記容量絶縁膜の上に導
電膜を堆積し前記容量絶縁膜を介して前記下部電極と対
向する上部電極を形成する工程とを含んで構成される。
【００１２】本発明の第２の半導体装置の製造方法は、
半導体基板上に多結晶シリコン膜を形成し前記多結晶シ
リコン膜の上に酸化シリコン膜を形成する工程と、前記
酸化シリコン膜の上に減圧ＣＶＤ法により多数の島状シ
リコン膜を形成する工程と、前記島状シリコン膜をマス
クとして前記酸化シリコン膜を異方性エッチングして前
記多結晶シリコン膜の表面を露出させる工程と、前記酸
化シリコン膜をマスクとして前記多結晶シリコン膜の上
部を異方性エッチングして柱状の突起又は穴を有する凹
凸を設けた後前記多結晶シリコン膜をパターニングして
下部電極を形成する工程と、前記下部電極の表面に容量
絶縁膜を形成した後前記容量絶縁膜の上に導電膜を堆積
し前記容量絶縁膜を介して前記下部電極と対向する上部
電極を形成する工程とを含んで構成される。
半導体基板上に多結晶シリコン膜を形成し前記多結晶シ
リコン膜の上に酸化シリコン膜を形成する工程と、前記
酸化シリコン膜の上に減圧ＣＶＤ法により多数の島状シ
リコン膜を形成する工程と、前記島状シリコン膜をマス
クとして前記酸化シリコン膜を異方性エッチングして前
記多結晶シリコン膜の表面を露出させる工程と、前記酸
化シリコン膜をマスクとして前記多結晶シリコン膜の上
部を異方性エッチングして柱状の突起又は穴を有する凹
凸を設けた後前記多結晶シリコン膜をパターニングして
下部電極を形成する工程と、前記下部電極の表面に容量
絶縁膜を形成した後前記容量絶縁膜の上に導電膜を堆積
し前記容量絶縁膜を介して前記下部電極と対向する上部
電極を形成する工程とを含んで構成される。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１（ａ）〜（ｄ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１５】まず、図１（ａ）に示すように、シリコン
基板１の表面に酸化シリコン膜２を形成し、酸化シリコ
ン膜２を選択的にエッチングして開孔部を形成する。次
に、開口部内に露出したシリコン基板１の表面を含む酸
化シリコン膜２の表面にＳｉＨ4 ガスを用い温度６００
℃でのＬＰＣＶＤ法により多結晶シリコン膜３を３００
ｎｍの厚さに堆積した後、温度８００℃のＨ2 −Ｏ2 ガ
ス雰囲気中で多結晶シリコン膜３の表面を熱酸化し酸化
シリコン膜４を形成する。次に、酸化シリコン膜４の上
にガスＯ2 流量７〜８ＳＬＭ，Ｏ3 濃度１００〜１５０
ｇ／ｍ3 を含むＴＥＯＳガス流量１〜２ＳＬＭを用いた
温度４２０℃の高濃度Ｏ3 条件の常圧気相成長法により
凹凸の谷と山の高低差が１００〜１２０ｎｍの半球状グ
レインを有するノンドープシリケートガラス膜（以下Ｎ
ＳＧ膜と記す）５を形成する。
基板１の表面に酸化シリコン膜２を形成し、酸化シリコ
ン膜２を選択的にエッチングして開孔部を形成する。次
に、開口部内に露出したシリコン基板１の表面を含む酸
化シリコン膜２の表面にＳｉＨ4 ガスを用い温度６００
℃でのＬＰＣＶＤ法により多結晶シリコン膜３を３００
ｎｍの厚さに堆積した後、温度８００℃のＨ2 −Ｏ2 ガ
ス雰囲気中で多結晶シリコン膜３の表面を熱酸化し酸化
シリコン膜４を形成する。次に、酸化シリコン膜４の上
にガスＯ2 流量７〜８ＳＬＭ，Ｏ3 濃度１００〜１５０
ｇ／ｍ3 を含むＴＥＯＳガス流量１〜２ＳＬＭを用いた
温度４２０℃の高濃度Ｏ3 条件の常圧気相成長法により
凹凸の谷と山の高低差が１００〜１２０ｎｍの半球状グ
レインを有するノンドープシリケートガラス膜（以下Ｎ
ＳＧ膜と記す）５を形成する。
【００１６】次に、図１（ｂ）に示すように、流量比
１．１〜１．３のＣＦ4 ／ＣＨＦ3 ガスを用いた圧力８
００〜９００ｍＴｏｒｒ、１５０〜２００Ｗの高周波電
力を印加したドライエッチングによりＮＳＧ膜５および
酸化シリコン膜４を順次エッチバックして多結晶シリコ
ン膜３の一部が露出して多結晶シリコン膜３の上に半球
形の酸化シリコン膜４が島状に残るようにする。このと
き、プラズマ中のＣＯ発光強度をモニターすることによ
り、多結晶シリコン膜３の表面が露出したことを検出で
きる。
１．１〜１．３のＣＦ4 ／ＣＨＦ3 ガスを用いた圧力８
００〜９００ｍＴｏｒｒ、１５０〜２００Ｗの高周波電
力を印加したドライエッチングによりＮＳＧ膜５および
酸化シリコン膜４を順次エッチバックして多結晶シリコ
ン膜３の一部が露出して多結晶シリコン膜３の上に半球
形の酸化シリコン膜４が島状に残るようにする。このと
き、プラズマ中のＣＯ発光強度をモニターすることによ
り、多結晶シリコン膜３の表面が露出したことを検出で
きる。
【００１７】次に、図１（ｃ）に示すように、残った酸
化シリコン膜４をマスクにして流量比０．３〜０．４の
ＨＢｒ／Ｃｌ2 ガスを用いた圧力４００〜５００ｍＴｏ
ｒｒ、高周波電力２００〜２５０Ｗのドライエッチング
により多結晶シリコン膜３の上面から約２００ｎｍの深
さまでエッチングし、多数の柱状突起または穴を形成す
る。
化シリコン膜４をマスクにして流量比０．３〜０．４の
ＨＢｒ／Ｃｌ2 ガスを用いた圧力４００〜５００ｍＴｏ
ｒｒ、高周波電力２００〜２５０Ｗのドライエッチング
により多結晶シリコン膜３の上面から約２００ｎｍの深
さまでエッチングし、多数の柱状突起または穴を形成す
る。
【００１８】次に、図１（ｄ）に示すように、多結晶シ
リコン膜３の上面に残った酸化シリコン膜４をバッファ
ードＨＦ液を用いて除した後、凹凸を設けた多結晶シリ
コン膜３を選択的にエッチングして下部電極３ａを形成
する。次に、ＬＰＣＶＤ法により下部電極３ａを含む表
面に容量絶縁膜として窒化シリコン膜６を５ｎｍの厚さ
に堆積し、続いて窒化シリコン膜６の上に多結晶シリコ
ン膜を２００〜３００ｎｍの厚さに堆積してパターニン
グし、上部電極７を形成し容量部を構成する。
リコン膜３の上面に残った酸化シリコン膜４をバッファ
ードＨＦ液を用いて除した後、凹凸を設けた多結晶シリ
コン膜３を選択的にエッチングして下部電極３ａを形成
する。次に、ＬＰＣＶＤ法により下部電極３ａを含む表
面に容量絶縁膜として窒化シリコン膜６を５ｎｍの厚さ
に堆積し、続いて窒化シリコン膜６の上に多結晶シリコ
ン膜を２００〜３００ｎｍの厚さに堆積してパターニン
グし、上部電極７を形成し容量部を構成する。
【００１９】この第１の実施例ではＮＳＧ膜５により島
状の酸化シリコン膜４を多結晶シリコン膜３の表面に容
易に再現性良く形成でき、これをマスクとして多結晶シ
リコン膜３の上部を異方性エッチングし下部電極３ａの
凹凸を再現性良く形成でき、容量部の容量のばらつきを
抑制できる。そのため、容量値のばらつきを従来例の±
２０％から±５％に抑制できた。
状の酸化シリコン膜４を多結晶シリコン膜３の表面に容
易に再現性良く形成でき、これをマスクとして多結晶シ
リコン膜３の上部を異方性エッチングし下部電極３ａの
凹凸を再現性良く形成でき、容量部の容量のばらつきを
抑制できる。そのため、容量値のばらつきを従来例の±
２０％から±５％に抑制できた。
【００２０】また、常圧ＣＶＤ法が採用できるので、高
真空度が得られる高価な装置を必要としない利点があ
る。
真空度が得られる高価な装置を必要としない利点があ
る。
【００２１】図２（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００２２】まず、図２（ａ）に示すように、第１の実
施例と同様の工程でシリコン基板１の上に酸化シリコン
膜２を形成してパターニングし開口部を形成した後、開
口部を含む表面に多結晶シリコン膜３を堆積し、その表
面を熱酸化して酸化シリコン膜４を形成する。次に、酸
化シリコン膜４の表面にＳｉＨ4 ガスの分圧を１０ｍＴ
ｏｒｒ以下にしたＬＰＣＶＤ法により島状シリコン膜８
を２０〜３０ｎｍの高さにまで成長させる。
施例と同様の工程でシリコン基板１の上に酸化シリコン
膜２を形成してパターニングし開口部を形成した後、開
口部を含む表面に多結晶シリコン膜３を堆積し、その表
面を熱酸化して酸化シリコン膜４を形成する。次に、酸
化シリコン膜４の表面にＳｉＨ4 ガスの分圧を１０ｍＴ
ｏｒｒ以下にしたＬＰＣＶＤ法により島状シリコン膜８
を２０〜３０ｎｍの高さにまで成長させる。
【００２３】次に、図２（ｂ）に示すように、島状シリ
コン膜８をマスクにして、流量比１：１：１０のＣＦ4
／ＣＨＦ3 ／Ａｒガスを使用し、圧力１０００〜１１０
０ｍＴｏｒｒでパワー７００〜８００Ｗの高周波電力を
印加するドライエッチングにより酸化シリコン膜４を異
方性エッチングし多結晶シリコン膜３の表面を露出させ
る。
コン膜８をマスクにして、流量比１：１：１０のＣＦ4
／ＣＨＦ3 ／Ａｒガスを使用し、圧力１０００〜１１０
０ｍＴｏｒｒでパワー７００〜８００Ｗの高周波電力を
印加するドライエッチングにより酸化シリコン膜４を異
方性エッチングし多結晶シリコン膜３の表面を露出させ
る。
【００２４】次に、図２（ｃ）に示すように、酸化シリ
コン膜４をマスクにして多結晶シリコン膜３の上部を約
２００ｎｍの深さまでエッチングし、多数の柱状突起ま
たは穴を有する凹凸を形成する。
コン膜４をマスクにして多結晶シリコン膜３の上部を約
２００ｎｍの深さまでエッチングし、多数の柱状突起ま
たは穴を有する凹凸を形成する。
【００２５】次に、図２（ｄ）に示すように、酸化シリ
コン膜４を除去した後凹凸を形成した多結晶シリコン膜
３を選択的にエッチングして下部電極３ａを形成する。
次に、下部電極３ａの表面に容量絶縁膜として窒化シリ
コン膜６を形成した後窒化シリコン膜６の上に多結晶シ
リコン膜７を堆積してパターニングし、容量部を構成す
る。
コン膜４を除去した後凹凸を形成した多結晶シリコン膜
３を選択的にエッチングして下部電極３ａを形成する。
次に、下部電極３ａの表面に容量絶縁膜として窒化シリ
コン膜６を形成した後窒化シリコン膜６の上に多結晶シ
リコン膜７を堆積してパターニングし、容量部を構成す
る。
【００２６】第２の実施例では、酸化シリコン膜４のエ
ッチング終点の検出を必要としないためエッチング制御
が容易になる利点がある。
ッチング終点の検出を必要としないためエッチング制御
が容易になる利点がある。
【００２７】
【発明の効果】以上説明したように本発明は、下部電極
の表面に形成して表面積を増加させる凹凸を再現性良
く、且つ容易に形成することができるため、容量部の容
量値のばらつきを従来例の±２０％から±３〜５％程度
にまで低減でき、半導体装置の信頼性を向上できるとい
う効果を有する。
の表面に形成して表面積を増加させる凹凸を再現性良
く、且つ容易に形成することができるため、容量部の容
量値のばらつきを従来例の±２０％から±３〜５％程度
にまで低減でき、半導体装置の信頼性を向上できるとい
う効果を有する。
【００２８】また、高価な製造装置を必要としないた
め、半導体装置のコスト低減に寄与できるという効果を
有する。
め、半導体装置のコスト低減に寄与できるという効果を
有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図３】従来の半導体装置の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
【図４】従来の半導体装置の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
１ シリコン基板 ２，４ 酸化シリコン膜 ３ 多結晶シリコン膜 ３ａ 下部電極 ５ ＮＳＧ膜 ６，１０ 窒化シリコン膜 ７ 上部電極 ８ 島状シリコン膜 ９，１１，１２ ＨＴＯ膜 １３ ＨＳＧシリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 21/316 Ｇ 7352−4Ｍ 29/41 // Ｃ２３Ｆ 4/00 Ｅ 8417−4Ｋ 8826−4Ｍ Ｈ０１Ｌ 29/44 Ｆ
Claims (2)
- 【請求項１】 半導体基板上に多結晶シリコン膜を形成
し前記多結晶シリコン膜の上に第１の酸化シリコン膜を
形成する工程と、前記第１の酸化シリコン膜の上に高濃
度Ｏ3 を含むＴＥＯＳガスを用いるＣＶＤ法により半球
状グレインを有する第２の酸化シリコン膜を形成する工
程と、前記第２および第１の酸化シリコン膜を順次エッ
チバックして前記多結晶シリコン膜の表面に半球状の形
状を有する多数の第１の酸化シリコン膜を島状に残して
前記多結晶シリコン膜の表面を露出させる工程と、前記
第１の酸化シリコン膜をマスクとして前記多結晶シリコ
ン膜の上部を異方性エッチングして柱状の突起又は穴を
有する凹凸を設けた後前記多結晶シリコン膜をパターニ
ングして下部電極を形成する工程と、前記下部電極の表
面に容量絶縁膜を形成した後前記容量絶縁膜の上に導電
膜を堆積し前記容量絶縁膜を介して前記下部電極と対向
する上部電極を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 半導体基板上に多結晶シリコン膜を形成
し前記多結晶シリコン膜の上に酸化シリコン膜を形成す
る工程と、前記酸化シリコン膜の上に減圧ＣＶＤ法によ
り多数の島状のシリコン膜を形成する工程と、前記島状
シリコン膜をマスクとして前記酸化シリコン膜を異方性
エッチングして前記多結晶シリコン膜の表面を露出させ
る工程と、前記酸化シリコン膜をマスクとして前記多結
晶シリコン膜の上部を異方性エッチングして柱状の突起
又は穴を有する凹凸を設けた後前記多結晶シリコン膜を
パターニングして下部電極を形成する工程と、前記下部
電極の表面に容量絶縁膜を形成した後前記容量絶縁膜の
上に導電膜を堆積し前記容量絶縁膜を介して前記下部電
極と対向する上部電極を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301399A JP2595883B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301399A JP2595883B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153916A true JPH07153916A (ja) | 1995-06-16 |
| JP2595883B2 JP2595883B2 (ja) | 1997-04-02 |
Family
ID=17896404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5301399A Expired - Fee Related JP2595883B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595883B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524927B1 (en) | 1998-09-04 | 2003-02-25 | Hitachi, Ltd. | Semiconductor device and method of fabricating the same |
| KR100465856B1 (ko) * | 1996-12-27 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체메모리장치의커패시터제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190511A (ja) * | 1991-07-11 | 1993-07-30 | Gold Star Electron Co Ltd | 半導体装置の製造方法，超微細パターニング方法及びコンデンサの製造方法 |
-
1993
- 1993-12-01 JP JP5301399A patent/JP2595883B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05190511A (ja) * | 1991-07-11 | 1993-07-30 | Gold Star Electron Co Ltd | 半導体装置の製造方法，超微細パターニング方法及びコンデンサの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100465856B1 (ko) * | 1996-12-27 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체메모리장치의커패시터제조방법 |
| US6524927B1 (en) | 1998-09-04 | 2003-02-25 | Hitachi, Ltd. | Semiconductor device and method of fabricating the same |
| US6717202B2 (en) | 1998-09-04 | 2004-04-06 | Renesas Technology Corp. | HSG semiconductor capacitor with migration inhibition layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2595883B2 (ja) | 1997-04-02 |
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