JPH07154165A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH07154165A JPH07154165A JP29772993A JP29772993A JPH07154165A JP H07154165 A JPH07154165 A JP H07154165A JP 29772993 A JP29772993 A JP 29772993A JP 29772993 A JP29772993 A JP 29772993A JP H07154165 A JPH07154165 A JP H07154165A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- differential amplifier
- gain
- differential
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 差動入力回路を単相入力構成で動作させた時
の利得の減少を補償し、かつ差動入力−差動出力構成で
動作させた時の性能を左右しない方法を、少ない部品点
数で実現し、回路の汎用性を高める。 【構成】 差動ＦＥＴ対の共通ソーズ端子と、電源端子
との間に容量素子を付加し、共通ソースを交流的に接地
する。容量値を適当に選択することにより、帯域を劣化
させずに利得を回復することも、利得はそのままで帯域
を改善することも可能となる。
の利得の減少を補償し、かつ差動入力−差動出力構成で
動作させた時の性能を左右しない方法を、少ない部品点
数で実現し、回路の汎用性を高める。 【構成】 差動ＦＥＴ対の共通ソーズ端子と、電源端子
との間に容量素子を付加し、共通ソースを交流的に接地
する。容量値を適当に選択することにより、帯域を劣化
させずに利得を回復することも、利得はそのままで帯域
を改善することも可能となる。
Description
【０００１】
【産業上の利用分野】 本発明は差動増幅回路、さらに
詳しくは差動増幅回路を単相入力構成で使用した場合の
特性向上の方法に関する。
詳しくは差動増幅回路を単相入力構成で使用した場合の
特性向上の方法に関する。
【０００２】
【従来技術】差増幅回路として広く知られている回路は
図２に示される基本構成をとり、例えば「初学者のため
の増幅回路設計方法」（高安 善市監修、オーム社）等
にその動作原理が説明されている。すなわち、特性の同
じ一対のＦＥＴ１００、１０１のそれぞれのソース端子
は一個の電流源３００に接続され、ドレインは個別に負
荷抵抗２００、２０１に接続される。入力である二つの
ゲートには、それぞれ相補的な信号が加えられる。増幅
作用はこの二つの入力信号の差に対して実行される。い
かに大きな信号がＦＥＴ１００、１０１の各ゲートに印
可されても、それらが同位相の場合には、出力に信号は
現れない。
図２に示される基本構成をとり、例えば「初学者のため
の増幅回路設計方法」（高安 善市監修、オーム社）等
にその動作原理が説明されている。すなわち、特性の同
じ一対のＦＥＴ１００、１０１のそれぞれのソース端子
は一個の電流源３００に接続され、ドレインは個別に負
荷抵抗２００、２０１に接続される。入力である二つの
ゲートには、それぞれ相補的な信号が加えられる。増幅
作用はこの二つの入力信号の差に対して実行される。い
かに大きな信号がＦＥＴ１００、１０１の各ゲートに印
可されても、それらが同位相の場合には、出力に信号は
現れない。
【０００３】
【発明が解決しようとする課題】電子装置に用いられる
増幅回路では、その用途に応じて差動入力−差動出力構
成が適する場合や、単相入力構成が必要とされる場合が
ある。これら二つの機能を同じ回路構成で実現できるこ
とが望ましいが、図２の差動増幅回路でＦＥＴ１０１の
ゲートを交流的に接地して使う単相入力構成の場合は、
共通ソースにはＦＥＴ１００の入力信号の半分の大きさ
で同位相の信号が現れるため、同じＦＥＴを用いて最初
から単相入力構成として設計された回路に比較し、出力
振幅はほぼ半分になってしまう。
増幅回路では、その用途に応じて差動入力−差動出力構
成が適する場合や、単相入力構成が必要とされる場合が
ある。これら二つの機能を同じ回路構成で実現できるこ
とが望ましいが、図２の差動増幅回路でＦＥＴ１０１の
ゲートを交流的に接地して使う単相入力構成の場合は、
共通ソースにはＦＥＴ１００の入力信号の半分の大きさ
で同位相の信号が現れるため、同じＦＥＴを用いて最初
から単相入力構成として設計された回路に比較し、出力
振幅はほぼ半分になってしまう。
【０００４】 しかるに、この差動増幅回路の帯域特性
は、回路の出力インピーダンスと後段に接続される負荷
の入力容量とでほぼ決定されてしまい、差動構成にした
からといって性能が改善される訳ではない。すなわち、
利得だけが半減してしまい、増幅器の主要な性能指標で
ある利得・帯域積を損なってしまうという問題があっ
た。
は、回路の出力インピーダンスと後段に接続される負荷
の入力容量とでほぼ決定されてしまい、差動構成にした
からといって性能が改善される訳ではない。すなわち、
利得だけが半減してしまい、増幅器の主要な性能指標で
ある利得・帯域積を損なってしまうという問題があっ
た。
【０００５】
【課題を解決するための手段】本発明においては、前記
利得・帯域積の劣化を補償するために差動増幅回路を構
成する入力ＦＥＴ対の共通ソースと、第１もしくは第２
の電源のすくなくとも一方との間に容量素子を付加し、
共通ソースを交流的に接地することを、その構成とす
る。
利得・帯域積の劣化を補償するために差動増幅回路を構
成する入力ＦＥＴ対の共通ソースと、第１もしくは第２
の電源のすくなくとも一方との間に容量素子を付加し、
共通ソースを交流的に接地することを、その構成とす
る。
【０００６】
【作用】本発明の効果を図３に従って説明する。差動増
幅回路を差動入力−差動出力構成で動作させる通常の使
用方法では、その特性は図中Ａで示される曲線で表され
る。すなわち、利得Ｇ１（ｄＢ）で帯域はｆ１（Ｈｚ）
である。同じ回路を入力ゲートの一方を交流的に接地し
た単相入力構成で動作させた場合は、帯域はｆ１（Ｈ
ｚ）で変わらないが、利得はＧ２（ｄＢ）に減少してし
まう。共通ソースと電源との間にコンデンサ４００を付
加した本発明に係る構成では、コンデンサと電流源のコ
ンダクタンスで決定される時定数ｆｃ（Ｈｚ）よりも低
い周波数では、コンデンサの効果が現れないため特性は
図中Ｂの曲線に一致する。
幅回路を差動入力−差動出力構成で動作させる通常の使
用方法では、その特性は図中Ａで示される曲線で表され
る。すなわち、利得Ｇ１（ｄＢ）で帯域はｆ１（Ｈｚ）
である。同じ回路を入力ゲートの一方を交流的に接地し
た単相入力構成で動作させた場合は、帯域はｆ１（Ｈ
ｚ）で変わらないが、利得はＧ２（ｄＢ）に減少してし
まう。共通ソースと電源との間にコンデンサ４００を付
加した本発明に係る構成では、コンデンサと電流源のコ
ンダクタンスで決定される時定数ｆｃ（Ｈｚ）よりも低
い周波数では、コンデンサの効果が現れないため特性は
図中Ｂの曲線に一致する。
【０００７】一方時定数ｆｃよりも高い周波数領域では
コンデンサを通じて共通ソースは交流的にほぼ接地され
るため、特性はＡの挙動に近づく。従って容量値を適当
に選択すれば、帯域特性を損なわずに利得をＧ１（ｄ
Ｂ）に向上することも、あるいは利得をＧ２（ｄＢ）と
したままで帯域をｆ２（Ｈｚ）と高周波側へ伸ばすこと
も可能となる。
コンデンサを通じて共通ソースは交流的にほぼ接地され
るため、特性はＡの挙動に近づく。従って容量値を適当
に選択すれば、帯域特性を損なわずに利得をＧ１（ｄ
Ｂ）に向上することも、あるいは利得をＧ２（ｄＢ）と
したままで帯域をｆ２（Ｈｚ）と高周波側へ伸ばすこと
も可能となる。
【０００８】
【実施例】図４に本発明に係る第１の実施例の回路図を
示す。Ｑ１、Ｑ２が差動入力ＦＥＴ対、Ｑ３−Ｑ６で負
荷素子を形成する。Ｑ７は電流源を形成し、Ｑ８−Ｑ１
１がレベルシフト段、Ｑ１２−Ｑ１５が出力バッファー
を構成する。本回路の一方の入力を接地して単相入力構
成として動作させた場合の特性は図５で示され、利得は
１３，７ｄＢ、帯域は１．９ＧＨｚとなった。利得は補
償コンデンサＣ１を付加しない場合と同様であったが、
帯域は付加しない場合の１．０１ＧＨｚに比較してほぼ
倍増した。また本回路を通常の差動入力−差動出力構成
で使用した場合の特性をは図６で与えられるが、Ｃ１の
有無に係わらず利得１９．３ｄＢ、帯域０．９９ＧＨｚ
の特性が得られた。
示す。Ｑ１、Ｑ２が差動入力ＦＥＴ対、Ｑ３−Ｑ６で負
荷素子を形成する。Ｑ７は電流源を形成し、Ｑ８−Ｑ１
１がレベルシフト段、Ｑ１２−Ｑ１５が出力バッファー
を構成する。本回路の一方の入力を接地して単相入力構
成として動作させた場合の特性は図５で示され、利得は
１３，７ｄＢ、帯域は１．９ＧＨｚとなった。利得は補
償コンデンサＣ１を付加しない場合と同様であったが、
帯域は付加しない場合の１．０１ＧＨｚに比較してほぼ
倍増した。また本回路を通常の差動入力−差動出力構成
で使用した場合の特性をは図６で与えられるが、Ｃ１の
有無に係わらず利得１９．３ｄＢ、帯域０．９９ＧＨｚ
の特性が得られた。
【０００９】 モノリシックＩＣにて本回路を構成する
場合、補償コンデンサＣ１は金属−絶縁体−金属のＭＩ
Ｍ容量を利用することで、容易に精度よく作製すること
ができる。図４に与えられる容量値を得るには約二万平
方ミクロンの面積が必要である。一方このコンデンサを
逆バイアスされたダイオードの接合容量で置き換えるこ
とも可能である。この場合には前記ＭＩＭ容量の時と比
較して精度の面では劣るが、必要な面積は約二千平方ミ
クロンで済み、集積化の面で利点は大きい。
場合、補償コンデンサＣ１は金属−絶縁体−金属のＭＩ
Ｍ容量を利用することで、容易に精度よく作製すること
ができる。図４に与えられる容量値を得るには約二万平
方ミクロンの面積が必要である。一方このコンデンサを
逆バイアスされたダイオードの接合容量で置き換えるこ
とも可能である。この場合には前記ＭＩＭ容量の時と比
較して精度の面では劣るが、必要な面積は約二千平方ミ
クロンで済み、集積化の面で利点は大きい。
【００１０】 コンデンサの容量値を大きくすれば回路
特性は低域まで差動入力−差動出力構成の場合と同様に
なる。しかしながら前記実施例でも説明した様に、大面
積の素子を作製するのは困難が多く、かつ集積化の面で
非常な不利を招く。
特性は低域まで差動入力−差動出力構成の場合と同様に
なる。しかしながら前記実施例でも説明した様に、大面
積の素子を作製するのは困難が多く、かつ集積化の面で
非常な不利を招く。
【００１１】低域での利得を大きくするためには、帯域
特性を犠牲にして増幅段数を増加させざるを得ない。図
７は発明に係る第２の実施例を示すもので、低域での特
性改善を図った例である。すなわち、第１の実施例のＱ
１２−Ｑ１５で構成される出力バッファーに代え、ここ
を同数のＦＥＴからなるプッシュプル構成とし、この段
でも増幅度をもたせた。加えて、プッシュプル構成を採
ることで回路の出力インピーダンスが低下でき、負荷容
量との関係で決定される帯域特性の改善も図った。この
時の性能は、単相入力構成で動作させたときは利得１
８．０ｄＢ、帯域１．３３ＧＨｚとなり、前記単一増幅
段の構成例に比較し、利得として４．３ｄＢの改善が図
られ、帯域の劣化も０．５７ＧＨｚに抑制することがで
きた。
特性を犠牲にして増幅段数を増加させざるを得ない。図
７は発明に係る第２の実施例を示すもので、低域での特
性改善を図った例である。すなわち、第１の実施例のＱ
１２−Ｑ１５で構成される出力バッファーに代え、ここ
を同数のＦＥＴからなるプッシュプル構成とし、この段
でも増幅度をもたせた。加えて、プッシュプル構成を採
ることで回路の出力インピーダンスが低下でき、負荷容
量との関係で決定される帯域特性の改善も図った。この
時の性能は、単相入力構成で動作させたときは利得１
８．０ｄＢ、帯域１．３３ＧＨｚとなり、前記単一増幅
段の構成例に比較し、利得として４．３ｄＢの改善が図
られ、帯域の劣化も０．５７ＧＨｚに抑制することがで
きた。
【００１２】
【発明の効果】差動入力ＦＥＴの共通ソースと電源との
間に容量素子を付加することで、共通ソースを交流的に
接地させ、差動増幅回路を単相入力構成として動作させ
た場合でも利得劣化防止、帯域特性の向上が実現できる
ので、回路の汎用性を大幅に高めることが可能となる。
間に容量素子を付加することで、共通ソースを交流的に
接地させ、差動増幅回路を単相入力構成として動作させ
た場合でも利得劣化防止、帯域特性の向上が実現できる
ので、回路の汎用性を大幅に高めることが可能となる。
【図１】本発明の基本的な構成を説明する図。
【図２】従来の差動増幅回路の基本構成図。
【図３】本発明の効果を説明する図。
【図４】本発明に係る第１の実施例の回路図。
【図５】第１の実施例の回路の単相入力動作の場合の特
性図。
性図。
【図６】第１の実施例の回路の差動入力−差動出力動作
での特性図。
での特性図。
【図７】本発明に係る第２の実施例の回路図。
【図８】第２の実施例の回路の単相入力動作の場合の特
性図。
性図。
Claims (4)
- 【請求項１】 ソースを共通とした一対のＦＥＴと、一
端が前記ＦＥＴのそれぞれのドレインに接続され、他の
一端は第１の電源端子に接続した一対の負荷素子と、一
端が前記共通のソース端子に接続され、他端が第２の電
源端子に接続された単一の電流源とより構成された差動
増幅回路において、前記共通のソース端子と前記第１の
電源端子もしくは第２の電源端子のうちの、少なくとも
一方との間に容量素子を具備することを特徴とする差動
増幅回路。 - 【請求項２】 前記一対のＦＥＴはＧａＡｓを用いたシ
ョットキー型電界効果トランジスタである請求項１記載
の差動増幅回路。 - 【請求項３】 前記容量素子は金属−絶縁体−金属の積
層構造よりなるＭＩＭ容量である請求項１記載の差動増
幅回路。 - 【請求項４】 前記容量素子は逆バイアスされたダイオ
ードの接合容量である請求項１記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29772993A JPH07154165A (ja) | 1993-11-29 | 1993-11-29 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29772993A JPH07154165A (ja) | 1993-11-29 | 1993-11-29 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154165A true JPH07154165A (ja) | 1995-06-16 |
Family
ID=17850422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29772993A Pending JPH07154165A (ja) | 1993-11-29 | 1993-11-29 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07154165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949211B1 (ko) * | 2007-08-21 | 2010-03-24 | 연세대학교 산학협력단 | 비제로 복귀 신호에서 비트의 천이점을 추출하는 회로와이를 이용한 위상 잠금 클록 복원 회로 및 상기 회로를제어하는 방법. |
| WO2010041780A1 (en) * | 2008-10-07 | 2010-04-15 | Industry-Academic Cooperation Foundation Yonsei University | Bit-transition point extraction circuit and injection-locked clock recovery circuit for nrz-coded signal and method for controling the circuit |
-
1993
- 1993-11-29 JP JP29772993A patent/JPH07154165A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949211B1 (ko) * | 2007-08-21 | 2010-03-24 | 연세대학교 산학협력단 | 비제로 복귀 신호에서 비트의 천이점을 추출하는 회로와이를 이용한 위상 잠금 클록 복원 회로 및 상기 회로를제어하는 방법. |
| WO2010041780A1 (en) * | 2008-10-07 | 2010-04-15 | Industry-Academic Cooperation Foundation Yonsei University | Bit-transition point extraction circuit and injection-locked clock recovery circuit for nrz-coded signal and method for controling the circuit |
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