JPH10200384A - 遅延回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路に使用される遅延回路におい
て、性能及び信頼性を低下させることなく回路を構成す
る素子の削減を図って回路の簡略化を行う。 【解決手段】 信号入力端子と、信号入力端子からの信
号を遅延させる遅延回路部と、信号入力端子からの信号
に制御される第１スイッチング部と、第１スイッチング
部と直列接続され信号入力端子からの信号に制御される
第２スイッチング部と、第２スイッチング部と直列接続
され遅延回路部からの信号に制御される第３スイッチン
グ部と、第１及び第２スイッチング部の接続部の信号レ
ベルを反転させる反転回路部とからなり、第１及び第２
スイッチング部は相反する動作をし、第１スイッチング
部は導通状態のとき反転回路部の入力を「Ｈ」に、第２
及び第３スイッチング部は共に導通状態のとき反転回路
部の入力を「Ｌ」にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に形
成された遅延回路に関するものである。

【０００２】

【従来の技術】図５は、従来の遅延回路の例を示した回
路図であり、図５で示した遅延回路は、入力されたパル
ス信号の立上りのみを遅延させ、該パルス信号の立下り
における遅延をできる限り小さくするようにしたもので
ある。図５において、遅延回路５０は、８個のインバー
タ回路５１〜５８を直列に接続して形成したインバータ
遅延回路部５９と、２つのｐチャネル型ＭＯＳトランジ
スタ６０，６１と、２つのｎチャネル型ＭＯＳトランジ
スタ６２，６３と、論理反転用のインバータ回路６４と
で構成されている。上記ｐチャネル型ＭＯＳトランジス
タ６０，６１及びｎチャネル型ＭＯＳトランジスタ６
２，６３はＮＡＮＤ回路を形成している。

【０００３】上記ｐチャネル型ＭＯＳトランジスタ６０
において、ソースは直流電源ＶDDに接続され、ドレイン
はｎチャネル型ＭＯＳトランジスタ６２のドレインに接
続され、ゲートは、ｎチャネル型ＭＯＳトランジスタ６
２のゲートに接続されて上記ＮＡＮＤ回路の一方の入力
端子をなし、遅延回路５０の出力端子ＩＮに接続され
る。また、ｎチャネル型ＭＯＳトランジスタ６２のソー
スは、ｎチャネル型ＭＯＳトランジスタ６３のドレイン
に接続され、ｎチャネル型ＭＯＳトランジスタ６３のソ
ースは接地される。

【０００４】更に、上記ｐチャネル型ＭＯＳトランジス
タ６０のドレインとｎチャネル型ＭＯＳトランジスタ６
２のドレインとの接続部は、ｐチャネル型ＭＯＳトラン
ジスタ６１のドレインが接続されて上記ＮＡＮＤ回路の
出力端子をなすと共に、インバータ回路６４の入力端子
が接続される。ｐチャネル型ＭＯＳトランジスタ６１に
おいて、ソースは直流電源ＶDDに接続され、ゲートは、
ｎチャネル型ＭＯＳトランジスタ６３のゲートに接続さ
れて上記ＮＡＮＤ回路の他方の入力端子をなし、インバ
ータ遅延回路部５９の出力端子をなすインバータ回路５
８の出力端子に接続される。また、上記インバータ遅延
回路部５９の入力端子をなすインバータ回路５１の入力
端子は、遅延回路５０の入力端子ＩＮに接続され、上記
インバータ回路６４の出力端子は、遅延回路５０の出力
端子ＯＵＴに接続される。

【０００５】次に、上記のような構成の遅延回路５０に
おける動作例について説明する。上記図５において、イ
ンバータ回路５８の出力端子と、ｐチャネル型ＭＯＳト
ランジスタ６１及びｎチャネル型ＭＯＳトランジスタ６
３の各ゲートとを接続した接続部をＥとし、ｐチャネル
型ＭＯＳトランジスタ６０，６１及びｎチャネル型ＭＯ
Ｓトランジスタ６２の各ドレインを接続した接続部をＦ
とする。図６は、上記図５で示した遅延回路５０におけ
る動作例を示したタイミングチャート図である。

【０００６】図６から分かるように、遅延回路５０の入
力端子ＩＮに入力されたパルスは、上記Ｅ点で、インバ
ータ遅延回路部５９によってパルスの立上り及び立下り
共に遅延した波形となる。しかし、上記Ｆ点では、上記
ＮＡＮＤ回路によって、遅延回路５０の入力端子ＩＮ及
び上記Ｅ点の信号レベルが共に「Ｈ」となったときの
み、信号レベルが「Ｌ」となる。更に遅延回路５０の出
力端子ＯＵＴでは、Ｆ点の信号レベルがインバータ回路
６４によって論理反転されたものとなるため、出力端子
ＯＵＴから出力されるパルスは、入力端子ＩＮに入力さ
れたパルスに対して、立上りのみ遅延し、立下りはイン
バータ遅延回路部５９の影響を受けることなく遅延して
いない波形となる。

【０００７】図７は、従来の遅延回路の他の例を示した
回路図であり、図７で示した遅延回路７０は、入力され
たパルス信号の立下りのみを遅延させ、該パルス信号の
立上りにおける遅延をできる限り小さくするようにした
ものである。図７において、遅延回路７０は、８個のイ
ンバータ回路７１〜７８を直列に接続して形成したイン
バータ遅延回路部７９と、２つのｐチャネル型ＭＯＳト
ランジスタ８０，８１と、２つのｎチャネル型ＭＯＳト
ランジスタ８２，８３と、論理反転用のインバータ回路
８４とで構成されている。上記ｐチャネル型ＭＯＳトラ
ンジスタ８０，８１及びｎチャネル型ＭＯＳトランジス
タ８２，８３は、ＮＯＲ回路を形成している。

【０００８】上記ｐチャネル型ＭＯＳトランジスタ８０
において、ソースは直流電源ＶDDに接続され、ドレイン
はｐチャネル型ＭＯＳトランジスタ８１のソースに接続
され、ゲートは、ｎチャネル型ＭＯＳトランジスタ８２
のゲートに接続されて上記ＮＯＲ回路の一方の入力端子
をなし、遅延回路７０の出力端子ＩＮに接続される。ま
た、ｐチャネル型ＭＯＳトランジスタ８１のドレイン
は、ｎチャネル型ＭＯＳトランジスタ８２，８３のドレ
インにそれぞれ接続され、ｎチャネル型ＭＯＳトランジ
スタ８２，８３のソースはそれぞれ接地される。

【０００９】更に、上記ｐチャネル型ＭＯＳトランジス
タ８１のドレインとｎチャネル型ＭＯＳトランジスタ８
２，８３の各ドレインとの接続部は、上記ＮＯＲ回路の
出力端子をなし、インバータ回路８４の入力端子が接続
される。ｐチャネル型ＭＯＳトランジスタ８１のゲート
は、ｎチャネル型ＭＯＳトランジスタ８３のゲートに接
続されて上記ＮＯＲ回路の他方の入力端子をなし、イン
バータ遅延回路部７９の出力端子をなすインバータ回路
７８の出力端子に接続される。また、上記インバータ遅
延回路部７９の入力端子をなすインバータ回路７１の入
力端子は、遅延回路７０の入力端子ＩＮに接続され、上
記インバータ回路８４の出力端子は、遅延回路７０の出
力端子ＯＵＴに接続される。

【００１０】次に、上記のような構成の遅延回路７０に
おける動作例について説明する。上記図７において、イ
ンバータ回路７８の出力端子と、ｐチャネル型ＭＯＳト
ランジスタ８１及びｎチャネル型ＭＯＳトランジスタ８
３の各ゲートとを接続した接続部をＧとし、ｐチャネル
型ＭＯＳトランジスタ８１及びｎチャネル型ＭＯＳトラ
ンジスタ８２，８３の各ドレインを接続した接続部をＨ
とする。図８は、上記図７で示した遅延回路７０におけ
る動作例を示したタイミングチャート図である。

【００１１】図８から分かるように、遅延回路７０の入
力端子ＩＮに入力されたパルスは、上記Ｇ点で、インバ
ータ遅延回路部７９によってパルスの立上り及び立下り
共に遅延した波形となる。しかし、上記Ｈ点では、上記
ＮＯＲ回路によって、遅延回路７０の入力端子ＩＮ及び
上記Ｇ点のどちらか一方の信号レベルが「Ｈ」となった
ときのみ、信号レベルが「Ｌ」となる。更に遅延回路７
０の出力端子ＯＵＴでは、Ｈ点の信号レベルがインバー
タ回路８４によって論理反転されたものとなるため、出
力端子ＯＵＴから出力されるパルスは、入力端子ＩＮに
入力されたパルスに対して、立下りのみ遅延し、立上り
はインバータ遅延回路部７９の影響を受けることなく遅
延していない波形となる。

【００１２】

【発明が解決しようとする課題】しかし、半導体集積回
路においては、性能及び信頼性を低下させることなく回
路を構成する素子の削減を図って回路の簡略化を行うこ
とは常に課せられた問題である。このことから、上記遅
延回路を使用した半導体集積回路においても、性能及び
信頼性を低下させることなく回路を構成する素子の削減
を図り、回路の簡略化を行う必要がある。

【００１３】そこで、本発明は、半導体集積回路に使用
される遅延回路において、性能及び信頼性を低下させる
ことなく回路を構成する素子の削減を図って回路の簡略
化を行うことを目的とする。

【００１４】

【課題を解決するための手段】本第１の発明に係る遅延
回路は、外部から信号が入力される信号入力端子と、該
信号入力端子に入力される信号を所定の時間遅延させて
出力する遅延回路部と、上記信号入力端子から入力され
た信号によってスイッチング動作が制御される第１スイ
ッチング部と、該第１スイッチング部と直列に接続さ
れ、上記信号入力端子から入力された信号によってスイ
ッチング動作が制御される第２スイッチング部と、該第
２スイッチング部と直列に接続され、上記遅延回路部か
ら出力された信号によってスイッチング動作が制御され
る第３スイッチング部と、上記第１スイッチング部と第
２スイッチング部との接続部における信号レベルを反転
させて出力する反転回路部とからなり、上記第１スイッ
チング部及び第２スイッチング部は、信号入力端子から
の信号の信号レベルに対して相反するスイッチング動作
を行うと共に、第１スイッチング部は、導通状態になる
と上記反転回路部の入力端子を「Ｈ」レベルにし、上記
第２スイッチング部及び第３スイッチング部は、共に導
通状態になると上記反転回路部の入力端子を「Ｌ」レベ
ルにするものである。

【００１５】本第２の発明に係る遅延回路は、第１の発
明において、上記信号入力端子から入力される信号が、
信号レベルの立上りのみ所定時間遅延されて上記反転回
路部の出力端子から出力されるものである。

【００１６】本第３の発明に係る遅延回路は、第１又は
第２の発明において、上記第１スイッチング部が、ｐチ
ャネル型ＭＯＳトランジスタであり、上記第２スイッチ
ング部及び第３スイッチング部が、ｎチャネル型ＭＯＳ
トランジスタであるものである。

【００１７】本第４の発明に係る遅延回路は、外部から
信号が入力される信号入力端子と、該信号入力端子に入
力される信号を所定の時間遅延させて出力する遅延回路
部と、上記信号入力端子から入力された信号によってス
イッチング動作が制御される第１スイッチング部と、該
第１スイッチング部と直列に接続され、上記遅延回路部
から出力された信号によってスイッチング動作が制御さ
れる第２スイッチング部と、該第２スイッチング部と直
列に接続され、上記信号入力端子から入力された信号に
よってスイッチング動作が制御される第３スイッチング
部と、上記第２スイッチング部と第３スイッチング部と
の接続部における信号レベルを反転させて出力する反転
回路部とからなり、上記第１スイッチング部及び第３ス
イッチング部は、信号入力端子からの信号の信号レベル
に対して相反するスイッチング動作を行うと共に、第１
スイッチング部及び第２スイッチング部は、共に導通状
態となると上記反転回路部の入力端子を「Ｈ」レベルに
し、上記第３スイッチング部は、導通状態になると上記
反転回路部の入力端子を「Ｌ」レベルにするものであ
る。

【００１８】本第５の発明に係る遅延回路は、第４の発
明において、上記信号入力端子から入力される信号が、
信号レベルの立下りのみ所定時間遅延されて上記反転回
路部の出力端子から出力されるものである。

【００１９】本第６の発明に係る遅延回路は、第４又は
第５の発明において、上記第１スイッチング部及び第２
スイッチング部が、ｐチャネル型ＭＯＳトランジスタで
あり、上記第３スイッチング部が、ｎチャネル型ＭＯＳ
トランジスタであるものである。

【００２０】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
遅延回路の例を示した回路図であり、図１で示した遅延
回路は、入力されたパルス信号の立上りのみを遅延さ
せ、該パルス信号の立下りにおける遅延をできる限り小
さくするようにしたものである。図１において、遅延回
路１は、８個のインバータ回路２〜９を直列に接続して
形成したインバータ遅延回路部１０と、１つのｐチャネ
ル型ＭＯＳトランジスタ１１と、２つのｎチャネル型Ｍ
ＯＳトランジスタ１２，１３と、論理反転用のインバー
タ回路１４とで構成されている。

【００２１】上記ｐチャネル型ＭＯＳトランジスタ１１
において、ソースは直流電源ＶDDに接続され、ドレイン
はｎチャネル型ＭＯＳトランジスタ１２のドレインに接
続され、ゲートは、ｎチャネル型ＭＯＳトランジスタ１
２のゲートに接続されると共に、遅延回路１の出力端子
ＩＮに接続される。また、ｎチャネル型ＭＯＳトランジ
スタ１２のソースは、ｎチャネル型ＭＯＳトランジスタ
１３のドレインに接続され、ｎチャネル型ＭＯＳトラン
ジスタ１３のソースは接地される。

【００２２】更に、上記ｐチャネル型ＭＯＳトランジス
タ１１のドレインとｎチャネル型ＭＯＳトランジスタ１
２のドレインとの接続部は、インバータ回路１４の入力
端子に接続される。ｎチャネル型ＭＯＳトランジスタ１
３のゲートは、インバータ遅延回路部１０の出力端子を
なすインバータ回路９の出力端子に接続される。また、
上記インバータ遅延回路部１０の入力端子をなすインバ
ータ回路２の入力端子は、遅延回路１の入力端子ＩＮに
接続され、上記インバータ回路１４の出力端子は、遅延
回路１の出力端子ＯＵＴに接続される。

【００２３】次に、上記のような構成の遅延回路１にお
ける動作例について説明する。上記図１において、イン
バータ回路９の出力端子と、ｎチャネル型ＭＯＳトラン
ジスタ１３のゲートとを接続した接続部をＡとし、ｐチ
ャネル型ＭＯＳトランジスタ１１及びｎチャネル型ＭＯ
Ｓトランジスタ１２の各ドレインを接続した接続部をＢ
とする。図２は、上記図１で示した遅延回路１における
動作例を示したタイミングチャート図である。

【００２４】図２から分かるように、遅延回路１の入力
端子ＩＮに入力されたパルスは、上記Ａ点で、インバー
タ遅延回路部１０によってパルスの立上り及び立下り共
に遅延した波形となる。入力端子ＩＮの信号レベルが
「Ｌ」レベルのとき、ｐチャネル型ＭＯＳトランジスタ
１１はオンしｎチャネル型ＭＯＳトランジスタ１２はオ
フするため、ｎチャネル型ＭＯＳトランジスタ１３の動
作に関係なくＢ点の信号レベルは「Ｈ」レベルとなり、
インバータ回路１４によって論理が反転され、遅延回路
１の出力端子ＯＵＴは「Ｌ」レベルとなる。

【００２５】ここで、入力端子ＩＮに入力されたパルス
の信号レベルが「Ｌ」レベルから「Ｈ」レベルに変化す
ると、ｐチャネル型ＭＯＳトランジスタ１１がオフしｎ
チャネル型ＭＯＳトランジスタ１２がオンしても、上記
Ａ点が「Ｌ」レベルのままであるとき、ｎチャネル型Ｍ
ＯＳトランジスタ１３はオフしているため、上記Ｂ点の
信号レベルは保持されて「Ｈ」レベルから変化せず、出
力端子ＯＵＴの信号レベルも「Ｌ」レベルから変化しな
い。次に、上記Ａ点が「Ｈ」レベルになると、ｎチャネ
ル型ＭＯＳトランジスタ１３がオンして、上記Ｂ点は
「Ｌ」レベルとなり、出力端子ＯＵＴは「Ｈ」レベルと
なる。

【００２６】更に、入力端子ＩＮに入力されたパルスの
信号レベルが「Ｈ」レベルから「Ｌ」レベルに変化する
と、ｐチャネル型ＭＯＳトランジスタ１１がオンし、ｎ
チャネル型ＭＯＳトランジスタ１２はオフすることか
ら、上記Ｂ点の信号レベルは「Ｌ」レベルから「Ｈ」レ
ベルに変化し、出力端子ＯＵＴの信号レベルは「Ｈ」レ
ベルから「Ｌ」レベルに変化する。その後、上記Ａ点の
信号レベルが「Ｈ」レベルから「Ｌ」レベルに変化する
とｎチャネル型ＭＯＳトランジスタ１３がオフするが、
すでにｎチャネル型ＭＯＳトランジスタ１２がオフして
いるため上記Ｂ点の信号レベルは変化せず、出力端子Ｏ
ＵＴの信号レベルも変化しない。このようにして、上記
遅延回路１は、入力端子ＩＮに入力されたパルス信号
を、立上りのみを遅延させて出力端子ＯＵＴから出力す
る。

【００２７】上記のように、本実施の形態１における遅
延回路は、入力端子ＩＮから入力された信号の立上りの
みを遅延させる遅延回路において、該回路の性能及び信
頼性を低下させることなく、回路を構成するトランジス
タの数を削減することができ、回路を簡易化することが
できる。

【００２８】実施の形態２．図３は、本発明の実施の形
態２における遅延回路の例を示した回路図であり、図３
で示した遅延回路は、入力されたパルス信号の立下りの
みを遅延させ、該パルス信号の立上りにおける遅延をで
きる限り小さくするようにしたものである。図３におい
て、遅延回路２０は、８個のインバータ回路２１〜２８
を直列に接続して形成したインバータ遅延回路部２９
と、２つのｐチャネル型ＭＯＳトランジスタ３０，３１
と、１つのｎチャネル型ＭＯＳトランジスタ３２と、論
理反転用のインバータ回路３３とで構成されている。

【００２９】上記ｐチャネル型ＭＯＳトランジスタ３０
において、ソースは直流電源ＶDDに接続され、ドレイン
はｐチャネル型ＭＯＳトランジスタ３１のソースに接続
され、ゲートは、ｎチャネル型ＭＯＳトランジスタ３２
のゲートに接続されると共に遅延回路２０の出力端子Ｉ
Ｎに接続される。また、ｐチャネル型ＭＯＳトランジス
タ３１のドレインは、ｎチャネル型ＭＯＳトランジスタ
３２のドレインに接続され、ｎチャネル型ＭＯＳトラン
ジスタ３２のソースは接地される。

【００３０】更に、上記ｐチャネル型ＭＯＳトランジス
タ３１のドレインとｎチャネル型ＭＯＳトランジスタ３
２のドレインとの接続部は、インバータ回路３３の入力
端子に接続される。ｐチャネル型ＭＯＳトランジスタ３
１のゲートは、インバータ遅延回路部２９の出力端子を
なすインバータ回路２８の出力端子に接続される。ま
た、上記インバータ遅延回路部２９の入力端子をなすイ
ンバータ回路２１の入力端子は、遅延回路２０の入力端
子ＩＮに接続され、上記インバータ回路３３の出力端子
は、遅延回路２０の出力端子ＯＵＴに接続される。

【００３１】次に、上記のような構成の遅延回路２０に
おける動作例について説明する。上記図３において、イ
ンバータ回路２８の出力端子と、ｐチャネル型ＭＯＳト
ランジスタ３１のゲートとを接続した接続部をＣとし、
ｐチャネル型ＭＯＳトランジスタ３１及びｎチャネル型
ＭＯＳトランジスタ３２の各ドレインを接続した接続部
をＤとする。図４は、上記図３で示した遅延回路２０に
おける動作例を示したタイミングチャート図である。

【００３２】図４から分かるように、遅延回路２０の入
力端子ＩＮに入力されたパルスは、上記Ｃ点で、インバ
ータ遅延回路部２９によってパルスの立上り及び立下り
共に遅延した波形となる。入力端子ＩＮの信号レベルが
「Ｌ」レベルのとき、ｐチャネル型ＭＯＳトランジスタ
３０はオンしｎチャネル型ＭＯＳトランジスタ３２はオ
フする。この状態でＣ点が「Ｌ」レベルであることか
ら、Ｄ点の信号レベルは「Ｈ」レベルであり、インバー
タ回路３３によって論理が反転されて遅延回路２０の出
力端子ＯＵＴは「Ｌ」レベルである。

【００３３】次に、遅延回路２０の入力端子ＩＮに入力
されたパルスの信号レベルが「Ｌ」レベルから「Ｈ」レ
ベルに変化すると、ｐチャネル型ＭＯＳトランジスタ３
０がオフしｎチャネル型ＭＯＳトランジスタ３２がオン
するため、Ｃ点の信号レベルに関係なく、すなわちｐチ
ャネル型ＭＯＳトランジスタ３１の動作に関係なく、Ｄ
点は「Ｈ」レベルから「Ｌ」レベルに変化し、これに伴
って遅延回路２０の出力端子ＯＵＴは「Ｌ」レベルから
「Ｈ」レベルに変化する。その後、Ｃ点が「Ｌ」レベル
から「Ｈ」レベルに変化してｐチャネル型ＭＯＳトラン
ジスタ３１がオフするが、上記Ｄ点及び遅延回路２０の
出力端子ＯＵＴの信号レベルは変化しない。

【００３４】次に、遅延回路２０の入力端子ＩＮに入力
されたパルスの信号レベルが「Ｈ」レベルから「Ｌ」レ
ベルに変化すると、ｐチャネル型ＭＯＳトランジスタ３
０はオンすると共にｎチャネル型ＭＯＳトランジスタ３
２はオフするが、Ｃ点は「Ｈ」レベルであるのでｐチャ
ネル型ＭＯＳトランジスタ３１はオフしたままである。
このため、上記Ｄ点の信号レベルは保持されて「Ｌ」レ
ベルから変化せず、遅延回路２０の出力端子ＯＵＴの信
号レベルも「Ｈ」レベルから変化しない。次に、上記Ｃ
点が「Ｈ」レベルから「Ｌ」レベルになると、ｐチャネ
ル型ＭＯＳトランジスタ３１がオンして、上記Ｄ点は
「Ｌ」レベルから「Ｈ」レベルとなり、遅延回路２０の
出力端子ＯＵＴは「Ｈ」レベルから「Ｌ」レベルとな
る。このようにして、上記遅延回路２０は、入力端子Ｉ
Ｎに入力されたパルス信号を、立下りのみを遅延させて
出力端子ＯＵＴから出力する。

【００３５】上記のように、本実施の形態２における遅
延回路は、入力端子ＩＮから入力された信号における信
号レベルの立下りのみを遅延させる遅延回路において、
該回路の性能及び信頼性を低下させることなく、回路を
構成するトランジスタの数を削減することができ、回路
を簡易化することができる。

【００３６】なお、上記実施の形態１及び実施の形態２
において、８個のインバータ回路を直列に接続して遅延
回路部を形成したが、本発明はこれに限定するものでは
なく、入力端子から入力される信号を所定時間遅延させ
ることができる回路であればよい。

【００３７】

【発明の効果】第１の発明に係る遅延回路は、遅延回路
部及び反転回路部に加えて３つのスイッチング部で構成
されており、信号入力端子から入力された信号における
信号レベルの立上りのみを遅延させる遅延回路におい
て、該回路の性能及び信頼性を低下させることなく、回
路を構成するスイッチング部の数を削減することがで
き、回路を簡易化することができる。

【００３８】第２の発明に係る遅延回路は、第１の発明
において、上記信号入力端子から入力された信号は、信
号レベルの立上りのみ所定時間遅延されて上記反転回路
部の出力端子から出力されることから、信号入力端子か
ら入力された信号における信号レベルの立上りのみを遅
延させる遅延回路において、該回路の性能及び信頼性を
低下させることなく、回路を構成するスイッチング部の
数を削減することができ、回路を簡易化することができ
る。

【００３９】第３の発明に係る遅延回路は、第１又は第
２の発明において、上記第１スイッチング部が、ｐチャ
ネル型ＭＯＳトランジスタであり、上記第２スイッチン
グ部及び第３スイッチング部が、ｎチャネル型ＭＯＳト
ランジスタであることから、信号入力端子から入力され
た信号における信号レベルの立上りのみを遅延させる遅
延回路において、該回路の性能及び信頼性を低下させる
ことなく、回路を構成するＭＯＳトランジスタの数を削
減することができ、回路を簡易化することができる。

【００４０】第４の発明に係る遅延回路は、遅延回路部
及び反転回路部に加えて３つのスイッチング部で構成さ
れており、信号入力端子から入力された信号における信
号レベルの立下りのみを遅延させる遅延回路において、
該回路の性能及び信頼性を低下させることなく、回路を
構成するスイッチング部の数を削減することができ、回
路を簡易化することができる。

【００４１】第５の発明に係る遅延回路は、第４の発明
において、上記信号入力端子から入力された信号は、信
号レベルの立下りのみ所定時間遅延されて上記反転回路
部の出力端子から出力されることから、信号入力端子か
ら入力された信号における信号レベルの立下りのみを遅
延させる遅延回路において、該回路の性能及び信頼性を
低下させることなく、回路を構成するスイッチング部の
数を削減することができ、回路を簡易化することができ
る。

【００４２】第６の発明に係る遅延回路は、第４又は第
５の発明において、上記第１スイッチング部及び第２ス
イッチング部が、ｐチャネル型ＭＯＳトランジスタであ
り、上記第３スイッチング部が、ｎチャネル型ＭＯＳト
ランジスタであることから、信号入力端子から入力され
た信号における信号レベルの立下りのみを遅延させる遅
延回路において、該回路の性能及び信頼性を低下させる
ことなく、回路を構成するＭＯＳトランジスタの数を削
減することができ、回路を簡易化することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における遅延回路の例
を示した回路図である。

【図２】 図１で示した回路の動作例を示したタイミン
グチャート図である。

【図３】 本発明の実施の形態２における遅延回路の例
を示した回路図である。

【図４】 図３で示した回路の動作例を示したタイミン
グチャート図である。

【図５】 従来の遅延回路の例を示した回路図である。

【図６】 図５で示した回路の動作例を示したタイミン
グチャート図である。

【図７】 従来の遅延回路の他の例を示した回路図であ
る。

【図８】 図７で示した回路の動作例を示したタイミン
グチャート図である。

【符号の説明】

１，２０ 遅延回路、 ２〜９，１４，２１〜２８，３
３ インバータ回路、１０，２９ インバータ遅延回路
部、 １１，３０，３１ ｐチャネル型ＭＯＳトランジ
スタ、 １２，１３，３２ ｎチャネル型ＭＯＳトラン
ジスタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部から信号が入力される信号入力端子
   と、 該信号入力端子に入力される信号を所定の時間遅延させ
   て出力する遅延回路部と、 上記信号入力端子から入力された信号によってスイッチ
   ング動作が制御される第１スイッチング部と、 該第１スイッチング部と直列に接続され、上記信号入力
   端子から入力された信号によってスイッチング動作が制
   御される第２スイッチング部と、 該第２スイッチング部と直列に接続され、上記遅延回路
   部から出力された信号によってスイッチング動作が制御
   される第３スイッチング部と、 上記第１スイッチング部と第２スイッチング部との接続
   部における信号レベルを反転させて出力する反転回路部
   とからなり、 上記第１スイッチング部及び第２スイッチング部は、信
   号入力端子からの信号の信号レベルに対して相反するス
   イッチング動作を行うと共に、第１スイッチング部は、
   導通状態になると上記反転回路部の入力端子を「Ｈ」レ
   ベルにし、上記第２スイッチング部及び第３スイッチン
   グ部は、共に導通状態になると上記反転回路部の入力端
   子を「Ｌ」レベルにすることを特徴とする遅延回路。
2. 【請求項２】 上記信号入力端子から入力される信号
   は、信号レベルの立上りのみ所定時間遅延されて上記反
   転回路部の出力端子から出力されることを特徴とする請
   求項１に記載の遅延回路。
3. 【請求項３】 上記第１スイッチング部は、ｐチャネル
   型ＭＯＳトランジスタであり、上記第２スイッチング部
   及び第３スイッチング部は、ｎチャネル型ＭＯＳトラン
   ジスタであることを特徴とする請求項１又は請求項２の
   いずれかに記載の遅延回路。
4. 【請求項４】 外部から信号が入力される信号入力端子
   と、 該信号入力端子に入力される信号を所定の時間遅延させ
   て出力する遅延回路部と、 上記信号入力端子から入力された信号によってスイッチ
   ング動作が制御される第１スイッチング部と、 該第１スイッチング部と直列に接続され、上記遅延回路
   部から出力された信号によってスイッチング動作が制御
   される第２スイッチング部と、 該第２スイッチング部と直列に接続され、上記信号入力
   端子から入力された信号によってスイッチング動作が制
   御される第３スイッチング部と、 上記第２スイッチング部と第３スイッチング部との接続
   部における信号レベルを反転させて出力する反転回路部
   とからなり、 上記第１スイッチング部及び第３スイッチング部は、信
   号入力端子からの信号の信号レベルに対して相反するス
   イッチング動作を行うと共に、第１スイッチング部及び
   第２スイッチング部は、共に導通状態となると上記反転
   回路部の入力端子を「Ｈ」レベルにし、上記第３スイッ
   チング部は、導通状態になると上記反転回路部の入力端
   子を「Ｌ」レベルにすることを特徴とする遅延回路。
5. 【請求項５】 上記信号入力端子から入力される信号
   は、信号レベルの立下りのみ所定時間遅延されて上記反
   転回路部の出力端子から出力されることを特徴とする請
   求項４に記載の遅延回路。
6. 【請求項６】 上記第１スイッチング部及び第２スイッ
   チング部は、ｐチャネル型ＭＯＳトランジスタであり、
   上記第３スイッチング部は、ｎチャネル型ＭＯＳトラン
   ジスタであることを特徴とする請求項４又は請求項５の
   いずれかに記載の遅延回路。