JPH0715540B2 - 能動マトリクスのデイスプレイスクリ−ン - Google Patents
能動マトリクスのデイスプレイスクリ−ンInfo
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Description
【発明の詳細な説明】 本発明は、能動マトリスクのデイスプレイスクリーンに
関し、詳言すれば能動マトリスクおよび行および列冗長
のデイスプレイスクリーンに関するものである。
関し、詳言すれば能動マトリスクおよび行および列冗長
のデイスプレイスクリーンに関するものである。
本発明はとくに電気的情報な光学的情報への変換器とし
て利用される液晶デイスプレイの実施における光電工学
に適用される。
て利用される液晶デイスプレイの実施における光電工学
に適用される。
一般に、能動マトリスクのデイスプレイスクリーンは液
晶のごとき光電材料がそれらの間に挿入される２枚のプ
レートからなる。これらのプレートの一方上には、透明
な導電性底部（ブロツク）薄層トランジスタ、１群の導
電性アドレツシング行、および１群の導電性アドレツシ
ング列がある。各トランジスタは１本の行に接続された
グリツド、底部に接続されたソースおよび１本の列に接
続されたドレインを有している。第２のプレート上に
は、対向電極がある。
晶のごとき光電材料がそれらの間に挿入される２枚のプ
レートからなる。これらのプレートの一方上には、透明
な導電性底部（ブロツク）薄層トランジスタ、１群の導
電性アドレツシング行、および１群の導電性アドレツシ
ング列がある。各トランジスタは１本の行に接続された
グリツド、底部に接続されたソースおよび１本の列に接
続されたドレインを有している。第２のプレート上に
は、対向電極がある。
かかる構造は第１図に示してある。簡略化した方法で、
導電性列12および導電性行14、トランジスタ20および導
電性底部22を有する下方プレート10および対向電極24で
被覆された上方プレート24が示してある。
導電性列12および導電性行14、トランジスタ20および導
電性底部22を有する下方プレート10および対向電極24で
被覆された上方プレート24が示してある。
第２図には、第１図の素子が説明されるデイスプレイス
クリーン全体の等価回路が示してある。このスクリーン
は適宜をビデオ電圧を供給する制御回路28に接続された
導電性列12、および行アドレツシング電圧を供給する制
御回路30に接続された導電性行14からなる。破線におい
て、デイスプレイスクリーンの画像点32を示す。これら
の画像点は導電性行14と列12の交点に置かれる。これら
の画像点32（また「ピクセル」または「エルデイム」と
呼ばれる）は各々トランジスタ20およびコンデンサを含
んでいる。極板の一方はプレート10上に配置された導電
性底部22により構成されかつ他方の極限は他方のプレー
ト24上に配置された対向電極26によつて構成される。
クリーン全体の等価回路が示してある。このスクリーン
は適宜をビデオ電圧を供給する制御回路28に接続された
導電性列12、および行アドレツシング電圧を供給する制
御回路30に接続された導電性行14からなる。破線におい
て、デイスプレイスクリーンの画像点32を示す。これら
の画像点は導電性行14と列12の交点に置かれる。これら
の画像点32（また「ピクセル」または「エルデイム」と
呼ばれる）は各々トランジスタ20およびコンデンサを含
んでいる。極板の一方はプレート10上に配置された導電
性底部22により構成されかつ他方の極限は他方のプレー
ト24上に配置された対向電極26によつて構成される。
この図において、導電性列（列12かまたは行14）の切断
の場合において、切断された列の部分は制御回路28また
は30により引き出される制御電圧をもはや支持しない。
の場合において、切断された列の部分は制御回路28また
は30により引き出される制御電圧をもはや支持しない。
これは結果としてこの列部分に接続されるエルデイムの
非作動を生じ、このことはデイスプレイスクリーン上に
非常に明白な寄生作用によつて表現される。この作用は
例えば黒いスクリーンの背はそれらの間で抵抗を介して
それらの端部に接続される。
非作動を生じ、このことはデイスプレイスクリーン上に
非常に明白な寄生作用によつて表現される。この作用は
例えば黒いスクリーンの背はそれらの間で抵抗を介して
それらの端部に接続される。
上記抵抗は、前記制御回路の出力インピーダンスより大
きくかつ各電極列の抵抗より大きい値を有する値Ra若し
くはそれに近い値Rpを有する。そして、このことによ
り、さらに、ディスプレイスクリーンの帯電防止保護を
提供する。
きくかつ各電極列の抵抗より大きい値を有する値Ra若し
くはそれに近い値Rpを有する。そして、このことによ
り、さらに、ディスプレイスクリーンの帯電防止保護を
提供する。
本発明の好適な実施方法によれば、各抵抗各電極列の抵
抗より非常に大きい制御回路の出力インピーダンスより
大きい値Rsを有し、Rs/2は、Raが検討される行または列
の各デイスプレイ素子の特性インピーダンスでありかつ
ｎが前記行または列上に同時に作用する能動素子の数で
ある場合にRa/nより非常に低い。
抗より非常に大きい制御回路の出力インピーダンスより
大きい値Rsを有し、Rs/2は、Raが検討される行または列
の各デイスプレイ素子の特性インピーダンスでありかつ
ｎが前記行または列上に同時に作用する能動素子の数で
ある場合にRa/nより非常に低い。
本発明によるデイスプレイスクリーンの変形例は帯電防
止保護を提供する。このために、それらの間に複数の行
を接続する抵抗網およびそれらの間に複数の列を接続す
る抵抗網は抵抗Rsに等しいかまたは近い値の抵抗Rpによ
つて相互に接続される。
止保護を提供する。このために、それらの間に複数の行
を接続する抵抗網およびそれらの間に複数の列を接続す
る抵抗網は抵抗Rsに等しいかまたは近い値の抵抗Rpによ
つて相互に接続される。
好適な実施方法によれば、抵抗RsおよびRpの組合わせは
デイスプレイスクリーンを一巡する抵抗性テープによつ
て構成され、このテープは行および列と接触する。
デイスプレイスクリーンを一巡する抵抗性テープによつ
て構成され、このテープは行および列と接触する。
本発明は添付図面を参照して単なる例示でかつ限定され
ない以下の説明を読むことにより明らかとなる。
ない以下の説明を読むことにより明らかとなる。
第３図において、本発明によるデイスプレイスクリーン
の第１プレート10上に配置された導電性行14が示してあ
る。これらの行14は抵抗RLを有しかつ制御回路30に接続
される。
の第１プレート10上に配置された導電性行14が示してあ
る。これらの行14は抵抗RLを有しかつ制御回路30に接続
される。
本発明の特徴的原理によれば、行14はそれらの間で抵抗
Rsを介してそれらの端部に接続される。
Rsを介してそれらの端部に接続される。
同様に、デイスプレイスクリーンの第１プレート10に配
置された導電性列はそれらの間で抵抗Rsを介してそれら
の端部に接続される（図示せず）。
置された導電性列はそれらの間で抵抗Rsを介してそれら
の端部に接続される（図示せず）。
これらの抵抗は、１本の行おたび／または１本の列の切
断の場合に、隣接する行および／または列の電位の合計
の半分に等しい電位に切断された行および／または列の
部分を支持させる行および／または列の冗長を形成す
る。
断の場合に、隣接する行および／または列の電位の合計
の半分に等しい電位に切断された行および／または列の
部分を支持させる行および／または列の冗長を形成す
る。
第４図には、導電性行の考え得る他の配置を示す。行14
はプレート10の右側に配置される回路30およびプレート
10の左側に回路30に関連して配置される制御回路30′に
交互に接続される。
はプレート10の右側に配置される回路30およびプレート
10の左側に回路30に関連して配置される制御回路30′に
交互に接続される。
かくして、デイスプレイスクリーンの第１プレート10
は、交互に、制御回路30に接続された導電性行14、制御
回路30′に接続された導電性行14、制御回路30に接続さ
れた導電性行14等からなる。
は、交互に、制御回路30に接続された導電性行14、制御
回路30′に接続された導電性行14、制御回路30に接続さ
れた導電性行14等からなる。
行14はそれらの間で抵抗Rsを介してそれらの２つの端部
に接続される。
に接続される。
第３図の変形例におけるように、これらの抵抗は、１本
の行の切断の場合において、切断された行と同様な制御
回路に接続された隣接する行の電位の合計の半分に等し
い電位に切断された行の部分を支持させる行冗長を形成
する。
の行の切断の場合において、切断された行と同様な制御
回路に接続された隣接する行の電位の合計の半分に等し
い電位に切断された行の部分を支持させる行冗長を形成
する。
同様に、導電性列12はプレート10上で上方にかつ下方に
配置された２つの制御回路に交互に接続される。
配置された２つの制御回路に交互に接続される。
抵抗Rsはデイスプレイスクリーンの良好な作用を損なわ
ないために多数の条件を実証しなければならない。
ないために多数の条件を実証しなければならない。
まず最初に、抵抗Rsは制御回路の出力インピーダンスよ
り大きくなければならない。この条件は制御回路の利用
の限界内に置きかつ制御回路を過負荷にしないことを許
容する。次に抵抗Rsは行および／または列の抵抗より非
常に大きい。この条件は等電位を残すような切断されな
い行および列を許容する。最後に、抵抗RsはRaがデイス
プレイ素子の特性インピーダンスでｎが行または列に同
時に作用する素子の数である場合に2Ra/nより非常に低
くなければならない。この条件は、切断された列の部分
が、隣接する列の電位の全体の半分に等しい電位に支持
されることを許容する。
り大きくなければならない。この条件は制御回路の利用
の限界内に置きかつ制御回路を過負荷にしないことを許
容する。次に抵抗Rsは行および／または列の抵抗より非
常に大きい。この条件は等電位を残すような切断されな
い行および列を許容する。最後に、抵抗RsはRaがデイス
プレイ素子の特性インピーダンスでｎが行または列に同
時に作用する素子の数である場合に2Ra/nより非常に低
くなければならない。この条件は、切断された列の部分
が、隣接する列の電位の全体の半分に等しい電位に支持
されることを許容する。
次に、電極列（行または列）の切断の場合における、本
発明によるデイスプレイスクリーンの制御を説明する。
発明によるデイスプレイスクリーンの制御を説明する。
制御回路28または30が合成ビデオ制御信号を供給すると
き、切断された列の部分は隣接する列の電位の合計の半
分に等しい電位に支持される。切断によつて絶縁された
エルデイムはかくして列を受容する制御ビデオ電位に近
づく平均のビデオ電位によつて制御される。より正確に
は、第５図において、切断された導電性行の部分の制御
を示すタイミングチヤートが示される。部分ａは１本の
行、すなわち最終的にこの行に接続されるトランジスタ
のグリツドに印加される電圧VGを示す。指数ｎは行の順
番を示す。電圧VGは遮断値VBおよび開放値VDを有するパ
ルスの形の信号である。行ｎの各画像点は行電圧VGがVD
に等しい時間間隔TLnの間中作動する。破線において行
ｎ−１およびｎ＋１に印加される電圧がそして実線にお
いて行ｎに印加される電圧が示される。
き、切断された列の部分は隣接する列の電位の合計の半
分に等しい電位に支持される。切断によつて絶縁された
エルデイムはかくして列を受容する制御ビデオ電位に近
づく平均のビデオ電位によつて制御される。より正確に
は、第５図において、切断された導電性行の部分の制御
を示すタイミングチヤートが示される。部分ａは１本の
行、すなわち最終的にこの行に接続されるトランジスタ
のグリツドに印加される電圧VGを示す。指数ｎは行の順
番を示す。電圧VGは遮断値VBおよび開放値VDを有するパ
ルスの形の信号である。行ｎの各画像点は行電圧VGがVD
に等しい時間間隔TLnの間中作動する。破線において行
ｎ−１およびｎ＋１に印加される電圧がそして実線にお
いて行ｎに印加される電圧が示される。
導電性列12上に制御制御回路28によつて供給される制御
信号はビデオ信号（図示せず）である。
信号はビデオ信号（図示せず）である。
部分ｂは切断されたと見做される行ｎの部分に接続され
るトランジスタのグリツドに印加される電圧を示す。抵
抗Rsによつて形成される行冗長（冗長線）により、切断
された行の部分は行ｎ−１および行ｎ＋１の電位の合計
の半分に等しい電位に支持される。理解できるように、
この電位は解放電圧VDより低い状態に留まる。これらの
条件において、切断された行の部分は対応する画像点を
作動させしめない電位に支持される。この制御はそれゆ
え本発明によるデイスプレイスクリーンに適用し得な
い。
るトランジスタのグリツドに印加される電圧を示す。抵
抗Rsによつて形成される行冗長（冗長線）により、切断
された行の部分は行ｎ−１および行ｎ＋１の電位の合計
の半分に等しい電位に支持される。理解できるように、
この電位は解放電圧VDより低い状態に留まる。これらの
条件において、切断された行の部分は対応する画像点を
作動させしめない電位に支持される。この制御はそれゆ
え本発明によるデイスプレイスクリーンに適用し得な
い。
第６図には、考え得る制御に対応するタイミングチヤー
トが示してある。
トが示してある。
部分ａは行ｎ−1,n,n＋１に印加される電圧VGを示す。
この電圧はまた解放値VDおよび遮断値VBを示す。行のｎ
の各画像点は電圧のVGがその間中VDに等しい間隔のTLn
の間中作動する。
この電圧はまた解放値VDおよび遮断値VBを示す。行のｎ
の各画像点は電圧のVGがその間中VDに等しい間隔のTLn
の間中作動する。
破線において、行ｎ−１およびｎ＋１はそれぞれ印加さ
れる電圧を示す。これらの行ｎ−１およびｎ＋１はそれ
ぞれ行アドレツシング時間TLn−１およびTLn＋１を有す
る。
れる電圧を示す。これらの行ｎ−１およびｎ＋１はそれ
ぞれ行アドレツシング時間TLn−１およびTLn＋１を有す
る。
行アドレツシング時間TLn−1,TLn,TLn＋１は重なり合
い、したがつて３つのアドレツシング時間の重畳に対応
する間隔Tiの間中、３本の行Ln−1,LnおよびLn＋１は、
同時に、解放電圧に等しい電圧VGを受容する。
い、したがつて３つのアドレツシング時間の重畳に対応
する間隔Tiの間中、３本の行Ln−1,LnおよびLn＋１は、
同時に、解放電圧に等しい電圧VGを受容する。
部分ｂは切断されたと見做される行ｎの部分が支持され
る電圧を示す。この電圧は行ｎ−１およびｎ＋１の電圧
の合計の半分に等しい。理解できるように、間隔Tiの間
中、行ｎ−１および行ｎ＋１の電位の合計の半分は解放
電圧VDに等しい。切断された行の部分はかくしてこの行
の部分に接続された画像点を作動せしめる電位に支持さ
れる。
る電圧を示す。この電圧は行ｎ−１およびｎ＋１の電圧
の合計の半分に等しい。理解できるように、間隔Tiの間
中、行ｎ−１および行ｎ＋１の電位の合計の半分は解放
電圧VDに等しい。切断された行の部分はかくしてこの行
の部分に接続された画像点を作動せしめる電位に支持さ
れる。
第７図には、導電性列12および導電性行14から組織され
る電極列が示してある。導電性列12は第１プレート10の
上方に配置される制御回路28にかつ下方に配置される制
御回路28′に交互に接続される。
る電極列が示してある。導電性列12は第１プレート10の
上方に配置される制御回路28にかつ下方に配置される制
御回路28′に交互に接続される。
導電性行14は右方に配置される制御回路30にかつ左方に
配置される制御回路30′に交互に接続される。
配置される制御回路30′に交互に接続される。
すべての導電性行および列はそれらの間で抵抗網Rsを介
してそれらの端部に接続される。それらの間に行14を接
続する抵抗網およびそれらの間に列12を接続する抵抗網
は抵抗Rpを介して相互に接続される。
してそれらの端部に接続される。それらの間に行14を接
続する抵抗網およびそれらの間に列12を接続する抵抗網
は抵抗Rpを介して相互に接続される。
Rpの値はRsの値に等しいかまたは近い。任意の行14と列
12との間の最大インピーダンスはnL＋nC/2・Rs程度であ
り、nLおよびnCはそれぞれデイスプレイスクリーンの行
および列の数に対応する。このインピーダンスはデイス
プレイスクリーンの実施および操作の間中行および列の
電位を等しくする傾向がある。これはデイスプレイスク
リーンの操作のときまたは実施のとき発生するかも知れ
ない静電気の蓄積に対してスクリーンを保護する結果と
なる。かくして行および列の交差におけるこのような電
荷の出現は抑制される。抵抗Rpを介しての抵抗網Rsのこ
の相互接続はそれゆえデイスプレイスクリーンの帯電防
止保護を得させる。
12との間の最大インピーダンスはnL＋nC/2・Rs程度であ
り、nLおよびnCはそれぞれデイスプレイスクリーンの行
および列の数に対応する。このインピーダンスはデイス
プレイスクリーンの実施および操作の間中行および列の
電位を等しくする傾向がある。これはデイスプレイスク
リーンの操作のときまたは実施のとき発生するかも知れ
ない静電気の蓄積に対してスクリーンを保護する結果と
なる。かくして行および列の交差におけるこのような電
荷の出現は抑制される。抵抗Rpを介しての抵抗網Rsのこ
の相互接続はそれゆえデイスプレイスクリーンの帯電防
止保護を得させる。
次に抵抗RsおよびRpの実施方法を説明する。
Rsに課せられた条件はこれらの抵抗および行および列の
実施に関して強制されたものを導く。
実施に関して強制されたものを導く。
第１の条件は抵抗Rsを制御回路の出力インピーダンスよ
り高くさせる。それゆえRsの値は小さ過ぎてはならな
い。例えばRsの値は、制御回路が10ボルトの制御電圧下
で各行または列について0.1mAをもはや供給できないと
き100kΩ以上またはそれに等しい。
り高くさせる。それゆえRsの値は小さ過ぎてはならな
い。例えばRsの値は、制御回路が10ボルトの制御電圧下
で各行または列について0.1mAをもはや供給できないと
き100kΩ以上またはそれに等しい。
第２の条件は列12および行14がRsより非常に小さい抵抗
値を有することを意味する。例えば電極列の成功は１〜
10kΩ程度にすべきである。この強制は実際上行または
列の実施のためスズおよびインジウム酸化物（ITO）の
ごとき導電性酸化物の利用を排除する。
値を有することを意味する。例えば電極列の成功は１〜
10kΩ程度にすべきである。この強制は実際上行または
列の実施のためスズおよびインジウム酸化物（ITO）の
ごとき導電性酸化物の利用を排除する。
これらすべての条件および強制の組合せはアルミニウム
のような小さい抵抗の金属からなる導電性の行および列
の実施を課する。
のような小さい抵抗の金属からなる導電性の行および列
の実施を課する。
第８図には、第７図に関連して説明したような帯電防止
保護の場合における抵抗網の実施例を示す。抵抗Rsおよ
びRpの組合せはプレートを一巡する抵抗性テープ32によ
つて得られる。このテープ32は行14および列12と接触す
る。このテープ32は好ましくはスズおよびインジウム酸
化物によつて実施される。例えば画像点が250μｍ程度
の幅を有するときかつRsの抵抗値が100kΩ程度であると
き、テープ32の幅ｅは25μｍ程度である。
保護の場合における抵抗網の実施例を示す。抵抗Rsおよ
びRpの組合せはプレートを一巡する抵抗性テープ32によ
つて得られる。このテープ32は行14および列12と接触す
る。このテープ32は好ましくはスズおよびインジウム酸
化物によつて実施される。例えば画像点が250μｍ程度
の幅を有するときかつRsの抵抗値が100kΩ程度であると
き、テープ32の幅ｅは25μｍ程度である。
テープ32は第１プレートのマトリスクの製造方法の第１
段階のときITOの堆積により得られることができる。こ
の方法で、抵抗テープ32はスクリーンの製造方法の次の
段階のときの帯電防止保護を生じる。
段階のときITOの堆積により得られることができる。こ
の方法で、抵抗テープ32はスクリーンの製造方法の次の
段階のときの帯電防止保護を生じる。
【図面の簡単な説明】 第１図は従来の能動マトリスクのデイスプレイスクリー
ンの構造を示す概略図、 第２図は第１図のデイスプレイスクリーン全体の等価回
路を示す概略図、 第３図は本発明によるデイスプレイスクリーンの第１プ
レート上に配置された導電性行を示す概略図、 第４図は導電性行の考え得る他の配置を示す概略図、 第５図は切断された導電性行の部分の制御を示すタイミ
ングチヤート、 第６図は切断された導電性行の部分の制御の変形例を示
すタイミングチヤート、 第７図は帯電防止保護を得るのに利用される抵抗の組合
わせを示す概略図、 第８図は行と列との間の結合の抵抗を得される抵抗テー
プを示す概略図である。 図中、符号10は第１プレート、12は列、14は行、22は導
電性底部、24は第２プレート、26は対向電極、32は抵抗
テープである。
ンの構造を示す概略図、 第２図は第１図のデイスプレイスクリーン全体の等価回
路を示す概略図、 第３図は本発明によるデイスプレイスクリーンの第１プ
レート上に配置された導電性行を示す概略図、 第４図は導電性行の考え得る他の配置を示す概略図、 第５図は切断された導電性行の部分の制御を示すタイミ
ングチヤート、 第６図は切断された導電性行の部分の制御の変形例を示
すタイミングチヤート、 第７図は帯電防止保護を得るのに利用される抵抗の組合
わせを示す概略図、 第８図は行と列との間の結合の抵抗を得される抵抗テー
プを示す概略図である。 図中、符号10は第１プレート、12は列、14は行、22は導
電性底部、24は第２プレート、26は対向電極、32は抵抗
テープである。
Claims (3)
- 【請求項１】液晶がそれらの間に挿入される第１および
第２の透明のプレートからなり、前記第１プレートがデ
ィスプレイ素子を画成する導電性底部および複数の行お
よび列によって組織された複数のアドレッシング電極列
を含み、これらの電極列がディスプレイ制御回路に接続
され、前記第２プレートが対向電極を含む能動マトリス
クのディスプレイスクリーンにおいて、 前記複数の電極列及び複数の電極行が、夫々これらの間
で前記制御回路の出力インピーダンスより大きくかつ各
電極列の抵抗より大きい値を有する複数の抵抗Ra若しく
はそれに近い値の抵抗Rpを介してそれらの端部に接続さ
れることを特徴とする能動マトリスクのディスプレイス
クリーン。 - 【請求項２】Rs/2の値は、Raが検討される行または列の
各ディスプレイ素子の特性インピーダンスでありかつｎ
が前記行または列上に同時に作用する能動素子の数であ
る場合に、Ra/nより非常に低いことを特徴とする特許請
求の範囲第１項に記載の能動マトリスクのディスプレイ
スクリーン。 - 【請求項３】抵抗RsおよびRpの組合わせは前記ディスプ
レイスクリーンを一巡する抵抗性テープによって構成さ
れ、このテープは前記行および前記列と接触することを
特徴とする特許請求の範囲第１項に記載の能動マトリス
クのディスプレイスクリーン。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8601081 | 1986-01-27 | ||
| FR8601081A FR2593629B1 (fr) | 1986-01-27 | 1986-01-27 | Ecran d'affichage a matrice active et a redondance lignes et colonnes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62209417A JPS62209417A (ja) | 1987-09-14 |
| JPH0715540B2 true JPH0715540B2 (ja) | 1995-02-22 |
Family
ID=9331495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62015306A Expired - Fee Related JPH0715540B2 (ja) | 1986-01-27 | 1987-01-27 | 能動マトリクスのデイスプレイスクリ−ン |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4789857A (ja) |
| EP (1) | EP0236167B1 (ja) |
| JP (1) | JPH0715540B2 (ja) |
| CA (1) | CA1281824C (ja) |
| DE (1) | DE3773230D1 (ja) |
| FR (1) | FR2593629B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4922240A (en) * | 1987-12-29 | 1990-05-01 | North American Philips Corp. | Thin film active matrix and addressing circuitry therefor |
| JP2712395B2 (ja) * | 1988-10-14 | 1998-02-10 | 松下電器産業株式会社 | マトリクス型画像表示装置の保護回路及びマトリクス型画像表示装置の製造方法と検査方法 |
| JPH02137828A (ja) * | 1988-11-18 | 1990-05-28 | Seiko Instr Inc | 電気光学装置の入力保護装置 |
| EP0404528B1 (en) * | 1989-06-20 | 1994-10-12 | Sharp Kabushiki Kaisha | Matrix-type display device |
| JP2764139B2 (ja) * | 1989-10-20 | 1998-06-11 | ホシデン・フィリップス・ディスプレイ株式会社 | アクティブマトリックス液晶表示素子 |
| JP3052337B2 (ja) * | 1990-06-01 | 2000-06-12 | セイコーエプソン株式会社 | 液晶表示装置 |
| JP2582935B2 (ja) * | 1990-09-27 | 1997-02-19 | シャープ株式会社 | 液晶表示装置 |
| US5298891A (en) * | 1991-04-18 | 1994-03-29 | Thomson, S.A. | Data line defect avoidance structure |
| US5220443A (en) * | 1991-04-29 | 1993-06-15 | Nec Corporation | Matrix wiring substrate and active matrix display having non-linear resistance elements for electrostatic discharge protection |
| JPH05181149A (ja) * | 1991-12-27 | 1993-07-23 | Rohm Co Ltd | 液晶表示素子の電極構造 |
| US5233448A (en) * | 1992-05-04 | 1993-08-03 | Industrial Technology Research Institute | Method of manufacturing a liquid crystal display panel including photoconductive electrostatic protection |
| US5555001A (en) * | 1994-03-08 | 1996-09-10 | Prime View Hk Limited | Redundant scheme for LCD display with integrated data driving circuit |
| KR0145902B1 (ko) * | 1995-01-27 | 1998-09-15 | 김광호 | 박막트랜지스터 액정디스플레이 소자의 저항부 및 그 제조방법 |
| KR970707464A (ko) * | 1995-09-11 | 1997-12-01 | 요트. 에스. 슈루페 | 액정 디스플레이 장치(Liquid crystal disaplay device) |
| KR100195276B1 (ko) * | 1995-12-01 | 1999-06-15 | 윤종용 | 구동회로를 내장한 액정 표시장치 및 그 구동방법 |
| US6518945B1 (en) | 1997-07-25 | 2003-02-11 | Aurora Systems, Inc. | Replacing defective circuit elements by column and row shifting in a flat-panel display |
| JP2001318644A (ja) * | 2000-05-08 | 2001-11-16 | Toshiba Electronic Engineering Corp | 平面表示パネル |
| KR100803163B1 (ko) * | 2001-09-03 | 2008-02-14 | 삼성전자주식회사 | 액정표시장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH529421A (de) * | 1971-03-30 | 1972-10-15 | Bbc Brown Boveri & Cie | Schaltungsanordnung zur Aussteuerung matrixförmig adressierbarer flüssigkristalliner Lichtventile |
| US4368523A (en) * | 1979-12-20 | 1983-01-11 | Tokyo Shibaura Denki Kabushiki Kaisha | Liquid crystal display device having redundant pairs of address buses |
| FR2533072B1 (fr) * | 1982-09-14 | 1986-07-18 | Coissard Pierre | Procede de fabrication de circuits electroniques a base de transistors en couches minces et de condensateurs |
| US4537471A (en) * | 1983-12-23 | 1985-08-27 | Hughes Aircraft Company | Liquid crystal pixel driver circuit and matrix display |
| JPH0627982B2 (ja) * | 1985-04-02 | 1994-04-13 | 株式会社日立製作所 | 表示装置 |
-
1986
- 1986-01-27 FR FR8601081A patent/FR2593629B1/fr not_active Expired
-
1987
- 1987-01-23 EP EP87400159A patent/EP0236167B1/fr not_active Expired - Lifetime
- 1987-01-23 DE DE8787400159T patent/DE3773230D1/de not_active Expired - Lifetime
- 1987-01-26 CA CA000528179A patent/CA1281824C/fr not_active Expired - Lifetime
- 1987-01-27 US US07/007,193 patent/US4789857A/en not_active Expired - Lifetime
- 1987-01-27 JP JP62015306A patent/JPH0715540B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0236167B1 (fr) | 1991-09-25 |
| FR2593629B1 (fr) | 1988-03-18 |
| FR2593629A1 (fr) | 1987-07-31 |
| DE3773230D1 (de) | 1991-10-31 |
| JPS62209417A (ja) | 1987-09-14 |
| US4789857A (en) | 1988-12-06 |
| CA1281824C (fr) | 1991-03-19 |
| EP0236167A1 (fr) | 1987-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |