JPH07159808A - 薄膜トランジスタ素子 - Google Patents
薄膜トランジスタ素子Info
- Publication number
- JPH07159808A JPH07159808A JP5306299A JP30629993A JPH07159808A JP H07159808 A JPH07159808 A JP H07159808A JP 5306299 A JP5306299 A JP 5306299A JP 30629993 A JP30629993 A JP 30629993A JP H07159808 A JPH07159808 A JP H07159808A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- electrode
- thin film
- film transistor
- transistor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】薄膜トランジスタ素子の作製時に大型の基板の
複数の部分にわけてパターニングしても、表示特性を均
一化することができる薄膜トランジスタ素子を提供す
る。 【構成】基板７上に形成されたゲート電極１と、このゲ
ート電極１上にゲート絶縁膜６を介して相並設された第
１の半導体層５ａおよび第２の半導体層５ｂと、この第
１の半導体層５ａと第２の半導体層５ｂとの間でその両
方に部分的に重なるように配置されたドレイン電極３
と、第１の半導体層５ａの第２の半導体層５ｂと反対側
で第１の半導体層５ａに部分的に重なるように配置され
たソース電極２とを備えている。
複数の部分にわけてパターニングしても、表示特性を均
一化することができる薄膜トランジスタ素子を提供す
る。 【構成】基板７上に形成されたゲート電極１と、このゲ
ート電極１上にゲート絶縁膜６を介して相並設された第
１の半導体層５ａおよび第２の半導体層５ｂと、この第
１の半導体層５ａと第２の半導体層５ｂとの間でその両
方に部分的に重なるように配置されたドレイン電極３
と、第１の半導体層５ａの第２の半導体層５ｂと反対側
で第１の半導体層５ａに部分的に重なるように配置され
たソース電極２とを備えている。
Description
【０００１】
【産業上の利用分野】この発明は、アクティブマトリク
ス型表示装置に適用される薄膜トランジスタ素子に関す
るものである。
ス型表示装置に適用される薄膜トランジスタ素子に関す
るものである。
【０００２】
【従来の技術】薄膜トランジスタ素子を備えたアクティ
ブマトリクス型表示装置は、近年ハンドヘルドコンピュ
ータ、パーソナルワードプロセッサ、ポータブルテレビ
などに広く利用されているが、さらに利用範囲は拡大す
る傾向にある。このアクティブマトリクス型表示装置に
求められる特性として、高画質、高信頼性などが挙げら
れる。
ブマトリクス型表示装置は、近年ハンドヘルドコンピュ
ータ、パーソナルワードプロセッサ、ポータブルテレビ
などに広く利用されているが、さらに利用範囲は拡大す
る傾向にある。このアクティブマトリクス型表示装置に
求められる特性として、高画質、高信頼性などが挙げら
れる。
【０００３】図５は従来のこの種の薄膜トランジスタ素
子の平面図、図６はその断面図である。図５および図６
において、１はゲート電極、２はソース電極、３はドレ
イン電極、４は絵素電極、５は半導体層、６はゲート絶
縁膜、７は基板を示す。半導体層５は、ゲート電極１、
ソース電極２およびドレイン電極３とともに、薄膜トラ
ンジスタ素子を形成している。
子の平面図、図６はその断面図である。図５および図６
において、１はゲート電極、２はソース電極、３はドレ
イン電極、４は絵素電極、５は半導体層、６はゲート絶
縁膜、７は基板を示す。半導体層５は、ゲート電極１、
ソース電極２およびドレイン電極３とともに、薄膜トラ
ンジスタ素子を形成している。
【０００４】ところで近年、製造上の理由から、薄膜ト
ランジスタ素子の作製時には大型のガラス基板が用いら
れ、一枚のガラス基板上で複数の部分に分けてパターニ
ングされることが多い。しかしながら、パターニングの
部分ごとに表示特性が異なるという問題が発生してい
た。このようなパターニングの部分ごとの表示特性の相
違は、パネル間の表示特性の相違、あるいはパネル内で
の「むら」となって、画像特性上の深刻な問題となって
いる。
ランジスタ素子の作製時には大型のガラス基板が用いら
れ、一枚のガラス基板上で複数の部分に分けてパターニ
ングされることが多い。しかしながら、パターニングの
部分ごとに表示特性が異なるという問題が発生してい
た。このようなパターニングの部分ごとの表示特性の相
違は、パネル間の表示特性の相違、あるいはパネル内で
の「むら」となって、画像特性上の深刻な問題となって
いる。
【０００５】この問題を解決するために、１絵素内に２
個の薄膜トランジスタ素子を形成する方法（特開平０２
−０７９４７６号公報、同０１−２６７６１７号、同０
１−２４３０３３号、同０１−２３８１７０号、同０４
−００３１２４号）や、ソース電極、ドレイン電極およ
び半導体層の形状を工夫する方法（特開平０１−０１２
５７７号公報）が考え出されている。しかし、これらの
方法では薄膜トランジスタ素子が２個必要であり、また
大型の電極が形成されるため、絵素電極の面積が小さく
なり、開口率が低下するという問題がおこる。
個の薄膜トランジスタ素子を形成する方法（特開平０２
−０７９４７６号公報、同０１−２６７６１７号、同０
１−２４３０３３号、同０１−２３８１７０号、同０４
−００３１２４号）や、ソース電極、ドレイン電極およ
び半導体層の形状を工夫する方法（特開平０１−０１２
５７７号公報）が考え出されている。しかし、これらの
方法では薄膜トランジスタ素子が２個必要であり、また
大型の電極が形成されるため、絵素電極の面積が小さく
なり、開口率が低下するという問題がおこる。
【０００６】
【発明が解決しようとする課題】パターニングの部分ご
とに表示特性が異なるという問題は、次のようなメカニ
ズムで発生している。すなわち、ゲート電極とドレイン
電極とは、一部が半導体層を介して互いに平面的に重な
る部分をもっているので、両電極間にゲートドレイン間
容量が存在する。この容量のために、薄膜トランジスタ
素子のオンおよびオフの状態を切り換えるためのゲート
電極の電位変化により、絵素電極の電位は変調される。
とに表示特性が異なるという問題は、次のようなメカニ
ズムで発生している。すなわち、ゲート電極とドレイン
電極とは、一部が半導体層を介して互いに平面的に重な
る部分をもっているので、両電極間にゲートドレイン間
容量が存在する。この容量のために、薄膜トランジスタ
素子のオンおよびオフの状態を切り換えるためのゲート
電極の電位変化により、絵素電極の電位は変調される。
【０００７】その変調量は、容量の値に依存する。この
ため、パターニングの部分ごとでドレイン電極と半導体
層との位置関係がずれた場合、それらの重なり面積に差
が生じると、ゲートドレイン間容量に差が生じる。よっ
て、パターニングの部分ごとに表示特性が異なるという
課題が発生するのである。したがって、この発明の目的
は、薄膜トランジスタ素子の作製時に大型の基板の複数
の部分にわけてパターニングしても、表示特性を均一化
することができる薄膜トランジスタ素子を提供すること
である。
ため、パターニングの部分ごとでドレイン電極と半導体
層との位置関係がずれた場合、それらの重なり面積に差
が生じると、ゲートドレイン間容量に差が生じる。よっ
て、パターニングの部分ごとに表示特性が異なるという
課題が発生するのである。したがって、この発明の目的
は、薄膜トランジスタ素子の作製時に大型の基板の複数
の部分にわけてパターニングしても、表示特性を均一化
することができる薄膜トランジスタ素子を提供すること
である。
【０００８】
【課題を解決するための手段】請求項１の薄膜トランジ
スタ素子は、基板上に形成されたゲート電極と、このゲ
ート電極上にゲート絶縁膜を介して相並設された第１の
半導体層および第２の半導体層と、この第１の半導体層
と第２の半導体層との間でその両方に部分的に重なるよ
うに配置されたドレイン電極と、第１の半導体層の第２
の半導体層と反対側で第１の半導体層に部分的に重なる
ように配置されたソース電極とを備えたものである。
スタ素子は、基板上に形成されたゲート電極と、このゲ
ート電極上にゲート絶縁膜を介して相並設された第１の
半導体層および第２の半導体層と、この第１の半導体層
と第２の半導体層との間でその両方に部分的に重なるよ
うに配置されたドレイン電極と、第１の半導体層の第２
の半導体層と反対側で第１の半導体層に部分的に重なる
ように配置されたソース電極とを備えたものである。
【０００９】請求項２の薄膜トランジスタ素子は、請求
項１において、ソース電極とドレイン電極とは平行に対
向する縁部を有し、縁部が第１の半導体層上に重なって
いるものである。請求項３の薄膜トランジスタ素子は、
請求項１または請求項２において、ゲート電極に対して
ソース電極を交差するように配置することにより、基板
上にマトリクスをなすようにゲート電極とソース電極と
を形成し、マトリクス空間内に絵素電極を配置するとと
もに、第１の半導体層および第２の半導体層をゲート電
極上の長手方向に並べ、ドレイン電極を前記ソース電極
に平行に配置して絵素電極に接続したものである。
項１において、ソース電極とドレイン電極とは平行に対
向する縁部を有し、縁部が第１の半導体層上に重なって
いるものである。請求項３の薄膜トランジスタ素子は、
請求項１または請求項２において、ゲート電極に対して
ソース電極を交差するように配置することにより、基板
上にマトリクスをなすようにゲート電極とソース電極と
を形成し、マトリクス空間内に絵素電極を配置するとと
もに、第１の半導体層および第２の半導体層をゲート電
極上の長手方向に並べ、ドレイン電極を前記ソース電極
に平行に配置して絵素電極に接続したものである。
【００１０】
【作用】請求項１の薄膜トランジスタ素子によれば、ゲ
ート電極、第１の半導体層、ソース電極およびドレイン
電極により薄膜トランジスタ素子が形成されるととも
に、ドレイン電極とゲート電極との間に第１の半導体素
子による寄生容量と第２の半導体素子による補正容量が
存在する。このため、ドレイン電極と半導体層との位置
関係がずれても、ドレイン電極と半導体層と重なり部の
面積は寄生容量部と補償容量部とで互いにキャンセルし
あって変化せず、寄生容量と補正容量の和は常に一定値
にできるので、全ゲートドレイン間容量は一定値をとる
こととなり、表示特性を均一化することができる。
ート電極、第１の半導体層、ソース電極およびドレイン
電極により薄膜トランジスタ素子が形成されるととも
に、ドレイン電極とゲート電極との間に第１の半導体素
子による寄生容量と第２の半導体素子による補正容量が
存在する。このため、ドレイン電極と半導体層との位置
関係がずれても、ドレイン電極と半導体層と重なり部の
面積は寄生容量部と補償容量部とで互いにキャンセルし
あって変化せず、寄生容量と補正容量の和は常に一定値
にできるので、全ゲートドレイン間容量は一定値をとる
こととなり、表示特性を均一化することができる。
【００１１】請求項２の薄膜トランジスタ素子によれ
ば、請求項１において、ソース電極とドレイン電極とは
平行に対向する縁部を有し、縁部が第１の半導体層上に
重なっているため、請求項１の作用のほか、ソース電極
およびドレイン電極の形成が容易になる。請求項３の薄
膜トランジスタ素子によれば、請求項１または請求項２
において、ゲート電極に対してソース電極を交差するよ
うに配置することにより、基板上にマトリクスをなすよ
うにゲート電極とソース電極とを形成し、マトリクス空
間内に絵素電極を配置するとともに、第１の半導体層お
よび第２の半導体層をゲート電極上の長手方向に並べ、
ドレイン電極をソース電極に平行に配置して絵素電極に
接続したため、請求項１または請求項２の作用のほか、
薄膜トランジスタ素子がゲート電極上に形成されてマト
リクス空間内に突出しないので、マトリクス空間内に形
成される絵素電極の面積を大きくでき、開口率を大きく
することができる。
ば、請求項１において、ソース電極とドレイン電極とは
平行に対向する縁部を有し、縁部が第１の半導体層上に
重なっているため、請求項１の作用のほか、ソース電極
およびドレイン電極の形成が容易になる。請求項３の薄
膜トランジスタ素子によれば、請求項１または請求項２
において、ゲート電極に対してソース電極を交差するよ
うに配置することにより、基板上にマトリクスをなすよ
うにゲート電極とソース電極とを形成し、マトリクス空
間内に絵素電極を配置するとともに、第１の半導体層お
よび第２の半導体層をゲート電極上の長手方向に並べ、
ドレイン電極をソース電極に平行に配置して絵素電極に
接続したため、請求項１または請求項２の作用のほか、
薄膜トランジスタ素子がゲート電極上に形成されてマト
リクス空間内に突出しないので、マトリクス空間内に形
成される絵素電極の面積を大きくでき、開口率を大きく
することができる。
【００１２】
【実施例】この発明の第１の実施例を図１および図２に
基づいて説明する。図１は薄膜トランジスタ素子の平面
図、図２はその断面図である。これらの図において、１
はゲート電極、２はソース電極、３はドレイン電極、４
は絵素電極、５は半導体層、５ａはその第１の半導体
層、５ｂは第２の半導体層、６はゲート絶縁膜、７は基
板を示す。
基づいて説明する。図１は薄膜トランジスタ素子の平面
図、図２はその断面図である。これらの図において、１
はゲート電極、２はソース電極、３はドレイン電極、４
は絵素電極、５は半導体層、５ａはその第１の半導体
層、５ｂは第２の半導体層、６はゲート絶縁膜、７は基
板を示す。
【００１３】すなわち、ゲート電極１は基板７上に形成
され、第１の半導体層５ａおよび第２の半導体層５ｂは
ゲート電極１上にゲート絶縁膜６を介して相並設されて
いる。またドレイン電極３は第１の半導体層５ａと第２
の半導体層５ｂとの間でその両方に部分的に重なるよう
に配置され、ソース電極２は第１の半導体層５ａの第２
の半導体層５ｂと反対側で第１の半導体層５ａに部分的
に重なるように配置されている。また第１の半導体層５
ａを介して対向するソース電極２とドレイン電極３は平
行間隔部分すなわち平行に相対向する縁部を有する。
され、第１の半導体層５ａおよび第２の半導体層５ｂは
ゲート電極１上にゲート絶縁膜６を介して相並設されて
いる。またドレイン電極３は第１の半導体層５ａと第２
の半導体層５ｂとの間でその両方に部分的に重なるよう
に配置され、ソース電極２は第１の半導体層５ａの第２
の半導体層５ｂと反対側で第１の半導体層５ａに部分的
に重なるように配置されている。また第１の半導体層５
ａを介して対向するソース電極２とドレイン電極３は平
行間隔部分すなわち平行に相対向する縁部を有する。
【００１４】この構成により、第１の半導体層５ａはゲ
ート電極１、ソース電極２およびドレイン電極３ととも
に薄膜トランジスタ素子を形成する。また第２の半導体
層５ｂはゲート電極１、ドレイン電極３とともにゲート
ドレイン間で補正容量のみ形成する。なお、ソース電極
２およびドレイン電極３に半導体層５との界面部分にお
いて、ドープされた半導体層が存在する。
ート電極１、ソース電極２およびドレイン電極３ととも
に薄膜トランジスタ素子を形成する。また第２の半導体
層５ｂはゲート電極１、ドレイン電極３とともにゲート
ドレイン間で補正容量のみ形成する。なお、ソース電極
２およびドレイン電極３に半導体層５との界面部分にお
いて、ドープされた半導体層が存在する。
【００１５】この実施例によれば、ゲート電極１、第１
の半導体層５ａ、ソース電極２およびドレイン電極３に
より薄膜トランジスタ素子が形成されるとともに、ドレ
イン電極３とゲート電極１との間に第１の半導体素子５
ａによる寄生容量と第２の半導体素子５ｂによる補正容
量が存在する。このため、ゲート電極１、ソース電極
２、ドレイン電極３および半導体層５の少なくともいず
れか２つの位置関係がずれても、ドレイン電極３と半導
体層５と重なり部の面積は寄生容量部と補償容量部とで
互いにキャンセルしあって変化せず、寄生容量と補正容
量の和は常に一定値にできるので、全ゲートドレイン間
容量は一定値をとることとなり、表示特性を均一化する
ことができる。
の半導体層５ａ、ソース電極２およびドレイン電極３に
より薄膜トランジスタ素子が形成されるとともに、ドレ
イン電極３とゲート電極１との間に第１の半導体素子５
ａによる寄生容量と第２の半導体素子５ｂによる補正容
量が存在する。このため、ゲート電極１、ソース電極
２、ドレイン電極３および半導体層５の少なくともいず
れか２つの位置関係がずれても、ドレイン電極３と半導
体層５と重なり部の面積は寄生容量部と補償容量部とで
互いにキャンセルしあって変化せず、寄生容量と補正容
量の和は常に一定値にできるので、全ゲートドレイン間
容量は一定値をとることとなり、表示特性を均一化する
ことができる。
【００１６】実際に、ドレイン電極３と半導体層５とを
互いに１μｍずらした部分と、ずらさない部分とを同一
のパネル上に形成したときにも、画面全体で均一な表示
特性が実現した。またこの実施例は、ソース電極２とド
レイン電極３との間に平行間隔部分すなわち互いに平行
に対向する縁部を有し、その縁部が第１の半導体層５ａ
上に重なっているため、ソース電極２およびドレイン電
極３の形成が容易でになる。
互いに１μｍずらした部分と、ずらさない部分とを同一
のパネル上に形成したときにも、画面全体で均一な表示
特性が実現した。またこの実施例は、ソース電極２とド
レイン電極３との間に平行間隔部分すなわち互いに平行
に対向する縁部を有し、その縁部が第１の半導体層５ａ
上に重なっているため、ソース電極２およびドレイン電
極３の形成が容易でになる。
【００１７】その結果、この薄膜トランジスタ素子を適
用したアクティブマトリクス型表示装置の高画質および
高信頼性を実現することができる。この発明の第２の実
施例を図３および図４に示す。図３は第２の実施例にお
ける薄膜トランジスタ素子の平面図、図４はその断面図
である。すなわち、第１の実施例において、ゲート電極
１に対してソース電極２を交差するように配置すること
により、基板７上にマトリクスをなすようにそれぞれス
トライプ状にゲート電極１とソース電極２とを形成し、
そのマトリクス空間内に絵素電極４を配置する。また第
１の半導体層５ａおよび第２の半導体層５ｂをゲート電
極１上の長手方向に並べ、ドレイン電極３をソース電極
２に平行に配置して絵素電極４に接続している。
用したアクティブマトリクス型表示装置の高画質および
高信頼性を実現することができる。この発明の第２の実
施例を図３および図４に示す。図３は第２の実施例にお
ける薄膜トランジスタ素子の平面図、図４はその断面図
である。すなわち、第１の実施例において、ゲート電極
１に対してソース電極２を交差するように配置すること
により、基板７上にマトリクスをなすようにそれぞれス
トライプ状にゲート電極１とソース電極２とを形成し、
そのマトリクス空間内に絵素電極４を配置する。また第
１の半導体層５ａおよび第２の半導体層５ｂをゲート電
極１上の長手方向に並べ、ドレイン電極３をソース電極
２に平行に配置して絵素電極４に接続している。
【００１８】第２の実施例においても、実施例１と同様
の作用により、アクティブマトリクス型表示装置の表示
特性を均一にすることができ、実際に均一な表示特性が
実現した。また、薄膜トランジスタ素子がゲート電極１
上に形成されてマトリクス空間内に突出しないので、マ
トリクス空間内に形成される絵素電極４の面積を大きく
でき、開口率を大きくすることができる。すなわち、第
１の実施例の図１に示すように、マトリクス空間内にゲ
ート電極１の突起部１ａおよびソース電極２の突起部２
ａが存在せず、より開口率の高い設計となっている。
の作用により、アクティブマトリクス型表示装置の表示
特性を均一にすることができ、実際に均一な表示特性が
実現した。また、薄膜トランジスタ素子がゲート電極１
上に形成されてマトリクス空間内に突出しないので、マ
トリクス空間内に形成される絵素電極４の面積を大きく
でき、開口率を大きくすることができる。すなわち、第
１の実施例の図１に示すように、マトリクス空間内にゲ
ート電極１の突起部１ａおよびソース電極２の突起部２
ａが存在せず、より開口率の高い設計となっている。
【００１９】なお、この発明において、ソース電極とド
レイン電極とは入れ換えてもよい。
レイン電極とは入れ換えてもよい。
【００２０】
【発明の効果】請求項１の薄膜トランジスタ素子によれ
ば、ゲート電極、第１の半導体層、ソース電極およびド
レイン電極により薄膜トランジスタ素子が形成されると
ともに、ドレイン電極とゲート電極との間に第１の半導
体素子による寄生容量と第２の半導体素子による補正容
量が存在する。このため、ドレイン電極と半導体層との
位置関係がずれても、ドレイン電極と半導体層と重なり
部の面積は寄生容量部と補償容量部とで互いにキャンセ
ルしあって変化せず、寄生容量と補正容量の和は常に一
定値にできるので、全ゲートドレイン間容量は一定値を
とることとなり、表示特性を均一化することができると
いう効果がある。
ば、ゲート電極、第１の半導体層、ソース電極およびド
レイン電極により薄膜トランジスタ素子が形成されると
ともに、ドレイン電極とゲート電極との間に第１の半導
体素子による寄生容量と第２の半導体素子による補正容
量が存在する。このため、ドレイン電極と半導体層との
位置関係がずれても、ドレイン電極と半導体層と重なり
部の面積は寄生容量部と補償容量部とで互いにキャンセ
ルしあって変化せず、寄生容量と補正容量の和は常に一
定値にできるので、全ゲートドレイン間容量は一定値を
とることとなり、表示特性を均一化することができると
いう効果がある。
【００２１】請求項２の薄膜トランジスタ素子によれ
ば、請求項１において、ソース電極とドレイン電極とは
平行に対向する縁部を有し、前記縁部が第１の半導体層
上に重なっているため、請求項１の効果のほか、ソース
電極およびドレイン電極の形成が容易になる。請求項３
の薄膜トランジスタ素子によれば、請求項１または請求
項２において、ゲート電極に対してソース電極を交差す
るように配置することにより、基板上にマトリクスをな
すように前記ゲート電極と前記ソース電極とを形成し、
マトリクス空間内に絵素電極を配置するとともに、第１
の半導体層および第２の半導体層を前記ゲート電極上の
長手方向に並べ、前記ドレイン電極を前記ソース電極に
平行に配置して前記絵素電極に接続したため、請求項１
または請求項２の効果のほか、薄膜トランジスタ素子が
ゲート電極上に形成されてマトリクス空間内に突出しな
いので、マトリクス空間内に形成される絵素電極の面積
を大きくでき、開口率を大きくすることができる。
ば、請求項１において、ソース電極とドレイン電極とは
平行に対向する縁部を有し、前記縁部が第１の半導体層
上に重なっているため、請求項１の効果のほか、ソース
電極およびドレイン電極の形成が容易になる。請求項３
の薄膜トランジスタ素子によれば、請求項１または請求
項２において、ゲート電極に対してソース電極を交差す
るように配置することにより、基板上にマトリクスをな
すように前記ゲート電極と前記ソース電極とを形成し、
マトリクス空間内に絵素電極を配置するとともに、第１
の半導体層および第２の半導体層を前記ゲート電極上の
長手方向に並べ、前記ドレイン電極を前記ソース電極に
平行に配置して前記絵素電極に接続したため、請求項１
または請求項２の効果のほか、薄膜トランジスタ素子が
ゲート電極上に形成されてマトリクス空間内に突出しな
いので、マトリクス空間内に形成される絵素電極の面積
を大きくでき、開口率を大きくすることができる。
【図１】この発明の第１の実施例の部分拡大平面図であ
る。
る。
【図２】そのｂ−ｂ線断面図である。
【図３】第２の実施例の部分拡大平面図である。
【図４】そのｂ−ｂ線断面図である。
【図５】従来例の部分拡大平面図である。
【図６】そのｂ−ｂ線断面図である。
１ ゲート電極 ２ ソース電極 ３ ドレイン電極 ４ 絵素電極 ５ 半導体層 ５ａ 第１の半導体層 ５ｂ 第２の半導体層 ６ ゲート絶縁膜 ７ 基板
Claims (3)
- 【請求項１】 基板上に形成されたゲート電極と、この
ゲート電極上にゲート絶縁膜を介して相並設された第１
の半導体層および第２の半導体層と、この第１の半導体
層と第２の半導体層との間でその両方に部分的に重なる
ように配置されたドレイン電極と、前記第１の半導体層
の前記第２の半導体層と反対側で前記第１の半導体層に
部分的に重なるように配置されたソース電極とを備えた
薄膜トランジスタ素子。 - 【請求項２】 ソース電極とドレイン電極とは平行に対
向する縁部を有し、前記縁部が第１の半導体層上に重な
っている請求項１記載の薄膜トランジスタ素子。 - 【請求項３】 ゲート電極に対してソース電極を交差す
るように配置することにより、基板上にマトリクスをな
すように前記ゲート電極と前記ソース電極とを形成し、
マトリクス空間内に絵素電極を配置するとともに、第１
の半導体層および第２の半導体層を前記ゲート電極上の
長手方向に並べ、前記ドレイン電極を前記ソース電極に
平行に配置して前記絵素電極に接続した請求項１または
請求項２記載の薄膜トランジスタ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306299A JPH07159808A (ja) | 1993-12-07 | 1993-12-07 | 薄膜トランジスタ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306299A JPH07159808A (ja) | 1993-12-07 | 1993-12-07 | 薄膜トランジスタ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07159808A true JPH07159808A (ja) | 1995-06-23 |
Family
ID=17955432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5306299A Pending JPH07159808A (ja) | 1993-12-07 | 1993-12-07 | 薄膜トランジスタ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07159808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7782410B2 (en) | 2002-03-28 | 2010-08-24 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
-
1993
- 1993-12-07 JP JP5306299A patent/JPH07159808A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7782410B2 (en) | 2002-03-28 | 2010-08-24 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
| US7932963B2 (en) | 2002-03-28 | 2011-04-26 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6028653A (en) | Active matrix liquid crystal display panel having an improved numerical aperture and display reliability and wiring designing method therefor | |
| US20210302792A1 (en) | Liquid crystal display and panel therefor | |
| JP3941032B2 (ja) | 垂直薄膜トランジスタを有する薄膜トランジスタ液晶表示素子 | |
| EP0450941B1 (en) | An active matrix display device | |
| US6078364A (en) | Liquid crystal display with high capacitance pixel | |
| US5796448A (en) | Structure for a parasitic capacitor and a storage capacitor in a thin film transistor-liquid crystal display and a method for making the same | |
| JP2002057341A (ja) | 薄膜半導体装置及び液晶表示装置とこれらの製造方法 | |
| US6191831B1 (en) | LCD having a pair of TFTs in each unit pixel with a common source electrode | |
| US5604358A (en) | Device of thin film transistor liquid crystal display | |
| JP2000330132A (ja) | アクティブマトリクス型表示装置 | |
| JPH09160075A (ja) | 液晶表示素子 | |
| JP2003091017A (ja) | カラー液晶表示装置 | |
| JPH06332007A (ja) | 液晶表示装置 | |
| JP3127619B2 (ja) | アクティブマトリクス基板 | |
| JPH10125933A (ja) | 薄膜トランジスタ、液晶表示装置および液晶表示装置の製造方法 | |
| JP3082277B2 (ja) | 液晶表示装置 | |
| JPH0667199A (ja) | 液晶表示パネル | |
| KR100494680B1 (ko) | 박막 트랜지스터 액정 표시 소자 | |
| JPH07159808A (ja) | 薄膜トランジスタ素子 | |
| US5994155A (en) | Method of fabricating a thin film transistor liquid crystal display | |
| KR101107697B1 (ko) | 박막 트랜지스터 및 이를 구비한 액정표시장치 | |
| KR0144951B1 (ko) | 액정표시소자 | |
| JPH08240812A (ja) | 表示パネル | |
| JPH0792499A (ja) | アクティブマトリクスパネルおよびその製造方法 | |
| JP2001125139A (ja) | アクティブマトリクス型表示装置 |