JPH10125933A - 薄膜トランジスタ、液晶表示装置および液晶表示装置の製造方法 - Google Patents
薄膜トランジスタ、液晶表示装置および液晶表示装置の製造方法Info
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- JPH10125933A JPH10125933A JP9275750A JP27575097A JPH10125933A JP H10125933 A JPH10125933 A JP H10125933A JP 9275750 A JP9275750 A JP 9275750A JP 27575097 A JP27575097 A JP 27575097A JP H10125933 A JPH10125933 A JP H10125933A
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Abstract
(57)【要約】
【課題】 オン電流特性を改善し、かつ、その寄生容量
を減少させたＬＣＤ装置およびその製造方法を提供す
る。 【解決手段】 ＬＣＤ装置は、基板上に形成された複数
のゲート線２１およびデータ線２３と、当該ゲート線お
よびデータ線により画定される領域に形成された複数の
画素電極２４と、ゲート線とデータ線との交点に形成さ
れた複数の薄膜トランジスタ（Ａ部）とを含み、各薄膜
トランジスタが、対応するゲート線から延びるゲート電
極２１ａと、対応する画素電極と接続されたドレイン電
極２２と、対応するデータ線から延びるソース電極２３
ａとを備えている。台形状のソース電極２３ａの幅ｂ、
ｃは、いずれも、ドレイン電極の幅ｂより大きい。この
製造方法は、ゲート線から延びるゲート電極を形成し、
画素電極と接続されたドレイン電極を形成し、データ線
から延び、かつ、ドレイン電極の幅より大きい幅を有す
るソース電極を形成するステップを含む。
を減少させたＬＣＤ装置およびその製造方法を提供す
る。 【解決手段】 ＬＣＤ装置は、基板上に形成された複数
のゲート線２１およびデータ線２３と、当該ゲート線お
よびデータ線により画定される領域に形成された複数の
画素電極２４と、ゲート線とデータ線との交点に形成さ
れた複数の薄膜トランジスタ（Ａ部）とを含み、各薄膜
トランジスタが、対応するゲート線から延びるゲート電
極２１ａと、対応する画素電極と接続されたドレイン電
極２２と、対応するデータ線から延びるソース電極２３
ａとを備えている。台形状のソース電極２３ａの幅ｂ、
ｃは、いずれも、ドレイン電極の幅ｂより大きい。この
製造方法は、ゲート線から延びるゲート電極を形成し、
画素電極と接続されたドレイン電極を形成し、データ線
から延び、かつ、ドレイン電極の幅より大きい幅を有す
るソース電極を形成するステップを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示（ＬＣ
Ｄ）装置に関し、より詳細には、 ＬＣＤ装置の電極の
幅を調整することにより、ＬＣＤ装置のオン電流を改善
するとともに、寄生容量(parasitic capacitance)を減
少させる液晶表示装置の薄膜トランジスタ（ＴＦＴ）お
よびＬＣＤ装置の製造方法に関する。
Ｄ）装置に関し、より詳細には、 ＬＣＤ装置の電極の
幅を調整することにより、ＬＣＤ装置のオン電流を改善
するとともに、寄生容量(parasitic capacitance)を減
少させる液晶表示装置の薄膜トランジスタ（ＴＦＴ）お
よびＬＣＤ装置の製造方法に関する。
【０００２】
【従来の技術】一般に、液晶表示（ＬＣＤ）装置は、上
側ガラス板および下側ガラス板、並びに、これらの間に
封入された液晶を有している。下側ガラス板には、一方
向に延びる複数のゲート線と、該ゲート線と直交する他
の方向に延びる複数のデータ線とが形成されている。こ
のマトリクス構造において、複数の薄膜トランジスタ
（ＴＦＴ）および複数の画素電極が、データ線とゲート
線との交点に配置されている。
側ガラス板および下側ガラス板、並びに、これらの間に
封入された液晶を有している。下側ガラス板には、一方
向に延びる複数のゲート線と、該ゲート線と直交する他
の方向に延びる複数のデータ線とが形成されている。こ
のマトリクス構造において、複数の薄膜トランジスタ
（ＴＦＴ）および複数の画素電極が、データ線とゲート
線との交点に配置されている。
【０００３】上側ガラス板においては、赤（Ｒ）、緑
（Ｇ）および青（Ｂ）のカラーフィルタ層並びに共通電
極が配置されている。一般に、遮光層（ブラックマトリ
クス）が、上側ガラス板に形成され、かつ、偏光板が上
側ガラス板および下側ガラス板の外表面に配置されて、
選択的に光を透過するようになっている。
（Ｇ）および青（Ｂ）のカラーフィルタ層並びに共通電
極が配置されている。一般に、遮光層（ブラックマトリ
クス）が、上側ガラス板に形成され、かつ、偏光板が上
側ガラス板および下側ガラス板の外表面に配置されて、
選択的に光を透過するようになっている。
【０００４】従来のＬＣＤ装置のレイアウトを示した図
１を参照すると、従来のＬＣＤは、以下のようになって
いる。
１を参照すると、従来のＬＣＤは、以下のようになって
いる。
【０００５】図１に示すように、従来のＬＣＤ装置は、
透明基板上に形成された複数のゲート線１、ゲート線１
と交差する複数のデータ線２、ゲート線１とデータ線２
との交点に形成された複数のＴＦＴ５、および、ＴＦＴ
５に接続された複数の画素電極３とを有している。この
ゲート線１は、一定間隔で独立しており、かつ、一方向
に延びている。これに対して、データ線２は、一定間隔
で独立しており、ゲート線１と直交するように延びてい
る。二つの隣接するゲート線１および二つの隣接するデ
ータ線２により、画素領域の境界が画定される。ＴＦＴ
５および画素電極３は、各画素領域に配置される。
透明基板上に形成された複数のゲート線１、ゲート線１
と交差する複数のデータ線２、ゲート線１とデータ線２
との交点に形成された複数のＴＦＴ５、および、ＴＦＴ
５に接続された複数の画素電極３とを有している。この
ゲート線１は、一定間隔で独立しており、かつ、一方向
に延びている。これに対して、データ線２は、一定間隔
で独立しており、ゲート線１と直交するように延びてい
る。二つの隣接するゲート線１および二つの隣接するデ
ータ線２により、画素領域の境界が画定される。ＴＦＴ
５および画素電極３は、各画素領域に配置される。
【０００６】ＴＦＴ５は、それぞれ、ゲート電極１ａ、
ソース電極２ａおよびドレイン電極４を有している。ゲ
ート絶縁層が、ゲート電極１ａとソース電極２ａとの間
およびゲート電極１ａとドレイン電極４との間に形成さ
れている。ゲート電極１ａはゲート線１から延び、か
つ、ソース電極２ａはデータ線２から延びている。ドレ
イン電極４は、ゲート電極１ａから画素電極３に延びて
いる。
ソース電極２ａおよびドレイン電極４を有している。ゲ
ート絶縁層が、ゲート電極１ａとソース電極２ａとの間
およびゲート電極１ａとドレイン電極４との間に形成さ
れている。ゲート電極１ａはゲート線１から延び、か
つ、ソース電極２ａはデータ線２から延びている。ドレ
イン電極４は、ゲート電極１ａから画素電極３に延びて
いる。
【０００７】ＴＦＴ５は、ゲート線１からの信号に応答
して、データ線２の信号を画素電極３に伝達する。ソー
ス電極２ａおよびドレイン電極４は、同じ幅(ａ)を有し
ている。
して、データ線２の信号を画素電極３に伝達する。ソー
ス電極２ａおよびドレイン電極４は、同じ幅(ａ)を有し
ている。
【０００８】
【発明が解決すべき課題】上述したようなＴＦＴを備え
た従来のＬＣＤ装置において、ゲート電極１ａにある電
圧が印加されると、ＴＦＴがオンして、画像データを表
わすデータ電圧を、画素電極３および液晶に伝達する。
た従来のＬＣＤ装置において、ゲート電極１ａにある電
圧が印加されると、ＴＦＴがオンして、画像データを表
わすデータ電圧を、画素電極３および液晶に伝達する。
【０００９】液晶を帯電させるために必要な電流が、
「オン電流」ＩONとして知られていることを考えると、
ＩONは、以下の一般式にて表わされる。
「オン電流」ＩONとして知られていることを考えると、
ＩONは、以下の一般式にて表わされる。
【００１０】
【数１】
【００１１】ここに、τgはゲートのターンオン時間、
ＣTOTは液晶および補助キャパシタの総キャパシタン
ス、ＶLCは液晶に印加される電圧である。
ＣTOTは液晶および補助キャパシタの総キャパシタン
ス、ＶLCは液晶に印加される電圧である。
【００１２】その一方、ゲート電極１ａがソース電極２
ａおよびドレイン電極４と重なるようなクロスオーバ部
分(cross-over portion)が存在する。この場合には、こ
れらクロスオーバ部分は、ＣgsおよびＣgdという寄生容
量を有している。ここに、Ｃgsはゲート−ソース間のキ
ャパシタンス、Ｃgdはゲート−ドレイン間のキャパシタ
ンスである。
ａおよびドレイン電極４と重なるようなクロスオーバ部
分(cross-over portion)が存在する。この場合には、こ
れらクロスオーバ部分は、ＣgsおよびＣgdという寄生容
量を有している。ここに、Ｃgsはゲート−ソース間のキ
ャパシタンス、Ｃgdはゲート−ドレイン間のキャパシタ
ンスである。
【００１３】ＴＦＴがオフになったときに、容量結合(c
apacitive coupling)により、画素上の電圧は、ΔＶPだ
け降下する。この降下量ΔＶPは、以下のように表わさ
れる。
apacitive coupling)により、画素上の電圧は、ΔＶPだ
け降下する。この降下量ΔＶPは、以下のように表わさ
れる。
【００１４】
【数２】
【００１５】ここに、Ｃgsはゲート−ソース間のキャパ
シタンス、ＣLCは画素キャパシタンス、Ｃstは記憶キャ
パシタンス(storage capacitance)、Ｖgはゲート電圧で
ある。また、ΔＶPは、ＬＣＤ装置における画質の劣化
を増大させる。したがって、画質を向上させるために、
ΔＶPを最小化するとともに、ＬＣＤ装置のオン電流特
性を改善することが重要である。
シタンス、ＣLCは画素キャパシタンス、Ｃstは記憶キャ
パシタンス(storage capacitance)、Ｖgはゲート電圧で
ある。また、ΔＶPは、ＬＣＤ装置における画質の劣化
を増大させる。したがって、画質を向上させるために、
ΔＶPを最小化するとともに、ＬＣＤ装置のオン電流特
性を改善することが重要である。
【００１６】しかしながら、従来のＬＣＤ装置は、同一
の幅のソース電極およびドレイン電極を有している。こ
のような構造では、オン電流特性を改善することができ
ず、また、寄生容量を減少させることもできない。この
ため、従来のＬＣＤ装置は、画質の劣化を被っていた。
の幅のソース電極およびドレイン電極を有している。こ
のような構造では、オン電流特性を改善することができ
ず、また、寄生容量を減少させることもできない。この
ため、従来のＬＣＤ装置は、画質の劣化を被っていた。
【００１７】したがって、本発明は、関連技術の制限や
不利による一以上の問題点を生じさせないＬＣＤ装置お
よび当該ＬＣＤ装置の製造方法に向けられている。
不利による一以上の問題点を生じさせないＬＣＤ装置お
よび当該ＬＣＤ装置の製造方法に向けられている。
【００１８】本発明の目的は、ＴＦＴのソース電極の幅
がドレイン電極のものよりも大きく、ＬＣＤ装置のオン
電流特性を改善し、かつ、その寄生容量を減少させたＬ
ＣＤ装置および当該ＬＣＤ装置の製造方法を提供するこ
とにある。
がドレイン電極のものよりも大きく、ＬＣＤ装置のオン
電流特性を改善し、かつ、その寄生容量を減少させたＬ
ＣＤ装置および当該ＬＣＤ装置の製造方法を提供するこ
とにある。
【００１９】本発明の他の目的は、オン電流を改善しか
つ寄生容量を減少させるために、ソース電極が台形状の
ＬＣＤ装置および当該ＬＣＤ装置の製造方法を提供する
ことにある。
つ寄生容量を減少させるために、ソース電極が台形状の
ＬＣＤ装置および当該ＬＣＤ装置の製造方法を提供する
ことにある。
【００２０】本発明の付加的な構成および効果は、以下
の説明に記載されており、かつ、部分的にはこの説明か
ら明らかになるであろう。また、上記構成および効果
は、本発明を実施することにより教示されるであろう。
本発明の目的および他の効果は、記載された説明、クレ
ームおよび添付図面において特に指摘された構成により
認識され、かつ、達成されるであろう。
の説明に記載されており、かつ、部分的にはこの説明か
ら明らかになるであろう。また、上記構成および効果
は、本発明を実施することにより教示されるであろう。
本発明の目的および他の効果は、記載された説明、クレ
ームおよび添付図面において特に指摘された構成により
認識され、かつ、達成されるであろう。
【００２１】
【課題を解決するための手段】これら効果および他の効
果を達成するために、かつ、本発明の目的にしたがって
具体化されかつ広汎に記載された、本発明の実施の形態
にかかるＬＣＤ装置は、基板上に形成された複数のゲー
ト線およびデータ線と、当該ゲート線およびデータ線に
より画定される領域に形成された複数の画素電極と、画
素電極上に形成された液晶およびカラーフィルタの層を
含み、ゲート電極がゲート線のうちの一つから延び、ド
レイン電極が画素電極のうちの一つと接続され、ソース
電極がデータ線のうちの一つから延び、かつ、ドレイン
電極の幅より大きい幅を有している。
果を達成するために、かつ、本発明の目的にしたがって
具体化されかつ広汎に記載された、本発明の実施の形態
にかかるＬＣＤ装置は、基板上に形成された複数のゲー
ト線およびデータ線と、当該ゲート線およびデータ線に
より画定される領域に形成された複数の画素電極と、画
素電極上に形成された液晶およびカラーフィルタの層を
含み、ゲート電極がゲート線のうちの一つから延び、ド
レイン電極が画素電極のうちの一つと接続され、ソース
電極がデータ線のうちの一つから延び、かつ、ドレイン
電極の幅より大きい幅を有している。
【００２２】ある態様において、本発明の実施の形態
は、基板上に形成された複数のゲート線およびデータ線
と、当該ゲート線およびデータ線により画定される領域
に形成された複数の画素電極とを含む液晶表示（ＬＣ
Ｄ）装置用の薄膜トランジスタ（ＴＦＴ）に向けられ
る。このＴＦＴは、ゲート線のうちの一つから延びるゲ
ート電極と、画素電極のうちの一つと接続されたドレイ
ン電極と、データ線のうちの一つから延び、かつ、前記
ドレイン電極の幅より大きい幅を有するソース電極とを
備えている。
は、基板上に形成された複数のゲート線およびデータ線
と、当該ゲート線およびデータ線により画定される領域
に形成された複数の画素電極とを含む液晶表示（ＬＣ
Ｄ）装置用の薄膜トランジスタ（ＴＦＴ）に向けられ
る。このＴＦＴは、ゲート線のうちの一つから延びるゲ
ート電極と、画素電極のうちの一つと接続されたドレイ
ン電極と、データ線のうちの一つから延び、かつ、前記
ドレイン電極の幅より大きい幅を有するソース電極とを
備えている。
【００２３】他の態様において、本発明の実施の形態
は、基板上に形成された複数のゲート線およびデータ線
と、当該ゲート線およびデータ線により画定される領域
に形成された複数の画素電極と、当該画素電極上に形成
された液晶およびカラーフィルタの層とを含む液晶表示
（ＬＣＤ）装置の製造方法に向けられる。この方法は、
ゲート線のうちの一つから延びるゲート電極を形成する
ステップと、画素電極のうちの一つと接続されたドレイ
ン電極を形成するステップと、データ線のうちの一つか
ら延び、かつ、前記ドレイン電極の幅より大きい幅を有
するソース電極を形成するステップとを含む。
は、基板上に形成された複数のゲート線およびデータ線
と、当該ゲート線およびデータ線により画定される領域
に形成された複数の画素電極と、当該画素電極上に形成
された液晶およびカラーフィルタの層とを含む液晶表示
（ＬＣＤ）装置の製造方法に向けられる。この方法は、
ゲート線のうちの一つから延びるゲート電極を形成する
ステップと、画素電極のうちの一つと接続されたドレイ
ン電極を形成するステップと、データ線のうちの一つか
ら延び、かつ、前記ドレイン電極の幅より大きい幅を有
するソース電極を形成するステップとを含む。
【００２４】前述した一般的説明および後述する詳細な
説明は、双方とも、模範的および例示的ななものであ
り、特許請求の範囲に記載された発明をさらに説明する
ことを意図している点を理解すべきである。
説明は、双方とも、模範的および例示的ななものであ
り、特許請求の範囲に記載された発明をさらに説明する
ことを意図している点を理解すべきである。
【００２５】
【発明の実施の形態】本発明をさらに理解するために添
付され、この明細書に組み込まれて、その一部をなす添
付図面は、本発明の実施の形態を例示し、かつ、記述と
ともに発明の原理を説明するために役立つであろう。
付され、この明細書に組み込まれて、その一部をなす添
付図面は、本発明の実施の形態を例示し、かつ、記述と
ともに発明の原理を説明するために役立つであろう。
【００２６】以下、添付図面を参照して、本発明の好ま
しい実施の形態につき詳細に説明を加える。
しい実施の形態につき詳細に説明を加える。
【００２７】図２に示すように、本発明の実施の形態に
かかる液晶表示（ＬＣＤ）装置は、透明基板上に平行に
配置された複数のゲート線２１と、ゲート線２１と直交
する方向に延びる複数のデータ線２３と、ゲート線２１
とデータ線２３との交点に形成された複数の薄膜トラン
ジスタ（ＴＦＴ）２５と、当該ＴＦＴ２５に接続された
複数の画素電極２４とを備えている。このＬＣＤ装置
は、さらに、従来のＬＣＤにも設けられている他の構成
部品、たとえば、絶縁体、液晶、偏光板を備えている。
かかる液晶表示（ＬＣＤ）装置は、透明基板上に平行に
配置された複数のゲート線２１と、ゲート線２１と直交
する方向に延びる複数のデータ線２３と、ゲート線２１
とデータ線２３との交点に形成された複数の薄膜トラン
ジスタ（ＴＦＴ）２５と、当該ＴＦＴ２５に接続された
複数の画素電極２４とを備えている。このＬＣＤ装置
は、さらに、従来のＬＣＤにも設けられている他の構成
部品、たとえば、絶縁体、液晶、偏光板を備えている。
【００２８】ＴＦＴ２５は、それぞれ、対応するゲート
線２１から延びるゲート電極２１ａ、ゲート電極２１ａ
に重なるドレイン電極２２、および、対応するデータ線
２３から延びるソース電極２３ａを有している。ソース
電極２３ａは、頂部の幅(ｃ)、および、当該頂部の幅
(ｃ)よりも大きい底部の幅(ｄ)を有している。すなわ
ち、ソース電極２３ａは台形状であり、これにより、ソ
ース電極２３ａの幅は、当該ソース電極２３ａの頂部か
ら底部まで次第に増大するようになっている。その一
方、ドレイン電極２２は、ある幅(ｂ)を有している。こ
のドレイン電極２２の幅(ｂ)は、ソース電極２３ａの頂
部の幅(ｃ)よりも小さくなっている。
線２１から延びるゲート電極２１ａ、ゲート電極２１ａ
に重なるドレイン電極２２、および、対応するデータ線
２３から延びるソース電極２３ａを有している。ソース
電極２３ａは、頂部の幅(ｃ)、および、当該頂部の幅
(ｃ)よりも大きい底部の幅(ｄ)を有している。すなわ
ち、ソース電極２３ａは台形状であり、これにより、ソ
ース電極２３ａの幅は、当該ソース電極２３ａの頂部か
ら底部まで次第に増大するようになっている。その一
方、ドレイン電極２２は、ある幅(ｂ)を有している。こ
のドレイン電極２２の幅(ｂ)は、ソース電極２３ａの頂
部の幅(ｃ)よりも小さくなっている。
【００２９】ソース電極２３ａの上述したような構造
は、ΔＶPを最小化し、かつ、ＬＣＤ装置のオン電流特
性を改善する。上述した(２)式によれば、ソース電極２
３ａの上述した構造は、Ｃgsの値を減少させ、これによ
り、ΔＶPおよび寄生容量が減少する。したがって、Ｌ
ＣＤ装置の画質の劣化を防止することができる。
は、ΔＶPを最小化し、かつ、ＬＣＤ装置のオン電流特
性を改善する。上述した(２)式によれば、ソース電極２
３ａの上述した構造は、Ｃgsの値を減少させ、これによ
り、ΔＶPおよび寄生容量が減少する。したがって、Ｌ
ＣＤ装置の画質の劣化を防止することができる。
【００３０】図３は、図２の”Ａ”部分の斜視図であ
る。図２においては、ソース電極２３ａおよびドレイン
電極２２の双方が、ゲート電極２１ａに重なっているこ
とが示されている。
る。図２においては、ソース電極２３ａおよびドレイン
電極２２の双方が、ゲート電極２１ａに重なっているこ
とが示されている。
【００３１】本発明の実施の形態にかかる、上述したＬ
ＣＤ装置の製造方法につき以下に説明を加える。
ＣＤ装置の製造方法につき以下に説明を加える。
【００３２】ゲート電極２１ａが、透明基板上の所定の
位置にパターニングされる。このゲート電極２１ａは、
対応するゲート線２１から延びている。次いで、ゲート
絶縁層が、透明基板およびゲート電極２１ａの全表面上
に形成される。次いで、ゲート絶縁層上に半導体層が形
成され、パターニングされる。
位置にパターニングされる。このゲート電極２１ａは、
対応するゲート線２１から延びている。次いで、ゲート
絶縁層が、透明基板およびゲート電極２１ａの全表面上
に形成される。次いで、ゲート絶縁層上に半導体層が形
成され、パターニングされる。
【００３３】引き続いて、ソース電極およびドレイン電
極の材料が、半導体層上に蒸着されてパターニングさ
れ、ソース電極２３ａ、ドレイン電極２２およびデータ
線２３が形成される。特に、パターニングされたソース
電極２３ａは、ドレイン電極２２の幅(ｂ)よりも大きな
幅を備えた台形状（つまりラダー形状）である。
極の材料が、半導体層上に蒸着されてパターニングさ
れ、ソース電極２３ａ、ドレイン電極２２およびデータ
線２３が形成される。特に、パターニングされたソース
電極２３ａは、ドレイン電極２２の幅(ｂ)よりも大きな
幅を備えた台形状（つまりラダー形状）である。
【００３４】ゲート絶縁層、半導体層およびｎ+層（図
示せず）が、ソース電極２３ａとゲート電極２１ａとの
間およびドレイン電極２２とゲート電極２１ａとの間に
形成される。ＬＣＤ装置の他の要素および構成部分が、
従来のＬＣＤ装置の形成法と同様の手法で形成される。
示せず）が、ソース電極２３ａとゲート電極２１ａとの
間およびドレイン電極２２とゲート電極２１ａとの間に
形成される。ＬＣＤ装置の他の要素および構成部分が、
従来のＬＣＤ装置の形成法と同様の手法で形成される。
【００３５】当業者にとって、本発明の範囲から逸脱す
ることなく、本発明にかかるＬＣＤ装置および当該ＬＣ
Ｄ装置の製造方法に種々の修正や変更をなすことが可能
である。したがって、本発明は、添付した特許請求の範
囲およびこれらの均等物の範囲に含まれる限り、本発明
は、上記修正や変更を包含するものであることが意図さ
れる。
ることなく、本発明にかかるＬＣＤ装置および当該ＬＣ
Ｄ装置の製造方法に種々の修正や変更をなすことが可能
である。したがって、本発明は、添付した特許請求の範
囲およびこれらの均等物の範囲に含まれる限り、本発明
は、上記修正や変更を包含するものであることが意図さ
れる。
【００３６】
【発明の効果】上述したように、上記ＬＣＤ装置および
当該ＬＣＤ装置の製造方法には、以下に述べるものを含
む多くの効果を備えている。
当該ＬＣＤ装置の製造方法には、以下に述べるものを含
む多くの効果を備えている。
【００３７】ソース電極が、ドレイン電極の幅より大き
な幅（頂部の幅或いは底部の幅）を備えているため、寄
生容量を減少させるとともに、オン電流を増加すること
ができ、これにより、ＬＣＤ装置の段差(step coverag
e)だけでなく画質を改善することが可能となる。
な幅（頂部の幅或いは底部の幅）を備えているため、寄
生容量を減少させるとともに、オン電流を増加すること
ができ、これにより、ＬＣＤ装置の段差(step coverag
e)だけでなく画質を改善することが可能となる。
【図１】 従来のＬＣＤ装置の平面配置（レイアウト）
を例示する図である。
を例示する図である。
【図２】 本発明の実施の形態にかかるＬＣＤ装置の平
面配置（レイアウト）を示す図である。
面配置（レイアウト）を示す図である。
【図３】 図２の”Ａ”部分の斜視図である。
２１ ゲート線 ２１ａ ゲート電極 ２２ ドレイン電極 ２３ データ線 ２３ａ ソース電極 ２４ 画素電極
Claims (19)
- 【請求項１】 基板上に形成された複数のゲート線およ
びデータ線と、当該ゲート線およびデータ線により画定
される領域に形成された複数の画素電極とを含む液晶表
示（ＬＣＤ）装置のための薄膜トランジスタ（ＴＦＴ）
であって、 ゲート線のうちの一つから延びるゲート電極と、 画素電極のうちの一つと接続されたドレイン電極と、 データ線のうちの一つから延び、かつ、前記ドレイン電
極の幅より大きい幅を有するソース電極とを備えたこと
を特徴とする薄膜トランジスタ。 - 【請求項２】 前記ソース電極が、台形状であることを
特徴とする請求項１に記載の薄膜トランジスタ。 - 【請求項３】 前記ソース電極が、その頂部の幅よりも
大きい底部の幅を有することを特徴とする請求項１に記
載の薄膜トランジスタ。 - 【請求項４】 前記ソース電極が、その幅が頂部から底
部まで次第に増大するように形成されていることを特徴
とする請求項１に記載の薄膜トランジスタ。 - 【請求項５】 前記ソース電極および前記ドレイン電極
の少なくとも一部が、前記ゲート電極の部分に重なって
いることを特徴とする請求項１乃至請求項４いずれかに
記載の薄膜トランジスタ。 - 【請求項６】 前記ソース電極の中ほどの部分が、ドレ
イン電極の中ほどの部分と整列していることを特徴とす
る請求項２に記載の薄膜トランジスタ。 - 【請求項７】 基板上に形成された複数のゲート線およ
びデータ線と、当該ゲート線およびデータ線により画定
される領域に形成された複数の画素電極と、当該画素電
極上に形成された液晶およびカラーフィルタの層とを含
む液晶表示（ＬＣＤ）装置であって、 ゲート線のうちの一つから延びるゲート電極と、 画素電極のうちの一つと接続されたドレイン電極と、 データ線のうちの一つから延び、かつ、前記ドレイン電
極の幅より大きい幅を有するソース電極とを備えたこと
を特徴とする液晶表示装置。 - 【請求項８】 前記ソース電極が、台形状であることを
特徴とする請求項７に記載の液晶表示装置。 - 【請求項９】 前記ソース電極の中ほどの部分が、ドレ
イン電極の中ほどの部分と整列していることを特徴とす
る請求項８に記載の液晶表示装置。 - 【請求項１０】 前記ソース電極が、その頂部の幅より
も大きい底部の幅を有することを特徴とする請求項７に
記載の液晶表示装置。 - 【請求項１１】 前記ソース電極が、その幅が頂部から
底部まで次第に増大するように形成されていることを特
徴とする請求項７に記載の液晶表示装置。 - 【請求項１２】 前記ソース電極および前記ドレイン電
極の少なくとも一部が、前記ゲート電極の部分に重なっ
ていることを特徴とする請求項７乃至請求項１１いずれ
かに記載の液晶表示装置。 - 【請求項１３】 基板上に形成された複数のゲート線お
よびデータ線と、当該ゲート線およびデータ線により画
定される領域に形成された複数の画素電極と、当該画素
電極上に形成された液晶およびカラーフィルタの層とを
含む液晶表示（ＬＣＤ）装置の製造方法であって、 ゲート線のうちの一つから延びるゲート電極を形成する
ステップと、 画素電極のうちの一つと接続されたドレイン電極を形成
するステップと、 データ線のうちの一つから延び、かつ、前記ドレイン電
極の幅より大きい幅を有するソース電極を形成するステ
ップとを含むことを特徴とする液晶表示装置の製造方
法。 - 【請求項１４】 さらに、前記ゲート電極上に絶縁層を
形成するステップと、 当該絶縁層上に半導体層を形成するステップとを含むこ
とを特徴とする請求項１３に記載の液晶表示装置の製造
方法。 - 【請求項１５】 前記ソース電極を形成するステップ
が、 台形状となるようにソース電極をパターニングするステ
ップを含むことを特徴とする請求項１３に記載の液晶表
示装置の製造方法。 - 【請求項１６】 前記ソース電極を形成するステップ
が、さらに、 前記ソース電極の中ほどの部分を前記ドレイン電極の中
ほどの部分に整列させるステップを含むことを特徴とす
る請求項１３に記載の液晶表示装置の製造方法。 - 【請求項１７】 前記ソース電極が、その頂部の幅より
も大きい底部の幅を有することを特徴とする請求項１３
に記載の液晶表示装置の製造方法。 - 【請求項１８】 前記ソース電極の幅が、頂部から底部
まで次第に増大するように形成されていることを特徴と
する請求項１３に記載の液晶表示装置の製造方法。 - 【請求項１９】 前記ソース電極および前記ドレイン電
極の少なくとも一部が、前記ゲート電極の部分に重なっ
ていることを特徴とする請求項１３に記載の液晶表示装
置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045262A KR100223901B1 (ko) | 1996-10-11 | 1996-10-11 | 액정 표시장치 및 제조방법 |
| KR1996-45262 | 1996-10-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125933A true JPH10125933A (ja) | 1998-05-15 |
Family
ID=19477076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9275750A Pending JPH10125933A (ja) | 1996-10-11 | 1997-10-08 | 薄膜トランジスタ、液晶表示装置および液晶表示装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5886757A (ja) |
| JP (1) | JPH10125933A (ja) |
| KR (1) | KR100223901B1 (ja) |
| DE (1) | DE19744920C2 (ja) |
| FR (1) | FR2754610B1 (ja) |
| GB (1) | GB2318210B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767631B1 (ko) * | 2001-06-19 | 2007-10-17 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제작방법 |
| WO2015122393A1 (ja) * | 2014-02-14 | 2015-08-20 | シャープ株式会社 | アクティブマトリクス基板 |
| US9570469B2 (en) | 2012-10-29 | 2017-02-14 | Sharp Kabushiki Kaisha | Active-matrix substrate and liquid-crystal display device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040061220A1 (en) * | 1996-03-22 | 2004-04-01 | Chuichi Miyazaki | Semiconductor device and manufacturing method thereof |
| JP2776378B2 (ja) * | 1996-06-27 | 1998-07-16 | 日本電気株式会社 | 薄膜トランジスタアレイ基板およびその製造方法 |
| JP2001308320A (ja) * | 2000-04-20 | 2001-11-02 | Nec Corp | 双曲型チャネルｍｏｓｆｅｔ |
| KR100606963B1 (ko) * | 2000-12-27 | 2006-08-01 | 엘지.필립스 엘시디 주식회사 | 액정 디스플레이 패널 및 그의 제조방법 |
| KR100731037B1 (ko) * | 2001-05-07 | 2007-06-22 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| TWI256732B (en) * | 2002-08-30 | 2006-06-11 | Sharp Kk | Thin film transistor, liquid crystal display apparatus, manufacturing method of thin film transistor, and manufacturing method of liquid crystal display apparatus |
| KR100696469B1 (ko) * | 2004-06-08 | 2007-03-19 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 이를 구비한 평판 표시장치 |
| US7142261B2 (en) | 2004-06-29 | 2006-11-28 | Au Optronics Corporation | Liquid crystal display having compensation capacitor |
| CN107408580B (zh) * | 2015-04-28 | 2020-10-27 | 三菱电机株式会社 | 晶体管、薄膜晶体管基板以及液晶显示装置 |
| CN108110013B (zh) * | 2018-01-19 | 2021-01-08 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
| KR102555779B1 (ko) * | 2018-02-26 | 2023-07-17 | 삼성디스플레이 주식회사 | 게이트 구동 장치 및 이를 포함하는 표시 장치 |
| KR102623558B1 (ko) * | 2018-11-14 | 2024-01-10 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| US5001528A (en) * | 1989-01-31 | 1991-03-19 | The United States Of America As Represented By The Secretary Of The Air Force | Radiation hardened CMOS on SOI or SOS devices |
| US5334859A (en) * | 1991-09-05 | 1994-08-02 | Casio Computer Co., Ltd. | Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film |
| JP3002064B2 (ja) * | 1992-11-12 | 2000-01-24 | 松下電器産業株式会社 | 薄膜トランジスタ |
| JP3512849B2 (ja) * | 1993-04-23 | 2004-03-31 | 株式会社東芝 | 薄膜トランジスタおよびそれを用いた表示装置 |
| GB2283127A (en) * | 1993-09-10 | 1995-04-26 | Philips Electronics Uk Ltd | Thin-film transistors with reduced leakage |
| JPH0815728A (ja) * | 1994-06-30 | 1996-01-19 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH08264790A (ja) * | 1995-03-22 | 1996-10-11 | Toshiba Corp | 薄膜電解効果トランジスタ及び液晶表示装置 |
-
1996
- 1996-10-11 KR KR1019960045262A patent/KR100223901B1/ko not_active Expired - Lifetime
-
1997
- 1997-10-06 GB GB9721158A patent/GB2318210B/en not_active Expired - Lifetime
- 1997-10-08 JP JP9275750A patent/JPH10125933A/ja active Pending
- 1997-10-10 US US08/948,320 patent/US5886757A/en not_active Expired - Lifetime
- 1997-10-10 FR FR9712724A patent/FR2754610B1/fr not_active Expired - Lifetime
- 1997-10-10 DE DE19744920A patent/DE19744920C2/de not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767631B1 (ko) * | 2001-06-19 | 2007-10-17 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제작방법 |
| US9570469B2 (en) | 2012-10-29 | 2017-02-14 | Sharp Kabushiki Kaisha | Active-matrix substrate and liquid-crystal display device |
| WO2015122393A1 (ja) * | 2014-02-14 | 2015-08-20 | シャープ株式会社 | アクティブマトリクス基板 |
| US9741308B2 (en) | 2014-02-14 | 2017-08-22 | Sharp Kabushiki Kaisha | Active matrix substrate |
| US10074328B2 (en) | 2014-02-14 | 2018-09-11 | Sharp Kabushiki Kaisha | Active matrix substrate |
Also Published As
| Publication number | Publication date |
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| DE19744920A1 (de) | 1998-04-16 |
| FR2754610B1 (fr) | 2005-05-06 |
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| DE19744920C2 (de) | 2003-10-23 |
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| GB2318210B (en) | 1999-02-10 |
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