JPH0716007B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0716007B2 JPH0716007B2 JP63200022A JP20002288A JPH0716007B2 JP H0716007 B2 JPH0716007 B2 JP H0716007B2 JP 63200022 A JP63200022 A JP 63200022A JP 20002288 A JP20002288 A JP 20002288A JP H0716007 B2 JPH0716007 B2 JP H0716007B2
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- polysilicon layer
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- ions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は薄いゲート酸化膜を有するMOSFETの製造方法
に関するもので、特にゲート電極に高融点金属、そのシ
リサイドあるいはそれらのポリサイド構造を用いた半導
体装置の製造方法に関するものである。
に関するもので、特にゲート電極に高融点金属、そのシ
リサイドあるいはそれらのポリサイド構造を用いた半導
体装置の製造方法に関するものである。
（従来の技術） 従来、半導体装置において、装置の高速化の為にゲート
電極の抵抗を小さくすることがなされている。このゲー
ト電極の抵抗を小さくするための手段として、ゲート電
極に従来のポリシリコンから、高融点金属（タンタル、
チタン、タングステン等）またはそのシリサイド、およ
びこれらの下にポリシリコンを堆積した、いわゆるポリ
サイド構造をゲート電極に用いることで、ゲート電極の
抵抗の低減を図ることがなされている。
電極の抵抗を小さくすることがなされている。このゲー
ト電極の抵抗を小さくするための手段として、ゲート電
極に従来のポリシリコンから、高融点金属（タンタル、
チタン、タングステン等）またはそのシリサイド、およ
びこれらの下にポリシリコンを堆積した、いわゆるポリ
サイド構造をゲート電極に用いることで、ゲート電極の
抵抗の低減を図ることがなされている。
このような上記の構成のゲート電極を有するMOSFETを製
造する工程において、従来のポリシリコンをゲート電極
に用いた半導体装置の製造工程同様、ゲート電極形成
後、このゲート電極をマスクとして、ソース／ドレイン
領域に対するイオン注入、あるいはLDD（Low Doped Dor
ein）構造を形成するためのイオン注入を行う。このよ
うな場合、ゲート電極自体はイオンの注入に対して十分
なイオン阻止能力がなければならない。しかしながら、
前記高融点金属またはそのシリサイドは、ポリシリコン
に比較してイオン阻止能力が低く、これらの物質で構成
されたゲート電極をイオンが貫通して、トランジスタの
特性を劣化させる恐れがあった。
造する工程において、従来のポリシリコンをゲート電極
に用いた半導体装置の製造工程同様、ゲート電極形成
後、このゲート電極をマスクとして、ソース／ドレイン
領域に対するイオン注入、あるいはLDD（Low Doped Dor
ein）構造を形成するためのイオン注入を行う。このよ
うな場合、ゲート電極自体はイオンの注入に対して十分
なイオン阻止能力がなければならない。しかしながら、
前記高融点金属またはそのシリサイドは、ポリシリコン
に比較してイオン阻止能力が低く、これらの物質で構成
されたゲート電極をイオンが貫通して、トランジスタの
特性を劣化させる恐れがあった。
従来、MOSFETの製造工程において、前記のようなイオン
注入時におけるゲート電極のイオン突き抜け防止のため
に、イオン阻止能力の高いポリシリコンの場合でも、イ
オン注入前に酸化を行いゲート電極周囲およびその上部
にシリコン酸化膜を形成することが行われる。ポリシリ
コンゲート電極には、多量の不純物がドーピングされて
おり、増速酸化が行われ、よって、ポリシリコンゲート
電極表面上にのみ厚い酸化膜が形成でき、この厚い酸化
膜がイオン注入のストッパーとなる。
注入時におけるゲート電極のイオン突き抜け防止のため
に、イオン阻止能力の高いポリシリコンの場合でも、イ
オン注入前に酸化を行いゲート電極周囲およびその上部
にシリコン酸化膜を形成することが行われる。ポリシリ
コンゲート電極には、多量の不純物がドーピングされて
おり、増速酸化が行われ、よって、ポリシリコンゲート
電極表面上にのみ厚い酸化膜が形成でき、この厚い酸化
膜がイオン注入のストッパーとなる。
しかし、ゲート電極を高融点金属、そのシリサイドまた
はそれらのポリサイド構造で構成した場合、酸化レート
が遅いため、イオンのストッパーとなりうる十分な厚さ
を持つ酸化膜が形成できない。即ち、イオンがゲート電
極を突き抜けてトランジスタ特性を劣化させてしまう。
また、MOSFETにLDD構造を形成する場合に用いられてい
るＰ（リン）イオンを注入する場合、ソース／ドレイン
領域を形成する場合に用いられているAs（ヒ素）イオン
よりもこの突き抜けを起こしやすい。
はそれらのポリサイド構造で構成した場合、酸化レート
が遅いため、イオンのストッパーとなりうる十分な厚さ
を持つ酸化膜が形成できない。即ち、イオンがゲート電
極を突き抜けてトランジスタ特性を劣化させてしまう。
また、MOSFETにLDD構造を形成する場合に用いられてい
るＰ（リン）イオンを注入する場合、ソース／ドレイン
領域を形成する場合に用いられているAs（ヒ素）イオン
よりもこの突き抜けを起こしやすい。
高融点金属、そのシリサイドまたはそれらのポリサイド
構造で構成されたゲート電極の表面上に厚い酸化膜を形
成しようとすると、酸化時間が長くなり、シリコン半導
体基板上にも厚い酸化膜が形成されてしまい、シリコン
半導体基板のソース／ドレイン領域に注入されるべきイ
オンが注入されなくなり、また、熱処理工程も増えるこ
とから、製造プロセス中の汚染等による不純物が不必要
に半導体基板中あるいはゲート電極中に熱拡散され、や
はりトランジスタ特性を劣化させてしまう恐れがある。
構造で構成されたゲート電極の表面上に厚い酸化膜を形
成しようとすると、酸化時間が長くなり、シリコン半導
体基板上にも厚い酸化膜が形成されてしまい、シリコン
半導体基板のソース／ドレイン領域に注入されるべきイ
オンが注入されなくなり、また、熱処理工程も増えるこ
とから、製造プロセス中の汚染等による不純物が不必要
に半導体基板中あるいはゲート電極中に熱拡散され、や
はりトランジスタ特性を劣化させてしまう恐れがある。
また、特にシリサイド層と、その下にポリシリコン層を
持つポリサイド構造層の場合、このシリサイド層を酸化
する際、シリサイド層中のシリコンが表面に析出し、こ
れが酸素と反応し、シリサイド層の表面にSiO2（二酸化
シリコン）膜が形成される。この時、シリサイド層中の
シリコンの補充が、このシリサイド層の下に形成されて
いるポリシリコン層から行われるために、このポリシリ
コン層に局所的に穴があいたような状態になり、ゲート
電極下の酸化膜の耐圧が劣化する恐れがある。特に厚い
酸化膜を形成する程、その可能性が大きくなる。
持つポリサイド構造層の場合、このシリサイド層を酸化
する際、シリサイド層中のシリコンが表面に析出し、こ
れが酸素と反応し、シリサイド層の表面にSiO2（二酸化
シリコン）膜が形成される。この時、シリサイド層中の
シリコンの補充が、このシリサイド層の下に形成されて
いるポリシリコン層から行われるために、このポリシリ
コン層に局所的に穴があいたような状態になり、ゲート
電極下の酸化膜の耐圧が劣化する恐れがある。特に厚い
酸化膜を形成する程、その可能性が大きくなる。
上記のような突き抜けによるトランジスタ特性の劣化
は、MOSFETのゲート酸化膜が薄くなる程、起こりやす
く、従来、特にこのゲート酸化膜の厚さが300Å以下で
問題となっている。
は、MOSFETのゲート酸化膜が薄くなる程、起こりやす
く、従来、特にこのゲート酸化膜の厚さが300Å以下で
問題となっている。
（発明が解決しようとする課題） この発明は上記のような問題に鑑みて為されたもので、
高融点金属を含有した導電体層を含むゲート電極部とな
るべき箇所、並びにこのゲート電極部を、増速酸化を得
るための不純物イオンや、ソース／ドレイン形成用の不
純物イオンが突き抜けることにより生じるトランジスタ
の特性劣化を防止できる半導体装置の製造方法を提供す
ることを目的とする。
高融点金属を含有した導電体層を含むゲート電極部とな
るべき箇所、並びにこのゲート電極部を、増速酸化を得
るための不純物イオンや、ソース／ドレイン形成用の不
純物イオンが突き抜けることにより生じるトランジスタ
の特性劣化を防止できる半導体装置の製造方法を提供す
ることを目的とする。
［発明の構成］ （課題を解決する手段） 上記目的を達成するために、この発明では、半導体基板
上にゲート絶縁膜を形成し、このゲート絶縁膜上に第１
のポリシリコン層を形成し、このポリシリコン層上に高
融点金属を含む導電体層を形成し、この導電体層上に、
第２のポリシリコン層を形成する。そして、この第２の
ポリシリコン層内に、ヒ素をイオン注入する。さらに、
第２のポリシリコン層、導電体層、第１のポリシリコン
層およびゲート絶縁膜をパターニングし、基板上にゲー
ト電極部を得て、このゲート電極部が得られた基板を酸
化し、基板の露出面上に酸化膜を形成すると同時に、第
２のポリシリコン層を酸化膜に変える。この後、ゲート
電極部をマスクに用いて、基板内にソース／ドレイン形
成用の不純物をイオン注入するようにしている。
上にゲート絶縁膜を形成し、このゲート絶縁膜上に第１
のポリシリコン層を形成し、このポリシリコン層上に高
融点金属を含む導電体層を形成し、この導電体層上に、
第２のポリシリコン層を形成する。そして、この第２の
ポリシリコン層内に、ヒ素をイオン注入する。さらに、
第２のポリシリコン層、導電体層、第１のポリシリコン
層およびゲート絶縁膜をパターニングし、基板上にゲー
ト電極部を得て、このゲート電極部が得られた基板を酸
化し、基板の露出面上に酸化膜を形成すると同時に、第
２のポリシリコン層を酸化膜に変える。この後、ゲート
電極部をマスクに用いて、基板内にソース／ドレイン形
成用の不純物をイオン注入するようにしている。
（作用） 上記構成を有する製造方法では、第２のポリシリコン層
を酸化することによって得られた酸化膜が、ソース／ド
レイン形成用の不純物イオンのストッパーとなり、この
不純物イオンがゲート電極部を貫通する現象を防止でき
る。
を酸化することによって得られた酸化膜が、ソース／ド
レイン形成用の不純物イオンのストッパーとなり、この
不純物イオンがゲート電極部を貫通する現象を防止でき
る。
さらに、上記酸化膜の形成を短時間で行えるように、増
速酸化を起こす作用を持つ不純物を、第２のポリシリコ
ン層にイオン注入している。これにより、ゲート電極部
が得られた基板を酸化すると、特にその酸化が短時間で
済むことから、基板の露出面上に形成される酸化膜につ
いては、極力薄いものとすることができる。しかも、増
速酸化を起こす作用を持つ不純物に、ヒ素を用いるよう
にしている。ヒ素原子は、重いために浅いところで止ま
る。これにより、第２のポリシリコン層に、増速酸化を
起こす作用を持つ不純物をイオン注入しても、その不純
物が、ゲート電極部となるべき箇所を貫通する現象をも
防止できる。
速酸化を起こす作用を持つ不純物を、第２のポリシリコ
ン層にイオン注入している。これにより、ゲート電極部
が得られた基板を酸化すると、特にその酸化が短時間で
済むことから、基板の露出面上に形成される酸化膜につ
いては、極力薄いものとすることができる。しかも、増
速酸化を起こす作用を持つ不純物に、ヒ素を用いるよう
にしている。ヒ素原子は、重いために浅いところで止ま
る。これにより、第２のポリシリコン層に、増速酸化を
起こす作用を持つ不純物をイオン注入しても、その不純
物が、ゲート電極部となるべき箇所を貫通する現象をも
防止できる。
（実施例） 以下、第１図を参照して、この発明の一実施例に係わる
半導体装置の製造方法について説明する。
半導体装置の製造方法について説明する。
第１図（ａ）乃至第１図（ｄ）は、この発明に係わる半
導体装置の製造方法を製造工程順に示した断面図であ
る。
導体装置の製造方法を製造工程順に示した断面図であ
る。
第１図（ａ）において、シリコン半導体基板101上にゲ
ート絶縁膜としての酸化膜102を例えば200Å成長後、第
１のポリシリコン層103を例えば1000Å堆積し、続い
て、シリサイド層104を例えば3000Å堆積し、さらに、
この発明に係わる第２のポリシリコン層105を例えば500
Å堆積する。ゲート酸化膜102は300Å以下の場合、特に
突き抜けが問題となるが、必ずしも300Å以下に限る必
要はない。次に、必要に応じて第２のポリシリコン層10
5へ酸化を増速させる作用のある例えばAs（ヒ素）イオ
ン108をイオン注入しておく。ここで、ポリシリコンは
イオンの阻止能力が高く、またAs（ヒ素）イオンは、他
の原子のイオンに比較し、イオンの突き抜けを起こしに
くいので、ポリシリコン層105をAs（ヒ素）イオン108が
突き抜けることはない。
ート絶縁膜としての酸化膜102を例えば200Å成長後、第
１のポリシリコン層103を例えば1000Å堆積し、続い
て、シリサイド層104を例えば3000Å堆積し、さらに、
この発明に係わる第２のポリシリコン層105を例えば500
Å堆積する。ゲート酸化膜102は300Å以下の場合、特に
突き抜けが問題となるが、必ずしも300Å以下に限る必
要はない。次に、必要に応じて第２のポリシリコン層10
5へ酸化を増速させる作用のある例えばAs（ヒ素）イオ
ン108をイオン注入しておく。ここで、ポリシリコンは
イオンの阻止能力が高く、またAs（ヒ素）イオンは、他
の原子のイオンに比較し、イオンの突き抜けを起こしに
くいので、ポリシリコン層105をAs（ヒ素）イオン108が
突き抜けることはない。
次に第１図（ｂ）において、セルフアラインエッチング
法により、第２のポリシリコン層105、シリサイド層10
4、第１のポリシリコン層103、ゲート酸化膜102を順次
エッチングする。
法により、第２のポリシリコン層105、シリサイド層10
4、第１のポリシリコン層103、ゲート酸化膜102を順次
エッチングする。
次に、第１図（ｃ）において、第１図（ｂ）の状態の装
置の酸化を行うと、例えばAs（ヒ素）が注入された第２
のポリシリコン層105は酸化が速く、また、ポリシリコ
ンを酸化すると、その厚さはおおよそ２倍になる。本実
施例では、500Åポリシリコンを堆積しているので、約1
000Åの酸化膜が形成される。よって、シリコン半導体
基板101よりも厚く、かつイオンの突き抜けに対し、充
分な厚さを持つ酸化膜106が形成される。そして、LDD用
のN-型領域110を形成するために例えばＰ（りん）イオ
ン109を、このLDD形成領域に対しイオン注入する。ここ
で、Ｐ（りん）イオン109は、酸化膜106により阻止さ
れ、ゲート電極部103、104への突き抜けが防止される。
置の酸化を行うと、例えばAs（ヒ素）が注入された第２
のポリシリコン層105は酸化が速く、また、ポリシリコ
ンを酸化すると、その厚さはおおよそ２倍になる。本実
施例では、500Åポリシリコンを堆積しているので、約1
000Åの酸化膜が形成される。よって、シリコン半導体
基板101よりも厚く、かつイオンの突き抜けに対し、充
分な厚さを持つ酸化膜106が形成される。そして、LDD用
のN-型領域110を形成するために例えばＰ（りん）イオ
ン109を、このLDD形成領域に対しイオン注入する。ここ
で、Ｐ（りん）イオン109は、酸化膜106により阻止さ
れ、ゲート電極部103、104への突き抜けが防止される。
次に、第１図（ｄ）において、例えばCVD（Chemical Va
por Deposition）法により、全面にシリコン酸化膜を堆
積し、異方性エッチングにより、ゲート電極の側面にシ
リコン酸化膜が残るようにエッチングしてシリコン酸化
膜のサイドウォールスペーサ107を形成し、LDDN-型領域
110をカバーした後、例えばAs（ヒ素）イオン108のイオ
ン注入を行い、ソース／ドレインN+型領域111を形成しL
DD構造MOSFETが完成する。
por Deposition）法により、全面にシリコン酸化膜を堆
積し、異方性エッチングにより、ゲート電極の側面にシ
リコン酸化膜が残るようにエッチングしてシリコン酸化
膜のサイドウォールスペーサ107を形成し、LDDN-型領域
110をカバーした後、例えばAs（ヒ素）イオン108のイオ
ン注入を行い、ソース／ドレインN+型領域111を形成しL
DD構造MOSFETが完成する。
本実施例では、LDD構造のN-型領域110形成用のＰ（り
ん）イオン109のイオン注入工程時のＰ（りん）イオン1
09のゲート電極部への突き抜けを防止するための実施例
を述べているが、この実施例に限らずポリシリコン層を
酸化し、イオンのストッパーとなる酸化膜を形成する工
程は、種々の半導体装置の製造工程の上で最適な位置に
配置することや、また不純物拡散領域等に対して注入さ
れるイオンの種類等は目的に応じて変えることは勿論で
ある。
ん）イオン109のイオン注入工程時のＰ（りん）イオン1
09のゲート電極部への突き抜けを防止するための実施例
を述べているが、この実施例に限らずポリシリコン層を
酸化し、イオンのストッパーとなる酸化膜を形成する工
程は、種々の半導体装置の製造工程の上で最適な位置に
配置することや、また不純物拡散領域等に対して注入さ
れるイオンの種類等は目的に応じて変えることは勿論で
ある。
このような構成によれば、シリサイド層104の下に第１
のポリシリコン層103を持ついわゆるポリサイド構造の
ゲート電極の上部に必要に応じて増速酸化作用のあるAs
（ヒ素）イオン108をイオン注入した第２のポリシリコ
ン層105を堆積、酸化することにより、イオンの注入に
対し、イオンのストッパーとなりうる充分な厚さを持つ
酸化膜106が形成されることにより、LDD構造のN-型領域
形成用のＰ（りん）イオン109注入工程において、イオ
ンのゲート電極突き抜けのストッパーとなり、ゲート電
極のイオン突き抜けによるトランジスタ特性の劣化を防
止できる。また、シリサイド層104上にポリシリコン層1
05があるために、特にポリサイド構造の場合に、酸化
中、ポリシリコン層103だけでなく、ポリシリコン層105
からもシリコンが供給されるようになる。このため、ポ
リシリコン層103からシリコンの供給量を低くでき、ポ
リシリコン層103に局所的に穴があいたような状態を防
ぐことができる。よって、ゲート酸化膜の耐圧劣化も防
止される。
のポリシリコン層103を持ついわゆるポリサイド構造の
ゲート電極の上部に必要に応じて増速酸化作用のあるAs
（ヒ素）イオン108をイオン注入した第２のポリシリコ
ン層105を堆積、酸化することにより、イオンの注入に
対し、イオンのストッパーとなりうる充分な厚さを持つ
酸化膜106が形成されることにより、LDD構造のN-型領域
形成用のＰ（りん）イオン109注入工程において、イオ
ンのゲート電極突き抜けのストッパーとなり、ゲート電
極のイオン突き抜けによるトランジスタ特性の劣化を防
止できる。また、シリサイド層104上にポリシリコン層1
05があるために、特にポリサイド構造の場合に、酸化
中、ポリシリコン層103だけでなく、ポリシリコン層105
からもシリコンが供給されるようになる。このため、ポ
リシリコン層103からシリコンの供給量を低くでき、ポ
リシリコン層103に局所的に穴があいたような状態を防
ぐことができる。よって、ゲート酸化膜の耐圧劣化も防
止される。
上記実施例により説明した半導体装置の製造方法によれ
ば、ゲート電極部上に厚い酸化膜106を形成すること
で、この厚い酸化膜106がイオン注入工程時に、イオン
のストッパーとなる。このため、ゲート電極に、イオン
の突き抜けが起こりやすい高融点金属、そのシリサイド
が用いられている場合でも、イオンがゲート電極部を貫
通する現象を防止できる。
ば、ゲート電極部上に厚い酸化膜106を形成すること
で、この厚い酸化膜106がイオン注入工程時に、イオン
のストッパーとなる。このため、ゲート電極に、イオン
の突き抜けが起こりやすい高融点金属、そのシリサイド
が用いられている場合でも、イオンがゲート電極部を貫
通する現象を防止できる。
さらに、増速酸化を起こす作用を持つ不純物を、第２の
ポリシリコン層105にイオン注入している。従って、ゲ
ート電極部が得られた基板101を酸化すると、特にその
酸化が短時間で済むことから、基板101の露出面上に形
成される酸化膜については、極力薄いものとすることが
できる。しかも、増速酸化を起こす作用を持つ不純物
に、ヒ素を用いるようにしている。ヒ素原子は、浅いと
ころで止まる。これにより、第２のポリシリコン層105
に、増速酸化を起こす作用を持つ不純物をイオン注入し
ても、その不純物が、ゲート電極部となるべき箇所を貫
通することがない。
ポリシリコン層105にイオン注入している。従って、ゲ
ート電極部が得られた基板101を酸化すると、特にその
酸化が短時間で済むことから、基板101の露出面上に形
成される酸化膜については、極力薄いものとすることが
できる。しかも、増速酸化を起こす作用を持つ不純物
に、ヒ素を用いるようにしている。ヒ素原子は、浅いと
ころで止まる。これにより、第２のポリシリコン層105
に、増速酸化を起こす作用を持つ不純物をイオン注入し
ても、その不純物が、ゲート電極部となるべき箇所を貫
通することがない。
［発明の効果］ 以上説明したように、この発明によれば、高融点金属を
含有した導電体層を含むゲート電極部となるべき箇所、
並びにこのゲート電極部を、増速酸化を得るための不純
物イオンや、ソース／ドレイン形成用の不純物イオンが
突き抜けることにより生ずるトランジスタの特性劣化を
防止できる半導体装置の製造方法を提供できる。
含有した導電体層を含むゲート電極部となるべき箇所、
並びにこのゲート電極部を、増速酸化を得るための不純
物イオンや、ソース／ドレイン形成用の不純物イオンが
突き抜けることにより生ずるトランジスタの特性劣化を
防止できる半導体装置の製造方法を提供できる。
【図面の簡単な説明】 第１図（ａ）乃至第１図（ｄ）は、この発明に係わる半
導体装置の製造方法について、製造工程順に示した断面
図である。 101…シリコン半導体基板、102…ゲート絶縁膜、103…
第１のポリシリコン層、104…シリサイド層、105…第２
のポリシリコン層、106…第２のポリシリコン層の酸化
膜、107…サイドウォール、108…As（ヒ素）イオン、10
9…Ｐ（りん）イオン、110…LDDN-型領域、111…ソース
／ドレインN+型領域。
導体装置の製造方法について、製造工程順に示した断面
図である。 101…シリコン半導体基板、102…ゲート絶縁膜、103…
第１のポリシリコン層、104…シリサイド層、105…第２
のポリシリコン層、106…第２のポリシリコン層の酸化
膜、107…サイドウォール、108…As（ヒ素）イオン、10
9…Ｐ（りん）イオン、110…LDDN-型領域、111…ソース
／ドレインN+型領域。
Claims (2)
- 【請求項１】半導体基板上に、ゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上に、第１のポリシリコン層を形成す
る工程と、 前記ポリシリコン層上に、高融点金属を含む導電体層を
形成する工程と、 前記導電体層上に、第２のポリシリコン層を形成する工
程と、 前記第２のポリシリコン層内に、ヒ素をイオン注入する
工程と、 前記第２のポリシリコン層、前記導電体層、前記第１の
ポリシリコン層および前記ゲート絶縁膜をパターニング
し、前記基板上に、ゲート電極部を得る工程と、 前記ゲート電極部が得られた基板を酸化し、前記基板の
露出面上に酸化膜を形成すると同時に、前記第２のポリ
シリコン層を酸化膜に変える工程と、 前記ゲート電極部をマスクに用いて、前記基板内にソー
ス／ドレイン形成用の不純物をイオン注入する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項２】前記ソース／ドレイン形成用の不純物はリ
ンであることを特徴とする請求項１に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200022A JPH0716007B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200022A JPH0716007B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250437A JPH0250437A (ja) | 1990-02-20 |
| JPH0716007B2 true JPH0716007B2 (ja) | 1995-02-22 |
Family
ID=16417510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200022A Expired - Fee Related JPH0716007B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716007B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04108914A (ja) * | 1990-08-28 | 1992-04-09 | Tokyu Constr Co Ltd | 補強盛土体の構造 |
| JP5174050B2 (ja) * | 2010-01-14 | 2013-04-03 | 公益財団法人国際科学振興財団 | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376479A (ja) * | 1986-09-19 | 1988-04-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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1988
- 1988-08-12 JP JP63200022A patent/JPH0716007B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH0250437A (ja) | 1990-02-20 |
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