JPH0716163B2 - 冗長２進ｄ／ａ変換器およびそれを用いた冗長２進信号処理装置 - Google Patents
冗長２進ｄ／ａ変換器およびそれを用いた冗長２進信号処理装置Info
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- JPH0716163B2 JPH0716163B2 JP63306532A JP30653288A JPH0716163B2 JP H0716163 B2 JPH0716163 B2 JP H0716163B2 JP 63306532 A JP63306532 A JP 63306532A JP 30653288 A JP30653288 A JP 30653288A JP H0716163 B2 JPH0716163 B2 JP H0716163B2
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- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に冗長２進D/A変換器およびそれを用
いた冗長２進信号処理装置に関し、特に、冗長２進表現
により表わされたディジタル入力信号をアナログ信号に
変換する冗長２進D/A変換器およびそれを用いた冗長２
進信号装置に関する。
いた冗長２進信号処理装置に関し、特に、冗長２進表現
により表わされたディジタル入力信号をアナログ信号に
変換する冗長２進D/A変換器およびそれを用いた冗長２
進信号装置に関する。
［従来の技術］ 第８図は、従来の信号処理装置の一例として、ディジタ
ルフィルタの概略の構成を示すブロック図である。第８
図を参照して、このディジタルフィルタは、入力された
アナログ信号をディジタル信号に変換するA/D変換器21
と、ディジタルフィルタとしての演算処理を行なう演算
部25と、演算処理が行なわれたディジタル信号をアナロ
グ信号に変換するD/A変換器26とを含む。演算部25は、
クロック発生器71と、クロック発生器71に発生されるク
ロック信号に応答して動作する、係数メモリ72、乗算器
73、および遅延素子74とを含む。
ルフィルタの概略の構成を示すブロック図である。第８
図を参照して、このディジタルフィルタは、入力された
アナログ信号をディジタル信号に変換するA/D変換器21
と、ディジタルフィルタとしての演算処理を行なう演算
部25と、演算処理が行なわれたディジタル信号をアナロ
グ信号に変換するD/A変換器26とを含む。演算部25は、
クロック発生器71と、クロック発生器71に発生されるク
ロック信号に応答して動作する、係数メモリ72、乗算器
73、および遅延素子74とを含む。
第８図に示されたディジタルフィルタの演算部25では、
２の補数表現により表わされたデータによる演算処理が
行なわれる。したがって、A/D変換器21は、アナログ信
号を２の補数表現により表わされたディジタルデータに
変換し、それを演算部25に与える。演算部25から出力さ
れる出力データも２の補正表現により表わされている。
したがって、D/A変換器26は、演算部25から出力された
２の補数表現により表わされたデータをアナログ信号に
変換する。
２の補数表現により表わされたデータによる演算処理が
行なわれる。したがって、A/D変換器21は、アナログ信
号を２の補数表現により表わされたディジタルデータに
変換し、それを演算部25に与える。演算部25から出力さ
れる出力データも２の補正表現により表わされている。
したがって、D/A変換器26は、演算部25から出力された
２の補数表現により表わされたデータをアナログ信号に
変換する。
一般、電子計算機における数値は、２の補数表現により
表わされる。或る数Ｘを２の補数表現、すなわち、Xn,X
（ｎ−１），…,X1により表現すると、次式のように表
わされる。
表わされる。或る数Ｘを２の補数表現、すなわち、Xn,X
（ｎ−１），…,X1により表現すると、次式のように表
わされる。
ここで、Xiは１または０のいずれかである。したがっ
て、或る数Ｘのとり得る範囲は次式のようになる。
て、或る数Ｘのとり得る範囲は次式のようになる。
−2n-1＋１≦Ｘ≦2n-1−１ …（２） これに対し、データ信号を冗長２進表現により表わす方
法が従来から知られている。すなわち、或る数Ｙを、冗
長２進表現、Yn,Y（ｎ−１），…,Y1により表わす場合
以下のようになる。
法が従来から知られている。すなわち、或る数Ｙを、冗
長２進表現、Yn,Y（ｎ−１），…,Y1により表わす場合
以下のようになる。
ここで、Yiは、−1,0,または１のいずれかをとるものと
する。
する。
２の補数表現を用いて或る数Ｘを表わす場合、一通りの
表現Xn,X（ｎ−１），…,X1しか存在しない。しかしな
がら、冗長２進表現を用いた場合、たとえば或る数５を
表現するには、次式のようないくつかの表現方法が存在
する。
表現Xn,X（ｎ−１），…,X1しか存在しない。しかしな
がら、冗長２進表現を用いた場合、たとえば或る数５を
表現するには、次式のようないくつかの表現方法が存在
する。
５＝0101 ＝０・23＋１・22＋０・21＋１・20 …（４） ５＝011−１ ＝０・23＋１・22＋１・21−１・20 …（4b） ５＝10−１−１ ＝１・23＋０・22−１・21−１・20 …（4c） ５＝０−11−１ ＝１・23−１・22＋１・21−１・20 …（4d） このように、冗長２進表現を用いてデータを表現する
と、同じ数を表現するのにいくつかの表現があることか
ら、加減算を行なう際のキャリイの伝搬の必要がない。
すなわ、桁上げ信号が不要となり、高速の加減算が行な
えるというメリットがある。
と、同じ数を表現するのにいくつかの表現があることか
ら、加減算を行なう際のキャリイの伝搬の必要がない。
すなわ、桁上げ信号が不要となり、高速の加減算が行な
えるというメリットがある。
さて、２の補数により表現された数を冗長２進表現によ
り表わされた数に変換する場合、２つの補数により表現
された数の最上位ビット、すなわち、サインビットの符
号を反転するだけで十分である。このことは、極めて少
ない手数で変換が行なわれることを意味する。
り表わされた数に変換する場合、２つの補数により表現
された数の最上位ビット、すなわち、サインビットの符
号を反転するだけで十分である。このことは、極めて少
ない手数で変換が行なわれることを意味する。
たとえば、サインビット（Xn）が１のとき、或る数Ｘの
値は、 となる。この数のサインビットの符号を判定することに
より別の数 が得られ、この数は式（３）により表わされた数Ｙと等
しい。すなわち、サインビットの符号を反転するだけ
で、冗長２進表現により表わされた数が容易に得られ
る。
値は、 となる。この数のサインビットの符号を判定することに
より別の数 が得られ、この数は式（３）により表わされた数Ｙと等
しい。すなわち、サインビットの符号を反転するだけ
で、冗長２進表現により表わされた数が容易に得られ
る。
これに対し、冗長２進表現により表わされた数を２の補
正表現により表わされた数に変換する場合、Yiが１のと
きと−１のときがあるので、２の補数表現により表わさ
れた数において加減算を行なう必要がある。すなわち、
２の補数表現により表わされた数を得るために、次式の
演算を行なう必要がある。
正表現により表わされた数に変換する場合、Yiが１のと
きと−１のときがあるので、２の補数表現により表わさ
れた数において加減算を行なう必要がある。すなわち、
２の補数表現により表わされた数を得るために、次式の
演算を行なう必要がある。
式（５）に示された演算が行なわれるとき、キャリイの
伝搬が伴なう加算を行なう必要があることが指摘され
る。
伝搬が伴なう加算を行なう必要があることが指摘され
る。
［発明が解決しようとする課題］ 第８図に示された従来の信号演算装置では、演算部25に
おける演算が２の補数表現により表わされたデータにつ
いて行なわれるので、加減算時にキャリイの伝搬が必要
となる。したがって、高速の演算が行なわれない。
おける演算が２の補数表現により表わされたデータにつ
いて行なわれるので、加減算時にキャリイの伝搬が必要
となる。したがって、高速の演算が行なわれない。
これに対し、仮に、冗長２進表現により表わされたデー
タの演算処理を行なう回路が演算部25中に設けられたと
しても、演算部25から出力されるデータの表現形式を冗
長２進表現からの２の補数表現に変換する必要がある。
このことは、演算部25とD/A変換器26との間に、新たに
表現形式の変換回路を設ける必要があることを意味す
る。前述のように、式（５）により表わされたデータの
変換において、キャリイ伝搬の伴なう加算を行なう必要
がある。その結果、演算部25において冗長２進表現によ
り表わされたデータの演算が行なわれたとしても、演算
結果のデータを２の補数表現に変換するのに時間を要
し、全体として演算処理を高速化が図れないという課題
があった。
タの演算処理を行なう回路が演算部25中に設けられたと
しても、演算部25から出力されるデータの表現形式を冗
長２進表現からの２の補数表現に変換する必要がある。
このことは、演算部25とD/A変換器26との間に、新たに
表現形式の変換回路を設ける必要があることを意味す
る。前述のように、式（５）により表わされたデータの
変換において、キャリイ伝搬の伴なう加算を行なう必要
がある。その結果、演算部25において冗長２進表現によ
り表わされたデータの演算が行なわれたとしても、演算
結果のデータを２の補数表現に変換するのに時間を要
し、全体として演算処理を高速化が図れないという課題
があった。
この発明にとって特に興味のある先行技術の例は、特開
昭59−186417号に見られる。
昭59−186417号に見られる。
第9A図は、この特許公報において開示された従来のD/A
変換器を示す回路図である。このD/A変換器は、共通出
力線Ａに接続された６つの電流源を含む。PMOSトランジ
スタによって構成された３つの電流源は、共通出力線Ａ
に電流を供給するためのもので、一方、NMOSトランジス
タによって構成された電流源は、共通出力線Ａから電流
を減じるためのものである。各電流源の電流容量は、２
のべき乗の関数により表わされる比で設定される。この
D/A変換器は、外部から入力信号D0ないしD5が与えられ
ないとき、トランジスタQ6ないしQ8およびQ16ないしQ18
がすべてオフされる。その結果、信号が与えられないと
きの低消費電力化が図れる。
変換器を示す回路図である。このD/A変換器は、共通出
力線Ａに接続された６つの電流源を含む。PMOSトランジ
スタによって構成された３つの電流源は、共通出力線Ａ
に電流を供給するためのもので、一方、NMOSトランジス
タによって構成された電流源は、共通出力線Ａから電流
を減じるためのものである。各電流源の電流容量は、２
のべき乗の関数により表わされる比で設定される。この
D/A変換器は、外部から入力信号D0ないしD5が与えられ
ないとき、トランジスタQ6ないしQ8およびQ16ないしQ18
がすべてオフされる。その結果、信号が与えられないと
きの低消費電力化が図れる。
この発明にとって特に興味のある先行技術の例は、特開
昭61−292422号に見られる。
昭61−292422号に見られる。
第9B図は、その特許公報において開示された従来のD/A
変換器の例を示す回路図である。第9B図を参照して、こ
のD/A変換器は、共通出力線Ａに接続された複数の電流
源I1ないしI3を含む。各々の電流源I1ないしI3に、共通
出力線Ａの電圧がノイズによる影響を受けるのを防ぐた
め、交互にオンするスイッチS1ないしS3および１ない
し３が接続される。その結果、共通出力線Ａに流れる
電流が一定に保たれる。
変換器の例を示す回路図である。第9B図を参照して、こ
のD/A変換器は、共通出力線Ａに接続された複数の電流
源I1ないしI3を含む。各々の電流源I1ないしI3に、共通
出力線Ａの電圧がノイズによる影響を受けるのを防ぐた
め、交互にオンするスイッチS1ないしS3および１ない
し３が接続される。その結果、共通出力線Ａに流れる
電流が一定に保たれる。
第9A図および第9B図に示されたD/A変換器は、それが記
載された特許公報の記載内容から、本願発明が取扱う冗
長２進表現により表わされたデータを取扱うものと考え
ることはできない。
載された特許公報の記載内容から、本願発明が取扱う冗
長２進表現により表わされたデータを取扱うものと考え
ることはできない。
この発明にとって興味のある先行技術の例は、1983年の
「冗長２進加算木を用いたVLSI向き高速乗算器」と題さ
れた論文（電子通信学界論文誌′83/6 Vol.J66−Ｄ N
o.6）に見られる。この論文は、冗長２進表現を利用し
たディジタル高速乗算器を開示している。
「冗長２進加算木を用いたVLSI向き高速乗算器」と題さ
れた論文（電子通信学界論文誌′83/6 Vol.J66−Ｄ N
o.6）に見られる。この論文は、冗長２進表現を利用し
たディジタル高速乗算器を開示している。
この発明にとって興味のある先行技術の例は、1988年の
IEEEインターナショナル・ソリッドステート・サーキッ
ツ・コンフェレンスのダイジェスト・オブ・テクニカル
ペーパーズにおける152、153、342、および343頁に見ら
れる。この例においても、冗長２進表現を利用したディ
ジタル高速乗算器が開示されている。この発明の１つの
目的は、D/A変換器において、冗長２進表現により表さ
れたデータ信号を２の補数表現に変換することなくアナ
ログ信号に変換することである。
IEEEインターナショナル・ソリッドステート・サーキッ
ツ・コンフェレンスのダイジェスト・オブ・テクニカル
ペーパーズにおける152、153、342、および343頁に見ら
れる。この例においても、冗長２進表現を利用したディ
ジタル高速乗算器が開示されている。この発明の１つの
目的は、D/A変換器において、冗長２進表現により表さ
れたデータ信号を２の補数表現に変換することなくアナ
ログ信号に変換することである。
この発明のもう１つの目的は、信号処理装置において、
冗長２進演算処理による処理結果を示すアナログ信号を
高速に得ることである。
冗長２進演算処理による処理結果を示すアナログ信号を
高速に得ることである。
この発明のさらにもう１つの目的は、信号処理装置にお
いて、２の補数により表わされた信号を演算処理するこ
とにより処理結果を示すアナログ信号を高速に得ること
である。
いて、２の補数により表わされた信号を演算処理するこ
とにより処理結果を示すアナログ信号を高速に得ること
である。
［課題を解決するための手段］ 請求項（１）の発明にかかる冗長２進D/A変換器は、冗
長２進表現により表わされたディジタル入力信号の各ビ
ットに対応して設けられた複数の電流供給信号を含む。
各々の電流供給手段の出力が共通の出力ノードで一体接
続される。ディジタル入力信号は、各ビットの論理が第
１および第２の２値信号を用いて冗長２進表現により表
わされる。各々の電流供給手段は、第１の２値信号に応
答して所定値の電流を共通出力ノードに与える電流増大
手段と、第２の２値信号に応答して指定値の電流を共通
出力ノードから減じる電流減少手段と、電流増大手段お
よび電流減少手段の出力電流の所定値を設定する電流設
定手段とを含む。電流設定手段により設定される所定値
は、電流供給手段ごとに２のべき乗の関数に応答して増
加する値に設定される。
長２進表現により表わされたディジタル入力信号の各ビ
ットに対応して設けられた複数の電流供給信号を含む。
各々の電流供給手段の出力が共通の出力ノードで一体接
続される。ディジタル入力信号は、各ビットの論理が第
１および第２の２値信号を用いて冗長２進表現により表
わされる。各々の電流供給手段は、第１の２値信号に応
答して所定値の電流を共通出力ノードに与える電流増大
手段と、第２の２値信号に応答して指定値の電流を共通
出力ノードから減じる電流減少手段と、電流増大手段お
よび電流減少手段の出力電流の所定値を設定する電流設
定手段とを含む。電流設定手段により設定される所定値
は、電流供給手段ごとに２のべき乗の関数に応答して増
加する値に設定される。
請求項（２）の発明にかかる冗長２進信号処理装置は、
冗長２進表現により表わされた複数ビットを含むディジ
タル信号を冗長２進演算処理により出力する演算処理手
段と、演算処理手段の出力に接続された請求項（１）記
載のD/A変換器とを含む。
冗長２進表現により表わされた複数ビットを含むディジ
タル信号を冗長２進演算処理により出力する演算処理手
段と、演算処理手段の出力に接続された請求項（１）記
載のD/A変換器とを含む。
請求項（３）の発明にかかる冗長２進信号処理装置は、
請求項（２）に記載された冗長２進信号処理装置に加え
てさらに、２の補数表現により表わされたデータ信号を
与えるデータ供与手段と、データ供与手段からのデータ
信号を冗長２進表現により表わされた信号に変換する表
現変換手段とを含む。演算処理手段は、表現変換手段の
出力に接続され、変換された冗長２進表現の信号により
応答して演算処理を行なう。
請求項（２）に記載された冗長２進信号処理装置に加え
てさらに、２の補数表現により表わされたデータ信号を
与えるデータ供与手段と、データ供与手段からのデータ
信号を冗長２進表現により表わされた信号に変換する表
現変換手段とを含む。演算処理手段は、表現変換手段の
出力に接続され、変換された冗長２進表現の信号により
応答して演算処理を行なう。
［作用］ 請求項（１）の冗長２進D/A変換器では、各電流供給手
段がディジタル入力信号の第１および第２の２値信号に
応答して共通出力ノードに電流を供給するので、ディジ
タル入力信号をアナログ信号に変換することができる。
段がディジタル入力信号の第１および第２の２値信号に
応答して共通出力ノードに電流を供給するので、ディジ
タル入力信号をアナログ信号に変換することができる。
請求項（２）の冗長２進信号処理装置では、演算処理手
段において冗長２進表現により表わされたデータの演算
処理が行なわれるので、高速に演算処理が行なわれる。
段において冗長２進表現により表わされたデータの演算
処理が行なわれるので、高速に演算処理が行なわれる。
請求項（３）の発明における冗長２進信号処理装置で
は、表現変換手段により２の補数表現により表わされた
データ信号が冗長２進表現に変換され、その信号が演算
処理手段により処理される。
は、表現変換手段により２の補数表現により表わされた
データ信号が冗長２進表現に変換され、その信号が演算
処理手段により処理される。
［発明の実施例］ 第１図は、発明の一実施例を示す信号処理装置のブロッ
ク図である。第１図を参照して、この信号処理装置は、
入力アナログ信号Vinを２の補数表現により表わされた
ディジタル信号X1ないしX4に変換するためのA/D変換器2
1と、データ信号X1ないしX4を冗長２進表現により表わ
されたデータ信号Y1aないしY4bに変換するためのデータ
変換部22と、データ信号Y1aないしY4bの演算処理を行な
うための演算処理部23と、演算処理部23から出力される
冗長２進表現により表わされたデータ信号Z1aないしZ4b
をアナログ信号Ioutに変換するD/A変換器24とを含む。
ク図である。第１図を参照して、この信号処理装置は、
入力アナログ信号Vinを２の補数表現により表わされた
ディジタル信号X1ないしX4に変換するためのA/D変換器2
1と、データ信号X1ないしX4を冗長２進表現により表わ
されたデータ信号Y1aないしY4bに変換するためのデータ
変換部22と、データ信号Y1aないしY4bの演算処理を行な
うための演算処理部23と、演算処理部23から出力される
冗長２進表現により表わされたデータ信号Z1aないしZ4b
をアナログ信号Ioutに変換するD/A変換器24とを含む。
D/A変換器24は、この例では４ビットの冗長２進表現に
より表わされた信号を演算処理部23から受ける。１ビッ
トの信号は、たとえば信号対Z1aおよびZ1bにより構成さ
れる。D/A変換器24中には、各ビットに対応して電流供
給源１ないし４が設けられる。電流供給源１ないし４の
出力は共通出力線Loに一体接続される。共通出力線Loを
介してアナログ変換された電流信号Ioutが得られる。
より表わされた信号を演算処理部23から受ける。１ビッ
トの信号は、たとえば信号対Z1aおよびZ1bにより構成さ
れる。D/A変換器24中には、各ビットに対応して電流供
給源１ないし４が設けられる。電流供給源１ないし４の
出力は共通出力線Loに一体接続される。共通出力線Loを
介してアナログ変換された電流信号Ioutが得られる。
１つの電流供給源、たとえば、電流供給源１は、信号Z1
aに応答して共通出力線Loに電流を与える電流供与回路8
1と、信号Z1bに応答して共通出力線Loに流れる電流を減
じる電流減少回路91とを含む。他ので流供給源２ないし
４も、同様の回路構成を持つ。
aに応答して共通出力線Loに電流を与える電流供与回路8
1と、信号Z1bに応答して共通出力線Loに流れる電流を減
じる電流減少回路91とを含む。他ので流供給源２ないし
４も、同様の回路構成を持つ。
各電流供給回路および電流減少回路の電流出力容量は、
２のべき乗の関数により増加する値に設定されている。
すなわち、電流供給回路81および電流減少回路91の電流
出力容量をＩとすると、各電流供給源２ないし４におけ
る電流出力容量は、2I、4I、8Iに設定される。
２のべき乗の関数により増加する値に設定されている。
すなわち、電流供給回路81および電流減少回路91の電流
出力容量をＩとすると、各電流供給源２ないし４におけ
る電流出力容量は、2I、4I、8Iに設定される。
データ変換部22は、データ信号X1ないしX4を冗長２進表
現により表わされた信号に変換するため、最上位ビッ
ト、すなわち、サインビットX4の符号を反転する回路を
有する。より具体的には、データ変換部22は、A/D変換
器21から出力されたデータ信号X1ないしX3を出力ビット
を構成する一方信号Y1aないしY3aとして出力し、出力ビ
ットの他方信号Y1bないしY3bとして接地電位の信号を出
力する。これに対して、最上位ビット（X4）について
は、このデータ変換部22は一方信号Y4aとして接地電位
の信号を出力し、また、他方信号Y4bとしてデータ信号X
4をそのまま出力する。このように、データ変換部22中
に簡単な接続変更回路を設けることにより、容易に２の
補数表現から冗長２進表現へのデータの変換を行なうこ
とができる。
現により表わされた信号に変換するため、最上位ビッ
ト、すなわち、サインビットX4の符号を反転する回路を
有する。より具体的には、データ変換部22は、A/D変換
器21から出力されたデータ信号X1ないしX3を出力ビット
を構成する一方信号Y1aないしY3aとして出力し、出力ビ
ットの他方信号Y1bないしY3bとして接地電位の信号を出
力する。これに対して、最上位ビット（X4）について
は、このデータ変換部22は一方信号Y4aとして接地電位
の信号を出力し、また、他方信号Y4bとしてデータ信号X
4をそのまま出力する。このように、データ変換部22中
に簡単な接続変更回路を設けることにより、容易に２の
補数表現から冗長２進表現へのデータの変換を行なうこ
とができる。
演算処理部23では、冗長２進表現により表わされたデー
タについての演算が行なわれるので、加減算時にキャリ
イの伝搬がなく、したがって、高速の加減算が行なわれ
る。その結果、高速の演算処理がの演算処理部23におい
て行なわれる。
タについての演算が行なわれるので、加減算時にキャリ
イの伝搬がなく、したがって、高速の加減算が行なわれ
る。その結果、高速の演算処理がの演算処理部23におい
て行なわれる。
第2A図は、第１図に示されたD/A変換器24に与えられる
信号と冗長２進表現における論理との対応を示す論理表
である。この論理表はD/A変換器24に演算処理部23から
与えられるデータの各ビットについて適用される。デー
タの各ビットが２つの２値信号ZaおよびZbにより表現さ
れるので、D/A変換器24における冗長２進表現により表
わされたデータの取扱いが容易となる。
信号と冗長２進表現における論理との対応を示す論理表
である。この論理表はD/A変換器24に演算処理部23から
与えられるデータの各ビットについて適用される。デー
タの各ビットが２つの２値信号ZaおよびZbにより表現さ
れるので、D/A変換器24における冗長２進表現により表
わされたデータの取扱いが容易となる。
第2B図ないし第2D図は、各々が信号ZaおよびZbと冗長２
進表現における論理の他の対応を示す論理表である。こ
のように、冗長２進表現における論理と信号ZaおよびZb
のいくつかの対応を適用することができる。
進表現における論理の他の対応を示す論理表である。こ
のように、冗長２進表現における論理と信号ZaおよびZb
のいくつかの対応を適用することができる。
第3A図ないし第3D図は、各々、第2A図ないし第2D図に示
された論理表に基づく論理と信号ZaおよびZbとの対応を
適用する場合に必要となる電流供給源１ないし４の前段
に接続される回路を示す回路図である。たとえば、第2A
図に示される論理が適用される場合、第3A図に示される
ように電流供給源１の前段に何ら回路を設ける必要がな
い。これに対し、第2B図に示される論理が適用される場
合、第3B図に示されるようにANDゲート61および62と、
インバータ63および64とによて構成された前段回路が設
けられる。同様にして、第3C図および第3D図に示された
回路は、それぞれ第2C図および第2D図に示された論理が
適用されるときに設けられる。
された論理表に基づく論理と信号ZaおよびZbとの対応を
適用する場合に必要となる電流供給源１ないし４の前段
に接続される回路を示す回路図である。たとえば、第2A
図に示される論理が適用される場合、第3A図に示される
ように電流供給源１の前段に何ら回路を設ける必要がな
い。これに対し、第2B図に示される論理が適用される場
合、第3B図に示されるようにANDゲート61および62と、
インバータ63および64とによて構成された前段回路が設
けられる。同様にして、第3C図および第3D図に示された
回路は、それぞれ第2C図および第2D図に示された論理が
適用されるときに設けられる。
次に、第１図に示されたD/A変換器24において、第2A図
に示された論理が適用された場合の動作について説明す
る。
に示された論理が適用された場合の動作について説明す
る。
演算処理部23における演算結果が５であるとき、冗長２
進表現において、既に式（4a）ないし（4d）を用いて説
明したような表現が可能となる。
進表現において、既に式（4a）ないし（4d）を用いて説
明したような表現が可能となる。
第４図は、演算処理部23から一例として或る数５が出力
される場合の各信号の論理の例を示す論理表である。第
４図に示された例（１）ないし（４）は、各々既に説明
された式（4a）ないし（4d）に対応する。
される場合の各信号の論理の例を示す論理表である。第
４図に示された例（１）ないし（４）は、各々既に説明
された式（4a）ないし（4d）に対応する。
例（１）の場合、電流供与回路81および83が“1"の信号
Z1aおよびZ3aに応答してオンし、電流Ｉおよび4Iが共通
出力線Loに与えられる。
Z1aおよびZ3aに応答してオンし、電流Ｉおよび4Iが共通
出力線Loに与えられる。
例（２）の場合、電流供与回路82および83と電流減少回
路91とがオンする。したがって、共通出力線Loに電流2I
および4Iが与えられ、同時に、電流Ｉがそこから減じら
れる。
路91とがオンする。したがって、共通出力線Loに電流2I
および4Iが与えられ、同時に、電流Ｉがそこから減じら
れる。
同様にして、例（３）および（４）の場合についても、
電流供給源１ないし４が信号Z1aないしZ4bに応答して共
通出力線Loに電流を供給する。その結果、いずれの例に
おいても、合成5Iの電流値を持つ変換されたアナログ出
力信号Ioutが得られる。
電流供給源１ないし４が信号Z1aないしZ4bに応答して共
通出力線Loに電流を供給する。その結果、いずれの例に
おいても、合成5Iの電流値を持つ変換されたアナログ出
力信号Ioutが得られる。
第５図は、第１図に示された電流供給源の例を示す回路
図である。この図では、電流供給源１の回路が示されて
いるが、他の電流供給源２ないし４も同様の回路構成を
持つ。第５図を参照して、この電流供給源１は、電流供
与回路81と、電流減少回路91と、回路81および91にバイ
アス電圧を与えるためのバイアス回路５とを含む。
図である。この図では、電流供給源１の回路が示されて
いるが、他の電流供給源２ないし４も同様の回路構成を
持つ。第５図を参照して、この電流供給源１は、電流供
与回路81と、電流減少回路91と、回路81および91にバイ
アス電圧を与えるためのバイアス回路５とを含む。
バイアス回路５は、電源電位Vccと接地電位との間に直
列に接続された、PMOSトランジスタ52およびNMOSトラン
ジスタ53と、PMOSトランジスタ54およびNMOSトランジス
タ55とを含む。トランジスタ52のゲートはバイアス電圧
VBを受けるように接続される。トランジスタ54は、その
ゲートがトランジスタ54および55の接続ノードに結合さ
れる。その接続ノードから電流供与回路81のためのバイ
アス電圧Vb1が出力される。一方、トランジスタ53は、
そのゲートがトランジスタ52および53の接続ノードに結
合される。その接続ノードから電流減少回路91のための
バイアス電圧Vb2が出力される。
列に接続された、PMOSトランジスタ52およびNMOSトラン
ジスタ53と、PMOSトランジスタ54およびNMOSトランジス
タ55とを含む。トランジスタ52のゲートはバイアス電圧
VBを受けるように接続される。トランジスタ54は、その
ゲートがトランジスタ54および55の接続ノードに結合さ
れる。その接続ノードから電流供与回路81のためのバイ
アス電圧Vb1が出力される。一方、トランジスタ53は、
そのゲートがトランジスタ52および53の接続ノードに結
合される。その接続ノードから電流減少回路91のための
バイアス電圧Vb2が出力される。
電流供与回路81は、電源電位Vccと共通出力線Loとの間
に接続されたPMOSトランジスタ10と、電源電位Vccとト
ランジスタ10のゲートとの間に接続されたNMOSトランジ
スタ14と、NMOSトランジスタ13と、インバータ15とを含
む。トランジスタ10は、そのゲートがトランジスタ13を
介してバイアス回路からバイアス電圧Vb1を受けるよう
に接続される。トランジスタ14は、そのゲートがインバ
ータ15を介して信号Z1aを受けるように接続される。ト
ランジスタ13は、そのゲートが信号Z1aを受けるように
接続される。
に接続されたPMOSトランジスタ10と、電源電位Vccとト
ランジスタ10のゲートとの間に接続されたNMOSトランジ
スタ14と、NMOSトランジスタ13と、インバータ15とを含
む。トランジスタ10は、そのゲートがトランジスタ13を
介してバイアス回路からバイアス電圧Vb1を受けるよう
に接続される。トランジスタ14は、そのゲートがインバ
ータ15を介して信号Z1aを受けるように接続される。ト
ランジスタ13は、そのゲートが信号Z1aを受けるように
接続される。
電流減少回路91は、共通出力線Loと接地電位との間に接
続されたNMOSトランジスタ20と、トランジスタ20のゲー
トと接地電位との間に接続されたNMOSトランジスタ17
と、NMOSトランジスタ16と、インバータ18とを含む。ト
ランジスタ20は、そのゲートがトランジスタ16を介して
バイアス電圧Vb2を受けるように接続される。トランジ
スタ17は、そのゲートがインバータ18を介して信号Z1b
を受けるように接続される。トランジスタ16は、そのゲ
ートが信号Z1bを受けるように接続される。
続されたNMOSトランジスタ20と、トランジスタ20のゲー
トと接地電位との間に接続されたNMOSトランジスタ17
と、NMOSトランジスタ16と、インバータ18とを含む。ト
ランジスタ20は、そのゲートがトランジスタ16を介して
バイアス電圧Vb2を受けるように接続される。トランジ
スタ17は、そのゲートがインバータ18を介して信号Z1b
を受けるように接続される。トランジスタ16は、そのゲ
ートが信号Z1bを受けるように接続される。
第５図に示された電流供給源の例では、電流供与回路81
および電流減少回路91による出力電流容量は、バイアス
回路５から与えられるバイアス電圧Vb1およびVb2により
設定される。すなわち、トランジスタ10を介して流れる
電流値が電圧Vb1によって決まる。同様に、トランジス
タ20を介して流れる電流値も電圧Vb2によって決められ
る。なお、別の方法として、トランジスタ10およびトラ
ンジスタ20のトランジスタサイズを制御することによっ
て出力電流容量を選択的に設定することも可能である。
および電流減少回路91による出力電流容量は、バイアス
回路５から与えられるバイアス電圧Vb1およびVb2により
設定される。すなわち、トランジスタ10を介して流れる
電流値が電圧Vb1によって決まる。同様に、トランジス
タ20を介して流れる電流値も電圧Vb2によって決められ
る。なお、別の方法として、トランジスタ10およびトラ
ンジスタ20のトランジスタサイズを制御することによっ
て出力電流容量を選択的に設定することも可能である。
したがって、各ビットにバイアス回路５の出力電圧Vb1
およびVb2を２のべき乗の関数に応答して設定すること
により、第１図に示される電流供給源１ないし４が実現
される。なお、第５図に示された回路において、トラン
ジスタ54と10、トランジスタ55と20のサイズの比を同じ
値に設定すれば、トランジスタ10がオンのときトランジ
スタ10を介して流れる電流の値と、トランジスタ20がオ
ンのときトラジスタ20を介して流れる電流の値とを等し
くすることができる。
およびVb2を２のべき乗の関数に応答して設定すること
により、第１図に示される電流供給源１ないし４が実現
される。なお、第５図に示された回路において、トラン
ジスタ54と10、トランジスタ55と20のサイズの比を同じ
値に設定すれば、トランジスタ10がオンのときトランジ
スタ10を介して流れる電流の値と、トランジスタ20がオ
ンのときトラジスタ20を介して流れる電流の値とを等し
くすることができる。
第6A図は、第１図に示された電流供与回路および電流減
少回路の他の例を示す回路図である。また、第6B図は、
第6A図に示された回路をより具体的に示した回路の回路
図である。第6A図に示されるような回路をD/A変換器中
の各ビットの電流供給源として適用することにより、容
易に冗長２進D/A変換器が得られる。
少回路の他の例を示す回路図である。また、第6B図は、
第6A図に示された回路をより具体的に示した回路の回路
図である。第6A図に示されるような回路をD/A変換器中
の各ビットの電流供給源として適用することにより、容
易に冗長２進D/A変換器が得られる。
以上の記載では、４ビットのディジタルデータを取扱う
信号処理装置について説明がなされたが、この発明の適
用は４ビットに限られるものではない。すなわち、たと
えば、８ビットのディジタルデータを取扱う信号処理装
置にこの発明を適用することができる。その適用例は、
第７図に示されている。
信号処理装置について説明がなされたが、この発明の適
用は４ビットに限られるものではない。すなわち、たと
えば、８ビットのディジタルデータを取扱う信号処理装
置にこの発明を適用することができる。その適用例は、
第７図に示されている。
［発明の効果］ 以上のように、請求項（１）の発明によれば、各電流供
給手段が冗長２進表現によって表わされたディジタル入
力信号の各ビットの信号に応答して共通出力ノードに電
流を供給するので、２の補数表現に変換することなくア
ナログ信号に変換可能な冗長２進D/A変換器が得られ
た。
給手段が冗長２進表現によって表わされたディジタル入
力信号の各ビットの信号に応答して共通出力ノードに電
流を供給するので、２の補数表現に変換することなくア
ナログ信号に変換可能な冗長２進D/A変換器が得られ
た。
請求項（２）の発明によれば、冗長２進表現により表わ
されたディジタル信号を処理する演算処理手段を含むの
で、信号処理結果を示すアナログ信号を高速に出力する
ことが可能な冗長２進信号処理装置が得られた。
されたディジタル信号を処理する演算処理手段を含むの
で、信号処理結果を示すアナログ信号を高速に出力する
ことが可能な冗長２進信号処理装置が得られた。
請求項（３）の発明によれば、２の補数表現により表わ
されたデータ信号を冗長２進表現に変換するための表現
変換手段を含むので、与えられた２つの補数表現のデー
タ信号を高速に処理し、アナログ信号として出力するこ
とのできる冗長２進信号処理装置が得られた。
されたデータ信号を冗長２進表現に変換するための表現
変換手段を含むので、与えられた２つの補数表現のデー
タ信号を高速に処理し、アナログ信号として出力するこ
とのできる冗長２進信号処理装置が得られた。
第１図は、発明の一実施例を示す４ビットの信号処理装
置のブロック図である。第2A図ないし第2D図は、各々が
第１図に示されたD/A変換器において使用される冗長２
進表現における論理と各信号との対応を示す論理パター
ンを示す図である。第3A図ないし第3D図は、各々第2A図
ないし第2D図に示された論理を第１図に示された電流供
給源に適用する際に必要な回路を示す回路図である。第
４図は、第１図に示されたD/A変換器の動作の例を説明
するための論理パターンを示す図である。第５図は、第
１図に示された電流供給源の例を示す回路図である。第
6A図は、第１図に示された電流供与回路および電流減少
回路の他の例を示す回路図である。第6B図は、第6A図に
示された回路のより具体的な例を示す回路図である。第
７図は、発明の他の実施例を示す８ビットの信号処理装
置のブロック図である。第８図は、従来のデイジタルフ
ィルタの構成を示すブロツク図である。第9A図および第
9B図は、各々従来のD/A変換器を示す回路図である。 図において、21はA/D変換器、22はデータ変換部、23は
演算処理部、24はD/A変換器である。
置のブロック図である。第2A図ないし第2D図は、各々が
第１図に示されたD/A変換器において使用される冗長２
進表現における論理と各信号との対応を示す論理パター
ンを示す図である。第3A図ないし第3D図は、各々第2A図
ないし第2D図に示された論理を第１図に示された電流供
給源に適用する際に必要な回路を示す回路図である。第
４図は、第１図に示されたD/A変換器の動作の例を説明
するための論理パターンを示す図である。第５図は、第
１図に示された電流供給源の例を示す回路図である。第
6A図は、第１図に示された電流供与回路および電流減少
回路の他の例を示す回路図である。第6B図は、第6A図に
示された回路のより具体的な例を示す回路図である。第
７図は、発明の他の実施例を示す８ビットの信号処理装
置のブロック図である。第８図は、従来のデイジタルフ
ィルタの構成を示すブロツク図である。第9A図および第
9B図は、各々従来のD/A変換器を示す回路図である。 図において、21はA/D変換器、22はデータ変換部、23は
演算処理部、24はD/A変換器である。
Claims (3)
- 【請求項１】冗長２進表現として表現された複数ビット
を含むディジタル入力信号をアナログ信号に変換する冗
長２進D/A変換器であって、 前記ディジタル入力信号は、各ビットの論理が第１およ
び第２の２値信号を用いた冗長２進表現により表わさ
れ、 前記ディジタル入力信号の複数ビットの各々に対応して
設けられ、各々の複数ビットの信号に応答して電流を供
給する複数の電流供給手段を含み、 各々の前記複数の電流供給手段の出力が前記D/A変換器
の出力ノードで一体接続され、 各々の前記電流供給手段は、 前記出力ノードに接続され、第１の２値信号に応答して
所定値の電流を前記出力ノードに与える電流増大手段
と、 前記出力ノードに接続され、第２の２値信号に応答して
前記所定値の電流を前記出力ノードから減じる電流減少
手段と、 前記電流増大手段および電流減少手段に接続され、前記
電流増大手段および電流減少手段の出力電流の所定値を
設定する電流設定手段とを含み、 各々の前記電流供給手段中の前記電流設定手段により設
定される前記所定値は、前記電流供給手段ごとに２のべ
き乗の関数に応答して増加する値に設定される、冗長２
進D/A変換器。 - 【請求項２】冗長２進演算処理により、冗長２進表現に
より表現された複数ビットを含むディジタル信号を出力
する演算処理手段と、 前記演算処理手段の出力に接続された請求項（１）記載
のD/A変換器とを含む、冗長２進信号処理装置。 - 【請求項３】さらに、 ２の補数により表現された複数ビットを含むデータ信号
を与えるデータ供与手段と、 前記データ供与手段の出力に接続され、前記２の補数に
より表現されたデータ信号を冗長２進表現により表現さ
れた信号に変換する表現変換手段とを含み、 前記演算処理手段は、前記表現変換手段の出力に接続さ
れ、変換された冗長２進表現の信号に応答して演算処理
を行なう、請求項（２）記載の冗長２進信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306532A JPH0716163B2 (ja) | 1988-12-02 | 1988-12-02 | 冗長２進ｄ／ａ変換器およびそれを用いた冗長２進信号処理装置 |
| US07/435,859 US4990915A (en) | 1988-12-02 | 1989-11-14 | Signal processing device such as a digital filter utilizing redundant binary expression and operating method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306532A JPH0716163B2 (ja) | 1988-12-02 | 1988-12-02 | 冗長２進ｄ／ａ変換器およびそれを用いた冗長２進信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02152326A JPH02152326A (ja) | 1990-06-12 |
| JPH0716163B2 true JPH0716163B2 (ja) | 1995-02-22 |
Family
ID=17958163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306532A Expired - Lifetime JPH0716163B2 (ja) | 1988-12-02 | 1988-12-02 | 冗長２進ｄ／ａ変換器およびそれを用いた冗長２進信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4990915A (ja) |
| JP (1) | JPH0716163B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0388508A (ja) * | 1989-08-31 | 1991-04-12 | Yamaha Corp | ディジタルミキサ |
| JP3011300B2 (ja) * | 1991-02-19 | 2000-02-21 | 三菱電機株式会社 | 半導体記憶装置 |
| US5214608A (en) * | 1991-05-01 | 1993-05-25 | Windbond Electronics, N.A. Corporation | Dual sense amplifier structure for video ramdacs |
| KR930009432B1 (ko) * | 1991-12-31 | 1993-10-04 | 현대전자산업 주식회사 | 디지탈/아나로그 변환기용 전류소자 |
| JPH05298728A (ja) * | 1992-04-16 | 1993-11-12 | Sony Corp | 光ディスクドライブのａｇｃ回路 |
| JP3557529B2 (ja) * | 2002-11-11 | 2004-08-25 | 沖電気工業株式会社 | Ｄ／ａコンバータ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3832707A (en) * | 1972-08-30 | 1974-08-27 | Westinghouse Electric Corp | Low cost digital to synchro converter |
| US4045793A (en) * | 1975-09-29 | 1977-08-30 | Motorola, Inc. | Digital to analog converter |
| US4568912A (en) * | 1982-03-18 | 1986-02-04 | Victor Company Of Japan, Limited | Method and system for translating digital signal sampled at variable frequency |
| JPS59186417A (ja) * | 1983-04-08 | 1984-10-23 | Hitachi Ltd | Ｄ／ａ変換器 |
| JPS60193082A (ja) * | 1984-03-14 | 1985-10-01 | Toshiba Corp | アナログ信号処理装置 |
| JPS61292422A (ja) * | 1985-06-20 | 1986-12-23 | Matsushita Electric Ind Co Ltd | デイジタル・アナログ変換器 |
| US4638241A (en) * | 1985-09-13 | 1987-01-20 | Brooktree Corporation | Regulated current supply |
-
1988
- 1988-12-02 JP JP63306532A patent/JPH0716163B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-14 US US07/435,859 patent/US4990915A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4990915A (en) | 1991-02-05 |
| JPH02152326A (ja) | 1990-06-12 |
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