JPH07161938A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07161938A JPH07161938A JP31149793A JP31149793A JPH07161938A JP H07161938 A JPH07161938 A JP H07161938A JP 31149793 A JP31149793 A JP 31149793A JP 31149793 A JP31149793 A JP 31149793A JP H07161938 A JPH07161938 A JP H07161938A
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- JP
- Japan
- Prior art keywords
- logic
- basic
- section
- signal propagation
- chip
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】半導体チップ上に複数の基本セルを形成する拡
散層と前記基本セル間を接続する配線層とを備えた半導
体集積回路において、高速信号伝搬論理部（例えば論理
機能部）を所望領域中央部に集中配置し、低速信号伝搬
論理部（例えばスキャン論理部）を前記所望領域周辺部
に配置することで、高速信号伝搬論理部内基本セル間の
配線長を短くし、信号伝搬遅延時間の短縮を図る。 【構成】図４において３は、ブロック論理部３３内の基
本セル列を示しており、ブロック論理部内の基本セル列
３の周辺部にスキャン論理部の基本セル配置領域３５を
形成する。論理機能部の基本セル配置領域３４にスキャ
ン論理部の基本セル配置領域３５が入り込まないことで
論理機能部内の基本セル間配線の自由度をあげることが
できる。図５において１は半導体集積回路を形成するチ
ップを示しており、このチップ１の周辺部に入出力バッ
ファ２を形成する。チップ１の中央部は複数のブロック
論理部３３で形成している。
散層と前記基本セル間を接続する配線層とを備えた半導
体集積回路において、高速信号伝搬論理部（例えば論理
機能部）を所望領域中央部に集中配置し、低速信号伝搬
論理部（例えばスキャン論理部）を前記所望領域周辺部
に配置することで、高速信号伝搬論理部内基本セル間の
配線長を短くし、信号伝搬遅延時間の短縮を図る。 【構成】図４において３は、ブロック論理部３３内の基
本セル列を示しており、ブロック論理部内の基本セル列
３の周辺部にスキャン論理部の基本セル配置領域３５を
形成する。論理機能部の基本セル配置領域３４にスキャ
ン論理部の基本セル配置領域３５が入り込まないことで
論理機能部内の基本セル間配線の自由度をあげることが
できる。図５において１は半導体集積回路を形成するチ
ップを示しており、このチップ１の周辺部に入出力バッ
ファ２を形成する。チップ１の中央部は複数のブロック
論理部３３で形成している。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に高速信号伝搬論理部と低速信号伝搬論理部を構成す
る基本セルの配置に関するものである。
特に高速信号伝搬論理部と低速信号伝搬論理部を構成す
る基本セルの配置に関するものである。
【０００２】
【従来の技術】一般に、半導体集積回路は、高速信号伝
搬論理部と低速信号伝搬論理部が混在している。ここ
で、以下、高速信号伝搬論理部を論理機能部とし、低速
信号伝搬論理部を前記論理機能部の診断用スキャン論理
部として説明する。半導体集積回路は、半導体基板上に
論理機能部と前記論理機能部の診断用スキャン論理部を
構成する基本セルを配置し、基本セル間の配線により機
能を実現できる論理回路を構成するものである。図１に
従来の半導体集積回路の構成を示す。図１において１は
半導体集積回路を構成しているチップであり、チップ１
の周辺部には入出力バッファ２を設けている。チップ１
の中央部には基本セル列３を配線領域４で囲んで任意の
間隔で配列している。論理機能は基本セル列３を構成す
る基本セルの相互間および入出力バッファ２と基本セル
間の配線で実現する。論理機能の故障検出のため診断回
路が必要である。この診断を行うのが図２に示す論理回
路を使用したスキャンパス論理である。図２の５、６は
論理機能部中のフリップフロップであり、データ端子に
セレクタ７、８を介してシフトレジスタ状に接続してい
る。フリップフロップ５、６のクロック端子はセレクタ
９、１０の出力に接続しており、セットピンとリセット
ピンはそれぞれアンドゲート１１、１２および１３、１
４の出力に接続している。デコーダ１６は診断アドレス
信号２３を入力し、デコーダ１６の出力信号と診断クロ
ック信号２２をアンドゲート１５を介してセレクタ９と
１０に供給している。これにより、上記セレクタ９と１
０はモード設定信号２５に応答して論理機能部内クロッ
ク信号２４または診断クロック信号２２をフリップフロ
ップ５、６に転送している。アンドゲート１３、１４は
モード設定信号２５に応答してリセット信号２６、２７
を有効または無効にしている。セレクタ７はモード設定
信号２５に応答して論理機能内部信号１９または診断入
力データ信号２１をフリップフロップ５に転送してい
る。セレクタ８はモード設定２５に応答してフリップフ
ロップ５出力信号または論理機能部内部信号２０をフリ
ップフロップ６に転送している。アンドゲート１１、１
２はモード設定信号２５に応答してセット信号１７、１
８を有効または無効にしている。通常図２に示すスキャ
ン論理部３５の基本セルは、論理機能部３４の基本セル
と区別することなく図１の基本セル列３に配置してい
た。なお、この種の配置方法に関連するものとして特開
昭６３ー３００５２８号公報等が挙げられる。
搬論理部と低速信号伝搬論理部が混在している。ここ
で、以下、高速信号伝搬論理部を論理機能部とし、低速
信号伝搬論理部を前記論理機能部の診断用スキャン論理
部として説明する。半導体集積回路は、半導体基板上に
論理機能部と前記論理機能部の診断用スキャン論理部を
構成する基本セルを配置し、基本セル間の配線により機
能を実現できる論理回路を構成するものである。図１に
従来の半導体集積回路の構成を示す。図１において１は
半導体集積回路を構成しているチップであり、チップ１
の周辺部には入出力バッファ２を設けている。チップ１
の中央部には基本セル列３を配線領域４で囲んで任意の
間隔で配列している。論理機能は基本セル列３を構成す
る基本セルの相互間および入出力バッファ２と基本セル
間の配線で実現する。論理機能の故障検出のため診断回
路が必要である。この診断を行うのが図２に示す論理回
路を使用したスキャンパス論理である。図２の５、６は
論理機能部中のフリップフロップであり、データ端子に
セレクタ７、８を介してシフトレジスタ状に接続してい
る。フリップフロップ５、６のクロック端子はセレクタ
９、１０の出力に接続しており、セットピンとリセット
ピンはそれぞれアンドゲート１１、１２および１３、１
４の出力に接続している。デコーダ１６は診断アドレス
信号２３を入力し、デコーダ１６の出力信号と診断クロ
ック信号２２をアンドゲート１５を介してセレクタ９と
１０に供給している。これにより、上記セレクタ９と１
０はモード設定信号２５に応答して論理機能部内クロッ
ク信号２４または診断クロック信号２２をフリップフロ
ップ５、６に転送している。アンドゲート１３、１４は
モード設定信号２５に応答してリセット信号２６、２７
を有効または無効にしている。セレクタ７はモード設定
信号２５に応答して論理機能内部信号１９または診断入
力データ信号２１をフリップフロップ５に転送してい
る。セレクタ８はモード設定２５に応答してフリップフ
ロップ５出力信号または論理機能部内部信号２０をフリ
ップフロップ６に転送している。アンドゲート１１、１
２はモード設定信号２５に応答してセット信号１７、１
８を有効または無効にしている。通常図２に示すスキャ
ン論理部３５の基本セルは、論理機能部３４の基本セル
と区別することなく図１の基本セル列３に配置してい
た。なお、この種の配置方法に関連するものとして特開
昭６３ー３００５２８号公報等が挙げられる。
【０００３】
【発明が解決しようとする課題】スキャン論理部は半導
体集積回路の論理機能動作とは直接関係なく、ひいては
半導体集積回路の高速性にも関係ない。しかし、上記の
配置方法では図３に示すようにスキャン論理部の基本セ
ル１５、１６の領域およびスキャン論理部用配線２８乃
至３２が論理機能部の基本セル５、７間の信号伝搬遅延
時間短縮を目的とする最短配線の障害となっていた。
体集積回路の論理機能動作とは直接関係なく、ひいては
半導体集積回路の高速性にも関係ない。しかし、上記の
配置方法では図３に示すようにスキャン論理部の基本セ
ル１５、１６の領域およびスキャン論理部用配線２８乃
至３２が論理機能部の基本セル５、７間の信号伝搬遅延
時間短縮を目的とする最短配線の障害となっていた。
【０００４】
【課題を解決するための手段】本発明は半導体チップ上
に複数の基本セル形成部と、配線領域を備え、配線工程
で論理機能を実現する半導体集積回路において、論理機
能部と図２に示す前記論理機能部の診断用スキャン論理
部を構成する基本セルを擁する複数のブロック論理部を
チップ上に配置する時、各論理機能部基本セルをブロッ
ク論理部中央部に配置しその周辺部にスキャン論理部基
本セルを配置することを特徴としている。また、ブロッ
ク論理部間の配線長がスキャン論理部により長くなり信
号伝搬遅延時間が遅くなる恐れがあるが、これは駆動能
力の高いブロック論理部間ドライバーセルを使用するこ
とで回避できる。
に複数の基本セル形成部と、配線領域を備え、配線工程
で論理機能を実現する半導体集積回路において、論理機
能部と図２に示す前記論理機能部の診断用スキャン論理
部を構成する基本セルを擁する複数のブロック論理部を
チップ上に配置する時、各論理機能部基本セルをブロッ
ク論理部中央部に配置しその周辺部にスキャン論理部基
本セルを配置することを特徴としている。また、ブロッ
ク論理部間の配線長がスキャン論理部により長くなり信
号伝搬遅延時間が遅くなる恐れがあるが、これは駆動能
力の高いブロック論理部間ドライバーセルを使用するこ
とで回避できる。
【０００５】
【作用】ブロック論理部内をチップ上へ配置する時、論
理機能部の基本セル間に混在するスキャン論理部の基本
セル領域および配線チャネルを周辺部へ配置することで
論理機能部の基本セル間の配線長の短縮を行ないブロッ
ク論理部内信号伝搬遅延時間の短縮をする。
理機能部の基本セル間に混在するスキャン論理部の基本
セル領域および配線チャネルを周辺部へ配置することで
論理機能部の基本セル間の配線長の短縮を行ないブロッ
ク論理部内信号伝搬遅延時間の短縮をする。
【０００６】
【実施例】図４、図５は本発明の実施例であり、図４に
おいて３は、ブロック論理部３３内の基本セル列を示し
ており、ブロック論理部内の基本セル列３の周辺部にス
キャン論理部の基本セル配置領域３５を形成する。論理
機能部の基本セル配置領域３４にスキャン論理部の基本
セル配置領域３５が入り込まないことで論理機能部の基
本セル間配線の自由度をあげることができる。図５は、
図４に示した複数のブロック論理部をチップ上へ配置し
た実施例である。図５において１は半導体集積回路を形
成するチップを示しており、このチップ１の周辺部に入
出力バッファ２を形成する。チップ１の中央部は複数の
ブロック論理部３３で形成している。ここで、複数のブ
ロック論理部の個々の周辺部に配置したスキャン論理部
が隣接し広い領域３６が発生しブロック論理部間配線の
障害となりブロック論理部間の信号伝搬遅延時間が遅く
なる恐れがあるが、これは、３７で示す駆動能力の高い
ブロック論理部間ドライバーセルを使用する。
おいて３は、ブロック論理部３３内の基本セル列を示し
ており、ブロック論理部内の基本セル列３の周辺部にス
キャン論理部の基本セル配置領域３５を形成する。論理
機能部の基本セル配置領域３４にスキャン論理部の基本
セル配置領域３５が入り込まないことで論理機能部の基
本セル間配線の自由度をあげることができる。図５は、
図４に示した複数のブロック論理部をチップ上へ配置し
た実施例である。図５において１は半導体集積回路を形
成するチップを示しており、このチップ１の周辺部に入
出力バッファ２を形成する。チップ１の中央部は複数の
ブロック論理部３３で形成している。ここで、複数のブ
ロック論理部の個々の周辺部に配置したスキャン論理部
が隣接し広い領域３６が発生しブロック論理部間配線の
障害となりブロック論理部間の信号伝搬遅延時間が遅く
なる恐れがあるが、これは、３７で示す駆動能力の高い
ブロック論理部間ドライバーセルを使用する。
【０００７】このように上記した本実施例によれば以下
の効果を得ることができる。
の効果を得ることができる。
【０００８】（１）ブロック論理部内において論理機能
部の基本セル配置領域にスキャン論理部の基本セルが入
り込まないことで論理機能部の基本セル間の配線を短く
し、論理機能部の基本セル間の信号伝搬遅延時間の短縮
ができる。
部の基本セル配置領域にスキャン論理部の基本セルが入
り込まないことで論理機能部の基本セル間の配線を短く
し、論理機能部の基本セル間の信号伝搬遅延時間の短縮
ができる。
【０００９】（２）ブロック論理部内において論理機能
部の基本セル間配線チャネル領域にスキャン論理部の基
本セル間配線チャネルの使用率を少なくすることで論理
機能部の基本セル間の配線を短くし、論理機能部の基本
セル間の信号伝搬遅延時間の短縮ができる。
部の基本セル間配線チャネル領域にスキャン論理部の基
本セル間配線チャネルの使用率を少なくすることで論理
機能部の基本セル間の配線を短くし、論理機能部の基本
セル間の信号伝搬遅延時間の短縮ができる。
【００１０】以上、本発明の実施例に基づき、具体的に
説明したが本発明は前記一実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で変更可能であること
はいうまでもない。例えば、複数のブロック論理部に限
るものではなくチップ基本セル列中央部に論理機能部の
基本セルを配置し、その周辺部基本セル列にスキャン論
理部の基本セルを配置することでもよい。また、前記ス
キャン論理部領域に実現する回路は前記一実施例に限定
されず、スキャン論理を実現できればいかなる構成でも
よい。
説明したが本発明は前記一実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で変更可能であること
はいうまでもない。例えば、複数のブロック論理部に限
るものではなくチップ基本セル列中央部に論理機能部の
基本セルを配置し、その周辺部基本セル列にスキャン論
理部の基本セルを配置することでもよい。また、前記ス
キャン論理部領域に実現する回路は前記一実施例に限定
されず、スキャン論理を実現できればいかなる構成でも
よい。
【００１１】
【発明の効果】本願により開示される発明のうち代表的
なものによって得られる効果は以下の通りである。
なものによって得られる効果は以下の通りである。
【００１２】論理機能部の基本セル間に混在するスキャ
ン論理部の基本セル領域および配線チャネルを周辺部へ
配置することで論理機能部の基本セル間の配線短縮を行
ないブロック論理部内信号伝搬遅延時間の短縮をする。
これにより半導体集積回路における高速性を高めること
ができる。
ン論理部の基本セル領域および配線チャネルを周辺部へ
配置することで論理機能部の基本セル間の配線短縮を行
ないブロック論理部内信号伝搬遅延時間の短縮をする。
これにより半導体集積回路における高速性を高めること
ができる。
【図１】従来の半導体集積回路の構成を示す平面図。
【図２】スキャン論理部を説明する回路図。
【図３】従来の基本セル配置図。
【図４】本発明の一実施例のブロック論理部配置図。
【図５】本発明の一実施例のチップ配置図。
１…チップ、 ２…入出力バッファ、 ３…基本セル列、 ４…配線領域、 ５、６…フリップフロップ、 ７乃至１０…セレクタ、 １１乃至１５…アンドゲート、 １６…デコーダ、 １７、１８…セット信号、 １９、２０…論理機能部内データ信号、 ２１…外部診断データ、 ２２…診断クロック信号、 ２３…診断アドレス信号、 ２４…通常クロック信号、 ２５…モード設定信号、 ２６、２７…リセット信号、 ３３…ブロック論理部、 ３４…論理機能部、 ３５…スキャン論理部、 ３７…ドライバーセル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82
Claims (1)
- 【請求項１】半導体チップ上に複数の基本セルを形成す
る拡散層と前記基本セル間を接続する配線層とを備えた
半導体集積回路において、高速信号伝搬論理部を所望領
域中央部に集中配置し、低速信号伝搬論理部を前記所望
領域の周辺部に配置することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31149793A JPH07161938A (ja) | 1993-12-13 | 1993-12-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31149793A JPH07161938A (ja) | 1993-12-13 | 1993-12-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161938A true JPH07161938A (ja) | 1995-06-23 |
Family
ID=18017947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31149793A Pending JPH07161938A (ja) | 1993-12-13 | 1993-12-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005091357A1 (ja) * | 2004-03-18 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | プログラマブル・ロジック・デバイスおよびその設計方法 |
-
1993
- 1993-12-13 JP JP31149793A patent/JPH07161938A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005091357A1 (ja) * | 2004-03-18 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | プログラマブル・ロジック・デバイスおよびその設計方法 |
| US7492184B2 (en) | 2004-03-18 | 2009-02-17 | Panasonic Corporation | Programmable logic device and method for designing the same |
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