JPH0716218B2 - 電子交換機二重化方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子交換機二重方式、特に加入者回路やトラン
ク回路等を制御する周辺プロセッサに対するメインプロ
セッサ及びメモリを、現用系と予備系の２組備えて、正
常状態で現用系と予備系が周期的に切り替え使用される
分散制御形の電子交換機二重方式に関する。

〔従来の技術〕

従来、この種の電子交換機二重方式は、第２図に示すよ
うに、メインプロセッサ，メモリおよびメモリ制御回路
が二重化され、制御インタフェース24を介して、複数の
周辺プロセッサ22,23を制御している。

第１のメインプロセッサ１は、第１のプロセッサバス11
を介して第１のメモリ制御回路８及び制御インタフェイ
ス24に接続され、またメインプロセッサ１の異常を監視
するアラームリード４を介してアラーム監視回路３に接
続される。

メモリ制御回路８は第２のメモリ制御回路９とメモリ制
御バス10を介して接続され、またメモリバス13を介して
第１のメモリ15と接続される。

一方、第２のメインプロセッサ２は、第２のプロセッサ
バス12を介してメモリ制御回路９と制御インタフェイス
24に接続され、またメインプロセッサ２の異常を監視す
るアラームリード５を介してアラーム監視回路３に接続
される。メモリ制御回路９はメモリバス14を介して第２
のメモリ16と接続される。

制御インタフェイス24は、制御バス19を介して、第１の
ライン・トランク回路20を制御する周辺プロセッサ22と
接続される一方、第ｎ番目のライン・トランク回路21を
制御する周辺プロセッサ23とも同様に接続する構成とな
っている。

現用メインプロセッサがメインプロセッサ１である場
合、メインプロセッサ１は、メモリ15を利用しながら、
制御インタフェイス24を介してライン・トランク回路2
0,21に含まれる周辺プロセッサ22,23と制御情報をやり
とりする。

メインプロセッサ１がメモリ15に書き込みをする際に、
メモリ制御バス10を介してメモリ制御回路９と制御信号
を授受し、さらにメモリ15に書き込むデータと同様な内
容をメモリ16にも書き込む。

一方、メインプロセッサ１がメモリ15からデータを読み
出す際に、メモリ制御バス10を介してメモリ制御回路９
と制御信号を授受し、メモリ16からもデータを読み出
し、メモリ制御回路８でメモリ15とメモリ16のデータを
比較し、不一致であればアラームを出す。

アラーム監視回路３はメインプロセッサ１とメインプロ
セッサ２のアラームを監視し、現用メインプロセッサに
異常があった場合には、現用と予備の切り替えを二重化
制御リード6,7で実行する。

従って、現用メインプロセッサが異常となった場合に
は、既に予備メモリが現用メモリと同様な内容となって
いるのでメインプロセッサの現用予備切替により、予備
メインプロセッサは即時に現用状態となり呼処理を開始
することができる。

〔発明が解決しようとする問題点〕

上述した従来方式は、アラーム監視回路により、現用メ
インプロセッサの異常を監視できるが、予備メインプロ
セッサが予備メモリ及びライン・トランク回路を制御で
きるか否かを調査する方法が考慮されていない為、現用
・予備の交互使用をする運用時にメインプロセッサの現
用と予備の切り替えを行った後、呼処理が正常に実行さ
れない場合があり、信頼性上重大な欠点があった。

〔問題点を解決するための手段〕

本発明の電子交換機二重方式は、メインプロセッサとこ
れに付随するメモリが現用系と予備系とで二重化構成さ
れ、正常状態において現用系と予備系とが周期的に切り
替え使用されるような電子交換機二重化方式において、 メインプロセッサと周辺プロセッサとの間に各メインプ
ロセッサに対応して制御インタフェイス回路を設置し、 正常状態における現用系と予備系の切替時に、現用系の
メインプロセッサは、現用系の制御インタフェイス回路
を介して予備系の制御インタフェイス回路にコマンドを
与えて、予備系のメインプロセッサが切替後に正常な呼
処理を行なうことができる否かを調べるようにしたこと
を特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図において、第１はメインプロセッサ１は第１のプ
ロセッサバス11を介して第１のメモリ制御回路８及び第
１の制御インタフェイス17に接続され、メインプロセッ
サ１の異常を監視するアラームリード４を介してアラー
ム監視回路３に接続される。

メモリ制御回路８は第２のメモリ制御回路９とメモリ制
御バス10を介して接続され、またメモリバス13を介して
第１のメモリ15と接続される。

一方、第２のメインプロセッサ２は、第２のプロセッサ
バス12を介してメモリ制御回路９と第２の制御インタフ
ェイス18に接続され、またメインプロセッサ２の異常を
監視するアラームリード５を介してアラーム監視回路３
に接続される。

メモリ制御回路９はメモリバス14を介して第２のメモリ
16と接続する。

制御インタフェイス17は制御バス19を介して制御インタ
フェイス18と接続され、これら制御インタフェイス17,1
8は第１のライン・トランク回路20を制御する周辺プロ
セッサ22と接続される一方、第ｎ番目のライン・トラン
ク回路21を制御する周辺プロセッサ23とも一方同様に接
続される構成となっている。

現用プロセッサがメインプロセッサ１である場合、メイ
ンプロセッサ１は、メモリ15を利用しながら、制御イン
タフェイス11を介してライン・トランク回路に含まれる
周辺プロセッサと制御情報のやりとりをする。

メモリ15に書き込みをする際に、メモリ制御バス10を介
してメモリ制御回路９と制御信号を授受し、さらにメモ
リ15に書き込むデータと同様な内容をメモリ16に書き込
む。

一方、メインプロセッサ１がメモリ15からデータを読み
出す後にメモリ制御バス10を介してメモリ制御回路９と
制御信号を授受し、メモリ16からもデータを読み出し、
メモリ制御回路８でメモリ15とメモリ16のデータを比較
し、不一致があればアラームを出す。

アラーム監視回路３はメインプロセッサ１とメインプロ
セッサ２のアラームを監視し、現用メインプロセッサに
異常があった場合には、現用と予備の切り替えを二重化
制御リード6,7で実行する。

このように、メモリ15とメモリ16には正常時には全く同
様のデータが記憶されており、メインプロセッサ１から
メインプロセッサ２へ現用系を切り替えてもメインプロ
セッサ２は呼処理を実行することができる。

さて、以上のように二重化された電子交換機において
は、異常発生とは無関係に、現用・予偏を周期的に切り
替えて交互に使用する。制御インタフェイス17は制御バ
ス19を介して制御インタフェイス18と接続され、制御バ
ス19はライン・トランク回路内に周辺プロセッサも共用
構成をとっているが、上述のような現用・予備メインプ
ロセッサ切り替え前に現用メインプロセッサから予備メ
インプロセッサに対して制御バス19を介して正常性を確
認することができる。

即ち、メインプロセッサ１から制御インタフェイス17を
制御バス19と制御インタフェイス18を介してメインプロ
セッサ２に対してメモリ16からデータを読み出すための
コマンドを出し、メインプロセッサ２は読み出したデー
タを制御インタフェイス18と制御バス19と第１の制御イ
ンタフェイス17を介して、メインプロセッサ１へ伝達す
る。

メインプロセッサ１は第１のメモリ15からデータを読み
出し、メインプロセッサ２から送られてきたデータを照
合する。データ照合不一致が発生した場合、またはメイ
ンプロセッサ２からデータの返送がなかった場合には、
メインプロセッサ１からメインプロセッサ２への現用・
予備切り替えを実行せず、メインプロセッサ１が現用の
まま呼処理を継続する。

これは以下の理由によるものである。メインプロセッサ
１が正常に呼処理を実行している場合、プロセッサバス
11,メモリ制御回路8,メモリ15,制御インタフェイス17,
制御バス19は異常なく動作していることを確認されてい
る。メモリプロセッサ２からデータの返送がなかった場
合、またはデータ照合不一致があった場合には、メイン
プロセッサ２からメモリ16が読むことができないか、プ
ロセッサバス12が異常か、制御インタフェイス18が異常
であると考えられる。いずれの故障であってもメインプ
ロセッサ２は呼処理を実行することができないため、現
用であるメインプロセッサ１からメインプロセッサ２へ
の切り替えを実行中止する。

従って本方式は、従来の方式の欠点であったメインプロ
セッサ現用・予備切り替え後の現用メインプロセッサ呼
処理実行不良を切り替え前に未然に発見できる。

〔発明の効果〕

以上に説明したように本発明は、ライン・トランク回路
を制御するための制御インタフェイスをメインプロセッ
サ対応に二重化構成し、正常状態でメインプロセッサの
現用・予備切り替えを実行する前に現用メインプロセッ
サが制御インタフェイスを介して予備メインプロセッサ
が呼処理を実行できるかどうか確認することにより、現
用・予備メインプロセッサ切り替え後の現用メインプロ
セッサの呼処理実行不良を未然に発見でき、システムの
二重化構成の信頼性を向上することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示すブロック図である。 1,2……メインプロセッサ、20,21……ライン・トランク
回路、３……アラーム監視回路、22,23……周辺プロセ
ッサ、4,5……アラームリード、6,7……二重化制御リー
ド、8,9……メモリ制御回路、10……メモリ制御バス、1
1,12……プロセッサバス、13,14……メモリバス、15,16
……メモリ、17,18,24……制御インタフェイス、19……
制御バス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】メインプロセッサとこれに付随するメモリ
   が現用系と予備系とで二重化構成され、正常状態におい
   て前記現用系と予備系とが周期的に切り替え使用される
   ような電子交換機二重化方式において、 前記メインプロセッサと周辺プロセッサとの間に各メイ
   ンプロセッサに対応して制御インタフェイス回路を設置
   し、 正常状態における前記現用系と予備系の切替時に、現用
   系のメインプロセッサは、現用系の前記制御インタフェ
   イス回路を介して予備系の前記制御インタフェイス回路
   にコマンドを与えて、前記予備系のメインプロセッサが
   前記切替後に正常な呼処理を行なうことができる否かを
   調べるようにしたことを特徴とする電子交換機二重方
   式。