JPH07167920A - Ｌｓｉ - Google Patents
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- JPH07167920A JPH07167920A JP6187504A JP18750494A JPH07167920A JP H07167920 A JPH07167920 A JP H07167920A JP 6187504 A JP6187504 A JP 6187504A JP 18750494 A JP18750494 A JP 18750494A JP H07167920 A JPH07167920 A JP H07167920A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 内部論理試験及び半田未着不良試験を内部で
行うＬＳＩにおいて、出力信号の数が増加しても、ＬＳ
Ｉ内に設けるゲート数の増加を抑制し、さらに、ＬＳＩ
の通常外部出力信号の遅延を少なくする。 【構成】 ＬＳＩ31に内部論理及び半田未着不良試験回
路31を設ける。内部論理回路33の通常外部出力信号Ｂは
直接にＬＳＩの外部出力端子OUTBに供給される。内部論
理回路の被試験信号Ａは内部論理試験用論理回路34に出
力される。ＬＳＩの入出力端子がグループ分けG1,G2 さ
れて、半田未着不良試験用論理回路35,36に接続され
る。各論理回路の出力が１つの出力用論理回路37により
束ねられて出力端子OUTAから出力される。
行うＬＳＩにおいて、出力信号の数が増加しても、ＬＳ
Ｉ内に設けるゲート数の増加を抑制し、さらに、ＬＳＩ
の通常外部出力信号の遅延を少なくする。 【構成】 ＬＳＩ31に内部論理及び半田未着不良試験回
路31を設ける。内部論理回路33の通常外部出力信号Ｂは
直接にＬＳＩの外部出力端子OUTBに供給される。内部論
理回路の被試験信号Ａは内部論理試験用論理回路34に出
力される。ＬＳＩの入出力端子がグループ分けG1,G2 さ
れて、半田未着不良試験用論理回路35,36に接続され
る。各論理回路の出力が１つの出力用論理回路37により
束ねられて出力端子OUTAから出力される。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ(large Scale I
ntegrated Circuit)に関する。近年のＬＳＩの高集積化
に伴い、ＬＳＩが正常に動作するか否かの試験を容易か
つ確実に実現することが要求されている。そのため、Ｌ
ＳＩ内部に内部論理回路の動作試験を行う内部論理試験
回路が設けられることがある。さらに、ＬＳＩは、基板
上に実装されるとき、その入出力端子が基板上の配線に
半田付けされる。この半田付部分が正常に接着されてい
るか否かを試験するために、ＬＳＩ内部に半田未着不良
試験回路が設けられることがある。
ntegrated Circuit)に関する。近年のＬＳＩの高集積化
に伴い、ＬＳＩが正常に動作するか否かの試験を容易か
つ確実に実現することが要求されている。そのため、Ｌ
ＳＩ内部に内部論理回路の動作試験を行う内部論理試験
回路が設けられることがある。さらに、ＬＳＩは、基板
上に実装されるとき、その入出力端子が基板上の配線に
半田付けされる。この半田付部分が正常に接着されてい
るか否かを試験するために、ＬＳＩ内部に半田未着不良
試験回路が設けられることがある。
【０００２】本発明は、ＬＳＩ内部に、本来の論理機能
を実行する内部論理回路、その内部論理回路の試験を行
うための内部論理試験回路及び、ＬＳＩの入出力端子の
半田付部分の接着不良を検出するための半田未着不良試
験回路を具備するＬＳＩに関するものである。
を実行する内部論理回路、その内部論理回路の試験を行
うための内部論理試験回路及び、ＬＳＩの入出力端子の
半田付部分の接着不良を検出するための半田未着不良試
験回路を具備するＬＳＩに関するものである。
【０００３】
【従来の技術】図６は、従来の、内部論理試験回路及び
半田未着不良試験回路を具備するＬＳＩの概略を示すブ
ロック図である。ＬＳＩ１１内部には、本来の論理機能
を実行する内部論理回路１２、この内部論理回路１２の
論理機能を試験するための内部論理試験回路１３及び、
ＬＳＩ１１の入出力端子（図示せず）の半田付部分の接
着不良箇所を検出するための半田未着不良試験回路１４
が設けられる。なお、本図においては、図面を見やすく
するために、内部論理回路１２の入力側とＬＳＩの入力
端子との間の配線の表示を省略し、同様に、半田未着不
良試験回路１４の入力側とＬＳＩの入出力端子との間の
配線の表示も省略している。
半田未着不良試験回路を具備するＬＳＩの概略を示すブ
ロック図である。ＬＳＩ１１内部には、本来の論理機能
を実行する内部論理回路１２、この内部論理回路１２の
論理機能を試験するための内部論理試験回路１３及び、
ＬＳＩ１１の入出力端子（図示せず）の半田付部分の接
着不良箇所を検出するための半田未着不良試験回路１４
が設けられる。なお、本図においては、図面を見やすく
するために、内部論理回路１２の入力側とＬＳＩの入力
端子との間の配線の表示を省略し、同様に、半田未着不
良試験回路１４の入力側とＬＳＩの入出力端子との間の
配線の表示も省略している。
【０００４】内部論理回路１２からは、被試験信号Ａと
通常外部出力信号Ｂが出力され、両信号Ａ，Ｂは内部論
理試験回路１３に供給される。この中の被試験信号Ａ
は、通常はＬＳＩ１１の外部に出力されない信号であ
り、内部論理試験を行う際のみに利用される論理信号で
ある。また、通常外部出力信号Ｂは、ＬＳＩ１１の通常
動作時に外部出力端子ＯＵＴ１から外部の回路へ出力さ
れる信号であり、ＬＳＩ１１の本来の出力信号である。
なお、被試験信号Ａ及び通常外部出力信号Ｂは、内部論
理回路１２から通常は複数出力されるものであり、外部
出力端子ＯＵＴ１の数も通常外部出力信号Ｂの数と同数
設けられるものであるが、本図では、説明を簡単にする
ために、各々１つの信号及び端子のみを示している。
通常外部出力信号Ｂが出力され、両信号Ａ，Ｂは内部論
理試験回路１３に供給される。この中の被試験信号Ａ
は、通常はＬＳＩ１１の外部に出力されない信号であ
り、内部論理試験を行う際のみに利用される論理信号で
ある。また、通常外部出力信号Ｂは、ＬＳＩ１１の通常
動作時に外部出力端子ＯＵＴ１から外部の回路へ出力さ
れる信号であり、ＬＳＩ１１の本来の出力信号である。
なお、被試験信号Ａ及び通常外部出力信号Ｂは、内部論
理回路１２から通常は複数出力されるものであり、外部
出力端子ＯＵＴ１の数も通常外部出力信号Ｂの数と同数
設けられるものであるが、本図では、説明を簡単にする
ために、各々１つの信号及び端子のみを示している。
【０００５】内部論理試験回路１３においては、被試験
信号Ａ及び通常外部出力信号Ｂはそれぞれ別のＡＮＤ回
路１５，１６の一方の入力端子に入力される。また、Ａ
ＮＤ回路１５，１６の他方の入力端子には、デコーダ１
８により生成されたセレクト信号２２，２３が入力され
る。そして、各ＡＮＤ回路１５，１６の出力はＯＲ回路
１７を通して出力端子ＯＵＴ１に出力される。
信号Ａ及び通常外部出力信号Ｂはそれぞれ別のＡＮＤ回
路１５，１６の一方の入力端子に入力される。また、Ａ
ＮＤ回路１５，１６の他方の入力端子には、デコーダ１
８により生成されたセレクト信号２２，２３が入力され
る。そして、各ＡＮＤ回路１５，１６の出力はＯＲ回路
１７を通して出力端子ＯＵＴ１に出力される。
【０００６】半田未着不良試験回路１４においては、Ｌ
ＳＩ１１の試験される入力端子及び出力端子の内、半田
の接触不良を検出しようとする入力端子及び出力端子か
らの配線が所望のグループＧ１，Ｇ２に分けられて、そ
れぞれのグループＧ１，Ｇ２毎にＡＮＤ回路１９，２０
に入力される。そして、各ＡＮＤ回路１９，２０の出力
はＯＲ回路２１を通して出力端子ＯＵＴ２に出力され
る。
ＳＩ１１の試験される入力端子及び出力端子の内、半田
の接触不良を検出しようとする入力端子及び出力端子か
らの配線が所望のグループＧ１，Ｇ２に分けられて、そ
れぞれのグループＧ１，Ｇ２毎にＡＮＤ回路１９，２０
に入力される。そして、各ＡＮＤ回路１９，２０の出力
はＯＲ回路２１を通して出力端子ＯＵＴ２に出力され
る。
【０００７】以下、このＬＳＩ１１の通常動作時、内部
論理試験時、及び半田未着不良試験時の動作について説
明をする。ＬＳＩ１１の通常動作時には、セレクト信号
２３がデコーダ１８から通常外部出力信号Ｂが供給され
ているＡＮＤ回路１６に出力される。これにより、内部
論理回路１２の通常外部出力信号Ｂは、ＡＮＤ回路１
６，ＯＲ回路１７を通して出力端子ＯＵＴ１へ出力され
る。
論理試験時、及び半田未着不良試験時の動作について説
明をする。ＬＳＩ１１の通常動作時には、セレクト信号
２３がデコーダ１８から通常外部出力信号Ｂが供給され
ているＡＮＤ回路１６に出力される。これにより、内部
論理回路１２の通常外部出力信号Ｂは、ＡＮＤ回路１
６，ＯＲ回路１７を通して出力端子ＯＵＴ１へ出力され
る。
【０００８】ＬＳＩ１１の内部論理試験時には、ＬＳＩ
１１の各入力端子に、図示しないＬＳＩテスタからテス
トパターンが入力される。そして、セレクト信号２２が
デコーダ１８を介して、被試験信号Ａが供給されている
ＡＮＤ回路１５に出力される。これにより、被試験信号
ＡがＡＮＤ回路１５、ＯＲ回路１７を通して出力端子Ｏ
ＵＴ１に出力される。ＬＳＩテスタにおいては、この被
試験信号Ａを観測し、テストパターンに対応する期待値
と同じ信号が被試験信号Ａとして観測されたときは、内
部論理回路１２は正常であると判定し、被試験信号Ａと
して期待値と異なるものが観測されたときは、内部論理
回路１２に異常があると判定する。
１１の各入力端子に、図示しないＬＳＩテスタからテス
トパターンが入力される。そして、セレクト信号２２が
デコーダ１８を介して、被試験信号Ａが供給されている
ＡＮＤ回路１５に出力される。これにより、被試験信号
ＡがＡＮＤ回路１５、ＯＲ回路１７を通して出力端子Ｏ
ＵＴ１に出力される。ＬＳＩテスタにおいては、この被
試験信号Ａを観測し、テストパターンに対応する期待値
と同じ信号が被試験信号Ａとして観測されたときは、内
部論理回路１２は正常であると判定し、被試験信号Ａと
して期待値と異なるものが観測されたときは、内部論理
回路１２に異常があると判定する。
【０００９】半田未着不良試験時には、ＬＳＩ１１の接
触不良が試験される入力端子及び出力端子に対して、Ｌ
ＳＩテスタからテストパターンが入力される。これらの
テストパターンはグループＧ１，Ｇ２に分けられてＡＮ
Ｄ回路１９，２０に入力されている。もし、半田付部分
に接着不良箇所があれば、その端子にＬＳＩテスタから
のテストパターンとして論理“１”が入力されても、そ
の信号が伝わらないため、ＡＮＤ回路１９，２０におけ
る入力は論理“０”となる。したがって、試験される各
入出力端子に種々のテストパターンの信号を入力して、
出力端子ＯＵＴ２の出力信号を観測することにより、半
田付部分の接着不良の有無及びその不良箇所の特定が行
われる。
触不良が試験される入力端子及び出力端子に対して、Ｌ
ＳＩテスタからテストパターンが入力される。これらの
テストパターンはグループＧ１，Ｇ２に分けられてＡＮ
Ｄ回路１９，２０に入力されている。もし、半田付部分
に接着不良箇所があれば、その端子にＬＳＩテスタから
のテストパターンとして論理“１”が入力されても、そ
の信号が伝わらないため、ＡＮＤ回路１９，２０におけ
る入力は論理“０”となる。したがって、試験される各
入出力端子に種々のテストパターンの信号を入力して、
出力端子ＯＵＴ２の出力信号を観測することにより、半
田付部分の接着不良の有無及びその不良箇所の特定が行
われる。
【００１０】なお、以上説明した例においては、内部論
理回路１２から被試験信号Ａ及び通常外部出力信号Ｂが
それぞれ１つずつが取り出されているが、前にも説明し
たように、通常は、内部論理回路１２からは、被試験信
号Ａ及び通常外部出力信号Ｂが複数出力される。このよ
うな複数の被試験信号及び通常外部出力信号を出力する
場合の内部論理試験回路１３の例を図７を用いて説明す
る。
理回路１２から被試験信号Ａ及び通常外部出力信号Ｂが
それぞれ１つずつが取り出されているが、前にも説明し
たように、通常は、内部論理回路１２からは、被試験信
号Ａ及び通常外部出力信号Ｂが複数出力される。このよ
うな複数の被試験信号及び通常外部出力信号を出力する
場合の内部論理試験回路１３の例を図７を用いて説明す
る。
【００１１】図７の例では、複数の内部論理回路12a 〜
12m により一つの内部論理回路が構成される。各内部論
理回路12a 〜12m はそれぞれ複数の論理信号を出力す
る。例えば、第１の内部論理回路12a は、ｎ個の被試験
信号TO1a...TO1n 及び１個の通常外部出力信号Oaを出力
する。なお、各内部論理回路12a 〜12m の入力の配線に
ついては図示を省略している。
12m により一つの内部論理回路が構成される。各内部論
理回路12a 〜12m はそれぞれ複数の論理信号を出力す
る。例えば、第１の内部論理回路12a は、ｎ個の被試験
信号TO1a...TO1n 及び１個の通常外部出力信号Oaを出力
する。なお、各内部論理回路12a 〜12m の入力の配線に
ついては図示を省略している。
【００１２】各内部論理回路12a 〜12m から出力された
被試験信号及び通常外部出力信号は、それぞれｎ個のセ
レクタ25a 〜25n に入力される。例えば、第１の内部論
理回路12a の被試験信号TO1a〜TO1nは、各セレクタ25a
〜25n の１番目の入力端子に供給され、第２の内部論理
回路12b の被試験信号TO2a〜TO2bは各セレクタ25a 〜25
n の２番目の入出力端子に供給される。以下、同様に各
セレクタ25a 〜25n の入力端子に各内部論理試験回路の
被試験信号が入力される。そして、各セレクタ25a 〜25
n の最後の入力端子には、内部論理回路12a 〜12m から
出力された通常外部出力信号Oa〜Onがそれぞれ一つずつ
入力される。なお、内部論理回路12a 〜12m と通常外部
出力信号Oa〜Onの間の接続は図示を省略している。ま
た、各セレクタ25a 〜25n は、図示は省略するが、ＡＮ
Ｄ回路及びＯＲ回路により構成されている。
被試験信号及び通常外部出力信号は、それぞれｎ個のセ
レクタ25a 〜25n に入力される。例えば、第１の内部論
理回路12a の被試験信号TO1a〜TO1nは、各セレクタ25a
〜25n の１番目の入力端子に供給され、第２の内部論理
回路12b の被試験信号TO2a〜TO2bは各セレクタ25a 〜25
n の２番目の入出力端子に供給される。以下、同様に各
セレクタ25a 〜25n の入力端子に各内部論理試験回路の
被試験信号が入力される。そして、各セレクタ25a 〜25
n の最後の入力端子には、内部論理回路12a 〜12m から
出力された通常外部出力信号Oa〜Onがそれぞれ一つずつ
入力される。なお、内部論理回路12a 〜12m と通常外部
出力信号Oa〜Onの間の接続は図示を省略している。ま
た、各セレクタ25a 〜25n は、図示は省略するが、ＡＮ
Ｄ回路及びＯＲ回路により構成されている。
【００１３】図７の回路により内部論理試験を行う場
合、各セレクタ25a 〜25n へのテストセレクト信号26a
〜26n として、ｍ個の内部論理回路12a 〜12m の何番目
かを選択する信号が入力されると、各セレクタ25a 〜25
n においては、選択された内部論理回路が接続された入
力端子が選択され、その結果、選択された内部論理回路
の出力する被試験信号が出力端子OUTa〜OUTnに出力され
る。例えば、テストセレクト信号26a 〜26n として１番
目の入力信号を選択する信号を各セレクタ25a 〜25n に
供給すると、１番目の内部論理回路12a から発生する各
被試験信号TO1a〜TO1nが、各セレクタ25a 〜25n の各出
力端子OUTa〜OUTnに発生する。
合、各セレクタ25a 〜25n へのテストセレクト信号26a
〜26n として、ｍ個の内部論理回路12a 〜12m の何番目
かを選択する信号が入力されると、各セレクタ25a 〜25
n においては、選択された内部論理回路が接続された入
力端子が選択され、その結果、選択された内部論理回路
の出力する被試験信号が出力端子OUTa〜OUTnに出力され
る。例えば、テストセレクト信号26a 〜26n として１番
目の入力信号を選択する信号を各セレクタ25a 〜25n に
供給すると、１番目の内部論理回路12a から発生する各
被試験信号TO1a〜TO1nが、各セレクタ25a 〜25n の各出
力端子OUTa〜OUTnに発生する。
【００１４】また、内部論理試験を行わない場合には通
常動作モードで動作する。その場合、各セレクタ25a 〜
25n に、テストセレクト信号26a 〜26n として通常外部
出力信号Oa〜Onが供給された最後の入力端子を選択する
信号が供給される。すると、各出力端子OUTa〜OUTnに
は、内部論理回路の通常外部出力信号Oa〜Onが発生し
て、外部回路へ供給される。
常動作モードで動作する。その場合、各セレクタ25a 〜
25n に、テストセレクト信号26a 〜26n として通常外部
出力信号Oa〜Onが供給された最後の入力端子を選択する
信号が供給される。すると、各出力端子OUTa〜OUTnに
は、内部論理回路の通常外部出力信号Oa〜Onが発生し
て、外部回路へ供給される。
【００１５】
【発明が解決しようとする課題】以上説明した従来のＬ
ＳＩの内部論理試験回路では、内部論理回路の被試験信
号の増加に追随してテスト用セレクタが増加し、このセ
レクタを構成するＡＮＤ回路及びＯＲ回路のゲート数の
増加を招くという問題点が発生する。さらに、通常外部
出力信号Ａについては、ＡＮＤ回路及びＯＲ回路よりな
るセレクタを経由して出力されるため、通常動作時のＬ
ＳＩの出力信号に遅延が生じる。
ＳＩの内部論理試験回路では、内部論理回路の被試験信
号の増加に追随してテスト用セレクタが増加し、このセ
レクタを構成するＡＮＤ回路及びＯＲ回路のゲート数の
増加を招くという問題点が発生する。さらに、通常外部
出力信号Ａについては、ＡＮＤ回路及びＯＲ回路よりな
るセレクタを経由して出力されるため、通常動作時のＬ
ＳＩの出力信号に遅延が生じる。
【００１６】したがって、本発明は、内部論理回路の出
力信号の数が増加しても、内部論理試験及び半田未着不
良試験のためにＬＳＩ内に設けるゲート数の増加が抑制
でき、かつ、ＬＳＩの通常動作時に出力される通常外部
出力信号の遅延を少なくできるＬＳＩを提供することを
目的とする。
力信号の数が増加しても、内部論理試験及び半田未着不
良試験のためにＬＳＩ内に設けるゲート数の増加が抑制
でき、かつ、ＬＳＩの通常動作時に出力される通常外部
出力信号の遅延を少なくできるＬＳＩを提供することを
目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、通常動作時にＬＳＩ外部に出力される通
常外部出力信号及び内部論理試験に利用される被試験信
号を出力する内部論理回路を具備するＬＳＩにおいて、
内部論理試験と半田未着不良試験の両方を行う内部論理
及び半田未着不良試験回路を設ける。この内部論理及び
半田未着不良試験回路は、前記被試験信号が入力される
内部論理試験用論理回路、前記ＬＳＩの所定の入出力端
子が接続される半田未着不良試験用論理回路及び、前記
内部論理試験用論理回路の出力と前記半田未着不良試験
用論理回路の出力を束ねる１つの出力用論理回路を具備
する。そして、前記内部論理回路からの前記通常外部出
力信号は直接にＬＳＩの外部出力端子に供給される。
め、本発明は、通常動作時にＬＳＩ外部に出力される通
常外部出力信号及び内部論理試験に利用される被試験信
号を出力する内部論理回路を具備するＬＳＩにおいて、
内部論理試験と半田未着不良試験の両方を行う内部論理
及び半田未着不良試験回路を設ける。この内部論理及び
半田未着不良試験回路は、前記被試験信号が入力される
内部論理試験用論理回路、前記ＬＳＩの所定の入出力端
子が接続される半田未着不良試験用論理回路及び、前記
内部論理試験用論理回路の出力と前記半田未着不良試験
用論理回路の出力を束ねる１つの出力用論理回路を具備
する。そして、前記内部論理回路からの前記通常外部出
力信号は直接にＬＳＩの外部出力端子に供給される。
【００１８】
【作用】この通常外部出力信号は、ゲート回路等を通さ
ずに直接内部論理回路から外部出力端子に出力されるの
で、信号の遅延が生じなくなる。また、内部論理試験及
び半田未着不良試験を行う回路を共通の回路としたこと
により、ゲート回路の数を減少させることができる。
ずに直接内部論理回路から外部出力端子に出力されるの
で、信号の遅延が生じなくなる。また、内部論理試験及
び半田未着不良試験を行う回路を共通の回路としたこと
により、ゲート回路の数を減少させることができる。
【００１９】
【実施例】図１は、本発明の第１の実施例を示すブロッ
ク図である。本例は、前述の図６に示した通常のＬＳＩ
との比較を容易にするため、内部論理回路の被試験信号
及び通常外部出力信号を各々１つとしている。ＬＳＩ３
１の内部には、ＬＳＩの本来の機能を実行する内部論理
回路３２及び、この内部論理回路３２の機能試験及びＬ
ＳＩ３１の入出力端子（図示せず）の半田付部分の接着
不良の検出を行う内部論理及び半田未着不良試験回路３
３が設けられる。なお、本図においては、内部論理回路
３２の入力側とＬＳＩの入力端子との間の配線の表示を
省略している。
ク図である。本例は、前述の図６に示した通常のＬＳＩ
との比較を容易にするため、内部論理回路の被試験信号
及び通常外部出力信号を各々１つとしている。ＬＳＩ３
１の内部には、ＬＳＩの本来の機能を実行する内部論理
回路３２及び、この内部論理回路３２の機能試験及びＬ
ＳＩ３１の入出力端子（図示せず）の半田付部分の接着
不良の検出を行う内部論理及び半田未着不良試験回路３
３が設けられる。なお、本図においては、内部論理回路
３２の入力側とＬＳＩの入力端子との間の配線の表示を
省略している。
【００２０】内部論理回路３２からは、被試験信号Ａと
通常外部出力信号Ｂが出力される。この中の被試験信号
Ａは、通常はＬＳＩ３１の外部に出力されない信号であ
り、内部論理試験を行う際のみに利用される論理信号で
ある。また、通常外部出力信号Ｂは、ＬＳＩ３１の本来
の出力信号として外部へ出力される信号であり、試験動
作を行っていないＬＳＩの通常動作時に、外部出力端子
ＯＵＴＢからＬＳＩ３１外部の回路へ出力される信号で
ある。なお、この被試験信号Ａと通常外部出力信号Ｂは
同じ内容の信号であっても良い。
通常外部出力信号Ｂが出力される。この中の被試験信号
Ａは、通常はＬＳＩ３１の外部に出力されない信号であ
り、内部論理試験を行う際のみに利用される論理信号で
ある。また、通常外部出力信号Ｂは、ＬＳＩ３１の本来
の出力信号として外部へ出力される信号であり、試験動
作を行っていないＬＳＩの通常動作時に、外部出力端子
ＯＵＴＢからＬＳＩ３１外部の回路へ出力される信号で
ある。なお、この被試験信号Ａと通常外部出力信号Ｂは
同じ内容の信号であっても良い。
【００２１】内部論理回路３２の通常外部出力信号Ｂ
は、直接外部出力端子ＯＵＴＢへ出力される。一方、内
部論理回路３２の被試験信号Ａは、内部論理及び半田未
着不良試験回路３３内の内部論理試験用のＡＮＤ回路３
４の一方の入力端子に入力される。このＡＮＤ回路３４
の他方の入力端子には、内部論理信号を選択するための
テストセレクト信号２６が入力される。ＡＮＤ回路３４
の出力端子は出力用ＯＲ回路３７の１つの入力端子に接
続される。
は、直接外部出力端子ＯＵＴＢへ出力される。一方、内
部論理回路３２の被試験信号Ａは、内部論理及び半田未
着不良試験回路３３内の内部論理試験用のＡＮＤ回路３
４の一方の入力端子に入力される。このＡＮＤ回路３４
の他方の入力端子には、内部論理信号を選択するための
テストセレクト信号２６が入力される。ＡＮＤ回路３４
の出力端子は出力用ＯＲ回路３７の１つの入力端子に接
続される。
【００２２】内部論理及び半田未着不良試験回路３３に
は、半田未着不良試験用の２つのＡＮＤ回路３５，３６
が設けられる。これらＡＮＤ回路３５，３６の入力端子
には、ＬＳＩ３１の図示しない入力端子及び出力端子の
内、半田付部分の接触不良が試験される入力端子及び出
力端子からの配線が所定のグループＧ１，Ｇ２に分けら
れて入力される。なお、本実施例においては、グループ
分けの数及び半田未着不良試験用のＡＮＤ回路の数を２
としているが、これらの数は１以上の任意の数に設定す
ることができるものである。また、試験される入出力端
子からＡＮＤ回路３５，３６までの配線については、図
面を見やすくするため省略している。各ＡＮＤ回路３
５，３６の入力端子には、さらに、ＬＳＩテストモード
信号３８が入力される。これらＡＮＤ回路３５，３６の
出力端子は、内部論理試験用のＡＮＤ回路３４の出力が
接続されている出力用ＯＲ回路３７の入力端子に接続さ
れる。
は、半田未着不良試験用の２つのＡＮＤ回路３５，３６
が設けられる。これらＡＮＤ回路３５，３６の入力端子
には、ＬＳＩ３１の図示しない入力端子及び出力端子の
内、半田付部分の接触不良が試験される入力端子及び出
力端子からの配線が所定のグループＧ１，Ｇ２に分けら
れて入力される。なお、本実施例においては、グループ
分けの数及び半田未着不良試験用のＡＮＤ回路の数を２
としているが、これらの数は１以上の任意の数に設定す
ることができるものである。また、試験される入出力端
子からＡＮＤ回路３５，３６までの配線については、図
面を見やすくするため省略している。各ＡＮＤ回路３
５，３６の入力端子には、さらに、ＬＳＩテストモード
信号３８が入力される。これらＡＮＤ回路３５，３６の
出力端子は、内部論理試験用のＡＮＤ回路３４の出力が
接続されている出力用ＯＲ回路３７の入力端子に接続さ
れる。
【００２３】以下、本実施例のＬＳＩ３１の通常動作
時、内部論理試験時、及び半田未着不良試験時の動作に
ついて説明をする。ＬＳＩ３１の通常動作時には、ＬＳ
Ｉ３１の図示しない入力端子から入力された入力信号
は、内部論理回路３２の動作により、被試験信号Ａが内
部論理及び半田未着不良試験回路３３に出力され、通常
外部出力信号Ｂが直接出力端子ＯＵＴ１に出力される。
時、内部論理試験時、及び半田未着不良試験時の動作に
ついて説明をする。ＬＳＩ３１の通常動作時には、ＬＳ
Ｉ３１の図示しない入力端子から入力された入力信号
は、内部論理回路３２の動作により、被試験信号Ａが内
部論理及び半田未着不良試験回路３３に出力され、通常
外部出力信号Ｂが直接出力端子ＯＵＴ１に出力される。
【００２４】この通常動作時、内部論理及び半田未着不
良試験回路３３内の各ＡＮＤ回路３４，３５，３６に対
するテストセレクト信号２６及びＬＳＩテストモード信
号３８が共に“０”とされるため、内部論理及び半田未
着不良試験回路３３の出力端子ＯＵＴＡからの出力はな
い。そして、この通常動作時、通常外部出力信号Ｂは、
ＡＮＤ回路又はＯＲ回路を経由せずに出力端子ＯＵＴＢ
に伝達されるため、信号の遅延が生じない。
良試験回路３３内の各ＡＮＤ回路３４，３５，３６に対
するテストセレクト信号２６及びＬＳＩテストモード信
号３８が共に“０”とされるため、内部論理及び半田未
着不良試験回路３３の出力端子ＯＵＴＡからの出力はな
い。そして、この通常動作時、通常外部出力信号Ｂは、
ＡＮＤ回路又はＯＲ回路を経由せずに出力端子ＯＵＴＢ
に伝達されるため、信号の遅延が生じない。
【００２５】次に、ＬＳＩに対して内部論理試験及び半
田未着不良試験を行う場合、図２に示す試験回路が使用
される。図２において、ＬＳＩ３１は、テストボードで
あるプリント板４１上に搭載され、その入力端子４２及
び出力端子４３がプリント板４１のプリント配線４４，
４５との半田付部分４６，４７により接続される。そし
て、プリント配線４４，４５は、コネクタ４８，４９及
びケーブル５０，５１を通してＬＳＩテスタ５２に接続
される。ＬＳＩテスタ５２は、パターンジェネレータ５
３とコンパレータ５４を有する。このＬＳＩテスタ５２
は周知のものであるので、ここでの説明は省略する。
田未着不良試験を行う場合、図２に示す試験回路が使用
される。図２において、ＬＳＩ３１は、テストボードで
あるプリント板４１上に搭載され、その入力端子４２及
び出力端子４３がプリント板４１のプリント配線４４，
４５との半田付部分４６，４７により接続される。そし
て、プリント配線４４，４５は、コネクタ４８，４９及
びケーブル５０，５１を通してＬＳＩテスタ５２に接続
される。ＬＳＩテスタ５２は、パターンジェネレータ５
３とコンパレータ５４を有する。このＬＳＩテスタ５２
は周知のものであるので、ここでの説明は省略する。
【００２６】ＬＳＩ３１の内部論理試験時には、ユーザ
又は設計者が用意したＬＳＩの試験用テストパターンを
ＬＳＩテスタにロードする。このテストパターンには、
ＬＳＩへの入力信号及びその入力信号を入力した時の出
力期待値が含まれる。ＬＳＩテスタ５２内のパターンジ
ェネレータ５３は、テストパターンから信号を作成し、
これらの入力信号をＬＳＩ３１の入力端子４２に入力す
る。このとき、ＬＳＩの内部論理試験時には、図１にお
ける、ＬＳＩテストモード信号３８は論理“０”とさ
れ、半田未着不良試験用のＡＮＤ回路３５，３６はマス
クされる。また、内部論理試験用のＡＮＤ回路３４に入
力されるテストセレクト信号２６は論理“１”とされる
ので、内部論理回路３２の動作に出力された被試験信号
Ａは、ＡＮＤ回路３４，ＯＲ回路３７を通して出力端子
ＯＵＴＡから出力され、図２の出力端子４３からケーブ
ル５１を経由してＬＳＩテスタ５２に入力される。
又は設計者が用意したＬＳＩの試験用テストパターンを
ＬＳＩテスタにロードする。このテストパターンには、
ＬＳＩへの入力信号及びその入力信号を入力した時の出
力期待値が含まれる。ＬＳＩテスタ５２内のパターンジ
ェネレータ５３は、テストパターンから信号を作成し、
これらの入力信号をＬＳＩ３１の入力端子４２に入力す
る。このとき、ＬＳＩの内部論理試験時には、図１にお
ける、ＬＳＩテストモード信号３８は論理“０”とさ
れ、半田未着不良試験用のＡＮＤ回路３５，３６はマス
クされる。また、内部論理試験用のＡＮＤ回路３４に入
力されるテストセレクト信号２６は論理“１”とされる
ので、内部論理回路３２の動作に出力された被試験信号
Ａは、ＡＮＤ回路３４，ＯＲ回路３７を通して出力端子
ＯＵＴＡから出力され、図２の出力端子４３からケーブ
ル５１を経由してＬＳＩテスタ５２に入力される。
【００２７】ＬＳＩテスタ５２内のコンパレータ５４
は、ＬＳＩ３１からの出力と、テストパターン中の出力
期待値との比較をする。そして、ＬＳＩ３１からの出力
と出力期待値が一致すればそのＬＳＩ３１は正常で、不
一致であれば、そのＬＳＩには何らかの異常すなわち故
障があると判定する。ＬＳＩ３１の半田未着不良試験時
にも、ユーザ又は設計者が用意した、ＬＳＩへの入力信
号及びその入力信号を入力した時の出力期待値が含まれ
るテストパターンを図２に示すＬＳＩテスタにロードす
る。ＬＳＩテスタ５２内のパターンジェネレータ５３
は、テストパターンから信号を作成し、これらの入力信
号をＬＳＩ３１の入力端子４２及び出力端子４３の内、
半田未着不良試験を行おうとする端子に入力する。な
お、半田未着不良試験においては、これらの入力信号が
印加される端子は、入力端子だけでなく出力端子も含ま
れる。
は、ＬＳＩ３１からの出力と、テストパターン中の出力
期待値との比較をする。そして、ＬＳＩ３１からの出力
と出力期待値が一致すればそのＬＳＩ３１は正常で、不
一致であれば、そのＬＳＩには何らかの異常すなわち故
障があると判定する。ＬＳＩ３１の半田未着不良試験時
にも、ユーザ又は設計者が用意した、ＬＳＩへの入力信
号及びその入力信号を入力した時の出力期待値が含まれ
るテストパターンを図２に示すＬＳＩテスタにロードす
る。ＬＳＩテスタ５２内のパターンジェネレータ５３
は、テストパターンから信号を作成し、これらの入力信
号をＬＳＩ３１の入力端子４２及び出力端子４３の内、
半田未着不良試験を行おうとする端子に入力する。な
お、半田未着不良試験においては、これらの入力信号が
印加される端子は、入力端子だけでなく出力端子も含ま
れる。
【００２８】ＬＳＩの半田未着不良試験時には、テスト
パターンが入力されることにより、図１におけるテスト
セレクト信号２６は論理“０”とされ、内部論理試験用
のＡＮＤ回路３４はマスクされる。また、半田未着不良
試験用のＡＮＤ回路３５，３６に入力される半田未着不
良試験用のＬＳＩテストモード信号３８は論理“１”と
される。
パターンが入力されることにより、図１におけるテスト
セレクト信号２６は論理“０”とされ、内部論理試験用
のＡＮＤ回路３４はマスクされる。また、半田未着不良
試験用のＡＮＤ回路３５，３６に入力される半田未着不
良試験用のＬＳＩテストモード信号３８は論理“１”と
される。
【００２９】前述のように、半田未着不良試験用の各Ａ
ＮＤ回路３５，３６には、ＬＳＩ３１の試験される入力
端子４２及び出力端子４３からの配線が所定のグループ
Ｇ１，Ｇ２に分けられて入力される。半田未着不良試験
は、各グループＧ１，Ｇ２毎に行われる。あるグループ
例えばグループＧ１について試験を行おうとするとき、
その他のグループつまりグループＧ２のＡＮＤ回路３６
の入力信号の最低いずれか１つが論理“０”とされ、そ
のＡＮＤ回路３６がマスクされる。
ＮＤ回路３５，３６には、ＬＳＩ３１の試験される入力
端子４２及び出力端子４３からの配線が所定のグループ
Ｇ１，Ｇ２に分けられて入力される。半田未着不良試験
は、各グループＧ１，Ｇ２毎に行われる。あるグループ
例えばグループＧ１について試験を行おうとするとき、
その他のグループつまりグループＧ２のＡＮＤ回路３６
の入力信号の最低いずれか１つが論理“０”とされ、そ
のＡＮＤ回路３６がマスクされる。
【００３０】今、全ての半田付部分４６，４７が正常に
接続されているとすると、グループＧ１に属する全ての
入出力端子に対して論理“１”の信号を入力すると、Ａ
ＮＤ回路３５の出力は論理“１”となり、出力端子ＯＵ
ＴＡから得られる期待値は“１”となる。そして、グル
ープＧ１の一つの信号を論理“０”とし、他の信号を論
理“１”とすると、ＡＮＤ回路３５の出力は論理“０”
となり、出力端子ＯＵＴＡから得られる期待値は“０”
となる。
接続されているとすると、グループＧ１に属する全ての
入出力端子に対して論理“１”の信号を入力すると、Ａ
ＮＤ回路３５の出力は論理“１”となり、出力端子ＯＵ
ＴＡから得られる期待値は“１”となる。そして、グル
ープＧ１の一つの信号を論理“０”とし、他の信号を論
理“１”とすると、ＡＮＤ回路３５の出力は論理“０”
となり、出力端子ＯＵＴＡから得られる期待値は“０”
となる。
【００３１】以上の原理により、ＬＳＩテスタ５２内の
パターンジェネレータ５３が種々のパターンの入力信号
をＬＳＩ３１の入力端子４２及び出力端子４３に入力
し、コンパレータ５４は、ＬＳＩ３１の出力端子ＯＵＴ
Ａからの出力とテストパターン中の出力期待値とを比較
する。したがって、試験される各入出力端子に種々のテ
ストパターンの信号を入力して、出力端子ＯＵＴＡの出
力信号を観測することにより、半田付部分の接着不良の
有無及びその不良箇所の特定が行われる。
パターンジェネレータ５３が種々のパターンの入力信号
をＬＳＩ３１の入力端子４２及び出力端子４３に入力
し、コンパレータ５４は、ＬＳＩ３１の出力端子ＯＵＴ
Ａからの出力とテストパターン中の出力期待値とを比較
する。したがって、試験される各入出力端子に種々のテ
ストパターンの信号を入力して、出力端子ＯＵＴＡの出
力信号を観測することにより、半田付部分の接着不良の
有無及びその不良箇所の特定が行われる。
【００３２】以上説明した内部論理及び半田未着不良試
験回路３１においては、出力用ＯＲ回路３７を内部論理
試験及び半田未着不良試験の両方に兼用しているため、
ＬＳＩ内のゲート回路の数を減らすことができる。ま
た、内部論理試験及び半田未着不良試験のＡＮＤ回路及
びＯＲ回路を共通に扱うことができるため、ＬＳＩの設
計及び製造を容易にすることができる。
験回路３１においては、出力用ＯＲ回路３７を内部論理
試験及び半田未着不良試験の両方に兼用しているため、
ＬＳＩ内のゲート回路の数を減らすことができる。ま
た、内部論理試験及び半田未着不良試験のＡＮＤ回路及
びＯＲ回路を共通に扱うことができるため、ＬＳＩの設
計及び製造を容易にすることができる。
【００３３】以上説明した第１の実施例においては、内
部論理回路３２からの被試験信号Ａ及び通常外部出力信
号Ｂがそれぞれ１つのみ出力されている。しかしなが
ら、通常のＬＳＩでは、被試験信号Ａ及び複数の通常外
部出力信号Ｂはいずれも複数のものが出力される。本発
明を複数の被試験信号Ａ及び通常外部出力信号Ｂを出力
するＬＳＩに適用した例を図３を用いて説明する。な
お、図３において前述の実施例の図１と同一の機能を有
するものについて同一の参照符号を付けている。そし
て、以下の説明においては、図１についての説明と重複
する説明を省略する。
部論理回路３２からの被試験信号Ａ及び通常外部出力信
号Ｂがそれぞれ１つのみ出力されている。しかしなが
ら、通常のＬＳＩでは、被試験信号Ａ及び複数の通常外
部出力信号Ｂはいずれも複数のものが出力される。本発
明を複数の被試験信号Ａ及び通常外部出力信号Ｂを出力
するＬＳＩに適用した例を図３を用いて説明する。な
お、図３において前述の実施例の図１と同一の機能を有
するものについて同一の参照符号を付けている。そし
て、以下の説明においては、図１についての説明と重複
する説明を省略する。
【００３４】図３において、ＬＳＩ３１の内部論理回路
３２は、複数の被試験信号Aa〜Ajと複数の通常外部出力
信号Ba〜Bkを出力する。通常外部出力信号BA〜Bkは、そ
れぞれ直接に外部出力端子OUTBa 〜OUTBk に出力され
る。内部論理回路３２の被試験信号Aa〜Ajは、内部論理
及び半田未着不良試験回路３３の内部論理試験用のＡＮ
Ｄ回路34a 〜34j の一方の入力端子に入力される。この
ＡＮＤ回路34a 〜34j の他方の入力端子には、内部論理
信号を選択するためのテストセレクト信号26a 〜26j が
デコーダ６１から入力される。
３２は、複数の被試験信号Aa〜Ajと複数の通常外部出力
信号Ba〜Bkを出力する。通常外部出力信号BA〜Bkは、そ
れぞれ直接に外部出力端子OUTBa 〜OUTBk に出力され
る。内部論理回路３２の被試験信号Aa〜Ajは、内部論理
及び半田未着不良試験回路３３の内部論理試験用のＡＮ
Ｄ回路34a 〜34j の一方の入力端子に入力される。この
ＡＮＤ回路34a 〜34j の他方の入力端子には、内部論理
信号を選択するためのテストセレクト信号26a 〜26j が
デコーダ６１から入力される。
【００３５】また、内部論理及び半田未着不良試験回路
３３内には、半田未着不良試験用のＡＮＤ回路３５，３
６が設けられる。各ＡＮＤ回路34a 〜34j ，３５，３６
の出力は１つの出力用ＯＲ回路３７に入力され、ＯＲ回
路３７の出力は１つの出力端子ＯＵＴＡに接続される。
以上説明したＬＳＩ３１の通常動作時には、ＬＳＩテス
トモード信号３８が論理“０”とされ、テストセレクト
信号26a 〜26j の全てが論理“０”とされて、内部論理
及び半田未着不良試験回路３３内の全てのＡＮＤ回路が
マスクされる。そして、内部論理回路３２の通常外部出
力信号Ba〜Bkは直接出力端子OUTBa 〜OUTBk から外部へ
出力される。
３３内には、半田未着不良試験用のＡＮＤ回路３５，３
６が設けられる。各ＡＮＤ回路34a 〜34j ，３５，３６
の出力は１つの出力用ＯＲ回路３７に入力され、ＯＲ回
路３７の出力は１つの出力端子ＯＵＴＡに接続される。
以上説明したＬＳＩ３１の通常動作時には、ＬＳＩテス
トモード信号３８が論理“０”とされ、テストセレクト
信号26a 〜26j の全てが論理“０”とされて、内部論理
及び半田未着不良試験回路３３内の全てのＡＮＤ回路が
マスクされる。そして、内部論理回路３２の通常外部出
力信号Ba〜Bkは直接出力端子OUTBa 〜OUTBk から外部へ
出力される。
【００３６】内部論理試験及び半田未着不良試験を行う
場合には、ＬＳＩ３１は実施例１と同様に図２に示す試
験回路を用いて試験される。半田未着不良試験時には、
ＬＳＩテストモード信号３８が論理“１”とされ、テス
トセレクト信号26a 〜26j の全てが論理“０”とされ
て、内部論理試験用のＡＮＤ回路34a 〜34j がマスクさ
れる。以後の半田未着不良試験の手順は前述の実施例１
と同様に行われる。
場合には、ＬＳＩ３１は実施例１と同様に図２に示す試
験回路を用いて試験される。半田未着不良試験時には、
ＬＳＩテストモード信号３８が論理“１”とされ、テス
トセレクト信号26a 〜26j の全てが論理“０”とされ
て、内部論理試験用のＡＮＤ回路34a 〜34j がマスクさ
れる。以後の半田未着不良試験の手順は前述の実施例１
と同様に行われる。
【００３７】内部論理試験動作時には、ＬＳＩテストモ
ード信号３８は論理“０”とされ、半田未着不良試験用
のＡＮＤ回路３５，３６がマスクされる。また、内部論
理試験用のＡＮＤ回路34a 〜34j に入力されるテストセ
レクト信号26a 〜26j は、ＬＳＩテスタ５２からのテス
トパターンに従ってデコーダ６１から１つの信号が出力
され、これにより、内部論理回路３２の動作により得ら
れた被試験信号Aa〜Ajの内の１つが出力端子OUTAから図
２のＬＳＩテスタ５２に出力される。
ード信号３８は論理“０”とされ、半田未着不良試験用
のＡＮＤ回路３５，３６がマスクされる。また、内部論
理試験用のＡＮＤ回路34a 〜34j に入力されるテストセ
レクト信号26a 〜26j は、ＬＳＩテスタ５２からのテス
トパターンに従ってデコーダ６１から１つの信号が出力
され、これにより、内部論理回路３２の動作により得ら
れた被試験信号Aa〜Ajの内の１つが出力端子OUTAから図
２のＬＳＩテスタ５２に出力される。
【００３８】ＬＳＩテスタ５２内のコンパレータ５４
は、ＬＳＩ３１からの出力と、テストパターン中の出力
期待値と比較をする。そして、ＬＳＩからの出力と出力
期待値が一致すればそのＬＳＩは正常で、不一致であれ
ば、そのＬＳＩには何らかの異常すなわち故障があると
判定する。以上説明した各実施例においては、内部論理
回路３２及び内部論理及び半田未着不良試験回路３３が
それぞれ１つずつ設けられている。しかしながら、ＬＳ
Ｉの規模が大きくなると、内部論理回路を複数の内部論
理回路により構成することが行われる。本発明は、この
ように複数の内部論理回路を具備するＬＳＩに対しても
適用が可能である。このとき、複数の内部論理回路に対
して、内部論理及び半田未着不良試験回路を１つ設ける
ことも可能であり、複数設けることも可能である。以
下、本発明の第３の実施例として、内部論理回路を複数
設け、各内部論理回路毎に１つの内部論理及び半田未着
不良試験回路を設けた例について、図４を用いて説明す
る。
は、ＬＳＩ３１からの出力と、テストパターン中の出力
期待値と比較をする。そして、ＬＳＩからの出力と出力
期待値が一致すればそのＬＳＩは正常で、不一致であれ
ば、そのＬＳＩには何らかの異常すなわち故障があると
判定する。以上説明した各実施例においては、内部論理
回路３２及び内部論理及び半田未着不良試験回路３３が
それぞれ１つずつ設けられている。しかしながら、ＬＳ
Ｉの規模が大きくなると、内部論理回路を複数の内部論
理回路により構成することが行われる。本発明は、この
ように複数の内部論理回路を具備するＬＳＩに対しても
適用が可能である。このとき、複数の内部論理回路に対
して、内部論理及び半田未着不良試験回路を１つ設ける
ことも可能であり、複数設けることも可能である。以
下、本発明の第３の実施例として、内部論理回路を複数
設け、各内部論理回路毎に１つの内部論理及び半田未着
不良試験回路を設けた例について、図４を用いて説明す
る。
【００３９】図４において、ＬＳＩ３１には、複数の内
部論理回路32a 〜32m が設けられる。各内部論理回路32
a 〜32m の通常外部出力信号Ba〜Bmは直接ＬＳＩ３１の
外部出力端子OUTBa 〜OUTBm に接続される。なお、図面
では、１つの内部論理回路から１つの通常外部出力信号
が出力されるものが示されているが、通常、各内部論理
回路からは１つ以上の通常外部出力信号が出力され、そ
れぞれが別の出力端子に接続される。
部論理回路32a 〜32m が設けられる。各内部論理回路32
a 〜32m の通常外部出力信号Ba〜Bmは直接ＬＳＩ３１の
外部出力端子OUTBa 〜OUTBm に接続される。なお、図面
では、１つの内部論理回路から１つの通常外部出力信号
が出力されるものが示されているが、通常、各内部論理
回路からは１つ以上の通常外部出力信号が出力され、そ
れぞれが別の出力端子に接続される。
【００４０】各内部論理回路毎に内部論理及び半田未着
不良試験回路33a 〜33m が設けられる。各内部論理及び
半田未着不良試験回路33a 〜33m の出力は、１つの出力
用ＯＲ回路６２に入力され、その出力は１つの出力端子
OUTAから出力される。各内部論理回路と内部論理及び半
田未着不良試験回路との接続関係については、前述の図
３に示すものと同様であるので説明を省略する。
不良試験回路33a 〜33m が設けられる。各内部論理及び
半田未着不良試験回路33a 〜33m の出力は、１つの出力
用ＯＲ回路６２に入力され、その出力は１つの出力端子
OUTAから出力される。各内部論理回路と内部論理及び半
田未着不良試験回路との接続関係については、前述の図
３に示すものと同様であるので説明を省略する。
【００４１】本実施例においては、内部論理回路と内部
論理及び半田未着不良試験回路とを１組のものとして扱
えるので、設計及び製造を容易にする。なお、以上説明
してきた各実施例においては、内部論理試験用論理回路
及び半田未着不良試験用論理回路にＡＮＤ回路を使用
し、出力用論理回路にＯＲ回路を使用しているが、これ
らの論理回路は、その他の回路に変更することが可能で
ある。その１例を図５に示す。
論理及び半田未着不良試験回路とを１組のものとして扱
えるので、設計及び製造を容易にする。なお、以上説明
してきた各実施例においては、内部論理試験用論理回路
及び半田未着不良試験用論理回路にＡＮＤ回路を使用
し、出力用論理回路にＯＲ回路を使用しているが、これ
らの論理回路は、その他の回路に変更することが可能で
ある。その１例を図５に示す。
【００４２】図５に示す内部論理及び半田未着不良試験
回路７１は、図１の内部論理及び半田未着不良試験回路
３３に対応している。図５において、内部論理試験用論
理回路７２及び半田未着不良試験用論理回路７３，７４
はＮＡＮＤ回路により構成され、出力用論理回路７５は
ＮＡＮＤ回路により構成されている。この内部論理及び
半田未着不良試験回路７１の動作については、前述の図
１のものと同様であるのでここでの説明は省略する。
回路７１は、図１の内部論理及び半田未着不良試験回路
３３に対応している。図５において、内部論理試験用論
理回路７２及び半田未着不良試験用論理回路７３，７４
はＮＡＮＤ回路により構成され、出力用論理回路７５は
ＮＡＮＤ回路により構成されている。この内部論理及び
半田未着不良試験回路７１の動作については、前述の図
１のものと同様であるのでここでの説明は省略する。
【００４３】
【発明の効果】本発明によれば、内部論理回路の出力信
号の数が増加しても、内部論理試験及び半田未着不良試
験のためにＬＳＩ内に設けるゲート数の増加が抑制で
き、かつ、ＬＳＩの通常動作時に出力される通常外部出
力信号の遅延を少なくできるＬＳＩを得ることができ
る。
号の数が増加しても、内部論理試験及び半田未着不良試
験のためにＬＳＩ内に設けるゲート数の増加が抑制で
き、かつ、ＬＳＩの通常動作時に出力される通常外部出
力信号の遅延を少なくできるＬＳＩを得ることができ
る。
【図１】本発明の内部論理及び半田未着不良試験回路を
具備するＬＳＩの第１の実施例を示すブロック図。
具備するＬＳＩの第１の実施例を示すブロック図。
【図２】ＬＳＩの内部論理試験及び半田未着不良試験を
行う試験回路を示すブロック図である。
行う試験回路を示すブロック図である。
【図３】本発明の内部論理及び半田未着不良試験回路を
具備するＬＳＩの第２の実施例のブロック図。
具備するＬＳＩの第２の実施例のブロック図。
【図４】本発明の内部論理及び半田未着不良試験回路を
具備するＬＳＩの第３の実施例のブロック図。
具備するＬＳＩの第３の実施例のブロック図。
【図５】内部論理及び半田未着不良試験回路の変形例を
示すブロック図。
示すブロック図。
【図６】通常の、内部論理試験回路及び半田未着不良試
験回路を具備するＬＳＩの概略を示すブロック図。
験回路を具備するＬＳＩの概略を示すブロック図。
【図７】図６の内部論理試験回路の変形例を示すブロッ
ク図。
ク図。
２６…テストセレクト信号 ３１…ＬＳＩ ３２…内部論理回路 ３３…内部論理及び半田未着不良試験回路 ３４，３５，３６…ＡＮＤ回路 ３７…出力用ＯＲ回路 ３８…ＬＳＩテストモード信号 ４１…プリント板 ４２，４３…入力端子 ４４，４５…プリント配線 ４６，４７…半田付部分 ４８，４９…コネクタ ５０，５１…ケーブル ５２…ＬＳＩテスタ ５３…パターンジェネレータ ５４…コンパレータ ７１…内部論理及び半田未着不良試験回路 ７２…内部論理試験用論理回路 ７３，７４…半田未着不良試験用論理回路 ７５…出力用論理回路 Ａ…被試験信号 Ｂ…通常外部出力信号 Ｇ１，Ｇ２…グループ ＯＵＴ…出力端子
Claims (5)
- 【請求項１】 通常動作時にＬＳＩ外部に出力される通
常外部出力信号及び内部論理試験に利用される被試験信
号を出力する内部論理回路を具備するＬＳＩにおいて、
前記通常外部出力信号が直接接続される出力端子及び、
以下のａ〜ｄからなる内部論理及び半田未着不良試験回
路を具備することを特徴とするＬＳＩ。 ａ．前記被試験信号が供給される内部論理試験用論理回
路。 ｂ．前記ＬＳＩの所定の入出力端子が接続される半田未
着不良試験用論理回路。 ｃ．前記内部論理試験用論理回路の出力と前記半田未着
不良試験用論理回路の出力を束ねる１つの出力用論理回
路。 ｄ．この出力用論理回路の出力に接続された１つの出力
端子。 - 【請求項２】 前記内部論理試験用論理回路及び半田未
着不良試験用論理回路がＡＮＤ回路により構成され、前
記出力用論理回路がＯＲ回路により構成されることを特
徴とする請求項１記載のＬＳＩ。 - 【請求項３】 前記内部論理試験用論理回路及び半田未
着不良試験用論理回路がＮＡＮＤ回路により構成され、
前記出力用論理回路がＮＡＮＤ回路により構成されるこ
とを特徴とする請求項１記載のＬＳＩ。 - 【請求項４】 前記内部論理回路が複数の内部論理回路
により構成されることを特徴とする請求項１記載のＬＳ
Ｉ。 - 【請求項５】 前記内部論理及び半田未着不良試験回路
が前記複数の内部論理回路毎に複数設けられ、各前記複
数の内部論理及び半田未着不良試験回路の出力を束ねる
１つの出力用論理回路を具備することを特徴とする請求
項４記載のＬＳＩ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6187504A JPH07167920A (ja) | 1993-10-18 | 1994-08-09 | Ｌｓｉ |
| US08/863,520 US5754561A (en) | 1993-10-18 | 1997-05-27 | Large scale integrated circuit equipped with a normal internal logic testing circuit and unconnected/substandard solder testing circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-259807 | 1993-10-18 | ||
| JP25980793 | 1993-10-18 | ||
| JP6187504A JPH07167920A (ja) | 1993-10-18 | 1994-08-09 | Ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07167920A true JPH07167920A (ja) | 1995-07-04 |
Family
ID=26504394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6187504A Withdrawn JPH07167920A (ja) | 1993-10-18 | 1994-08-09 | Ｌｓｉ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5754561A (ja) |
| JP (1) | JPH07167920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011245549A (ja) * | 2010-04-26 | 2011-12-08 | Tgk Co Ltd | 絞り通路形成方法、絞り通路付き膨張弁および絞り通路付き配管 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3201258B2 (ja) * | 1996-04-24 | 2001-08-20 | 株式会社日立製作所 | テストデータ作成装置およびその方法 |
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| US4395767A (en) * | 1981-04-20 | 1983-07-26 | Control Data Corporation | Interconnect fault detector for LSI logic chips |
| US4450560A (en) * | 1981-10-09 | 1984-05-22 | Teradyne, Inc. | Tester for LSI devices and memory devices |
| US4680761A (en) * | 1986-01-30 | 1987-07-14 | Burkness Donald C | Self diagnostic Cyclic Analysis Testing System (CATS) for LSI/VLSI |
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| JPH06230086A (ja) * | 1992-09-22 | 1994-08-19 | Nec Corp | Ｌｓｉのテスト回路 |
-
1994
- 1994-08-09 JP JP6187504A patent/JPH07167920A/ja not_active Withdrawn
-
1997
- 1997-05-27 US US08/863,520 patent/US5754561A/en not_active Expired - Lifetime
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| JP2011245549A (ja) * | 2010-04-26 | 2011-12-08 | Tgk Co Ltd | 絞り通路形成方法、絞り通路付き膨張弁および絞り通路付き配管 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5754561A (en) | 1998-05-19 |
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|---|---|---|---|
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